KR20050065569A

KR20050065569A - 멀티 스트로브 장치, 시험 장치 및 조정 방법

Info

Publication number: KR20050065569A
Application number: KR1020057005608A
Authority: KR
Inventors: 신야 사토
Original assignee: 주식회사 아도반테스토
Priority date: 2002-10-01
Filing date: 2003-09-22
Publication date: 2005-06-29
Also published as: WO2004031788A1; JP4109951B2; DE10393447T5; TWI252626B; KR101012283B1; TW200406092A; JP2004125573A

Abstract

복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치에 있어서, 복수의 스트로브의 각각이 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 클록 발생기; 복수의 스트로브를 생성하는 스트로브 생성 회로; 및 조정용 신호에 기초하여 스트로브 생성 회로가 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부를 포함하는 것을 특징으로 하는 멀티 스트로브 장치를 제공한다.

Description

멀티 스트로브 장치, 시험 장치 및 조정 방법{MULTI-STROBE DEVICE, TEST DEVICE, AND ADJUSTMENT METHOD}

본 발명은 복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치, 전자 디바이스를 시험하는 시험 장치 및 멀티 스트로브의 각각의 스트로브의 발생 타이밍을 조정하는 조정 방법에 관한 것이다. 특히 본 발명은, 각각의 스트로브의 발생 타이밍을 제어하는 멀티 스트로브 장치에 관한 것이다. 또한, 본 발명은 다음의 일본 특허 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 있어서는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시켜 본 출원의 기재의 일부로 한다.

일본 특허 출원 2002-289283호, 출원일 2002년 10월 1일

종래, 피측정 신호의 값의 변화점 등을 검출하는 경우, 하나의 스트로브를 피측정 신호의 사이클 마다 지연시켜 출력하고, 각각의 스트로브에 있어서의 피측정 신호의 값을 검출하고, 값의 변화점을 검출하고 있다. 이러한 방법은, 예를 들어, 메모리의 셋업/홀드 시험 등에 있어서, 데이터 신호와 DQS 신호의 값의 변화 등을 검출하기 위하여 사용되고 있다.

예를 들어, DDR-SDRAM (Double Data Rate-SDRAM)과 같이, 클록 (DQS)의 상승 또는 하강에 동기되어 데이터 신호를 출력하는 더블 데이터 레이트 형 장치는, 소정의 출력 데이터 폭 마다 클록을 따라 출력하고 있다. 이렇게 함으로써, 데이터의 송수신에 있어서의 셋업/홀드의 타이밍 조건을 완화시키고 있다. 이러한 장치는, 데이터의 셋업/홀드를 오류 없이 수행하기 위하여, 데이터 신호와 클록의 사이에 소정의 셋업 시간 및 홀드 시간을 가질 필요가 있다.

종래에는, 데이터 신호의 갑과 클록의 값을 하나의 스트로브에 의하여 각각 검출하고, 각각의 값의 변화점을 검출하고 있다. 그리하여, 검출된 각각의 변화점이 소정의 셋업 시간 및 홀드 시간을 만족시키는지의 여부에 의하여 피시험 장치의 양부를 판정하고 있다.

그러나, 하나의 스트로브로 데이터 신호 및 DQS의 각 사이클 마다 값을 검출하기 때문에, 장치의 전원 변동, 열변동 등의 여러 가지 요인에 의하여 데이터 신호, DQS에 지터가 발생한 경우, 높은 정밀도로 시험을 수행할 수 없게 된다. 또한 하나의 스트로브로 데이터 신호 및 DQS를 주사하기 때문에, 시험에 시간이 소요되고 있다.

그리하여, 본 발명은, 상기의 과제를 해결할 수 있는 멀티 스트로브 장치, 시험 장치 및 조정 방법을 제공하는 것을 목적으로 한다. 이 목적은, 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.

도 1은 본 발명의 실시 형태에 의한 시험 장치 100의 구성의 일예를 도시한 도면이다.

도 2는 DDR-SDRAM의 셋업 시험의 일예를 설명하는 도면이다. 도 2(a)는 DSQ와 DQ의 타이밍 챠트의 일예를 도시하며, 도 2(b)는 DQS와 DQ의 타이밍 챠트의 다른 예를 도시한다.

도 3은 클록 발생기 70 및 드라이버 비교기 20의 구성의 일예를 도시한 도면이다.

도 4는 멀티 스트로브 장치 30 및 타이밍 비교 회로 60의 구성의 일예를 도시한 도면이다.

도 5는 각각의 가변 지연 회로 46이 출력하는 스트로브의 타이밍 조정을 설명하는 도면이다. 도 5(a)는 스트로브 1의 타이밍 조정을 도시한 도면이며, 도 5(b)는 스트로브 2의 타이밍 조정을 도시한 도면이다.

도 6은 본 발명의 실시 형태에 의한 멀티 스트로브의 타이밍 조정 방법의 일예를 도시한 흐름도이다.

이러한 목적을 달성하기 위하여 본 발명의 제1 형태에 의하면, 복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치에 있어서, 복수의 스트로브의 각각이 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 클록 발생기; 복수의 스트로브를 생성하는 스트로브 생성 회로; 및 조정용 신호에 기초하여 스트로브 생성 회로가 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부를 포함하는 것을 특징으로 하는 멀티 스트로브 장치를 제공한다.

클록 발생기는 복수의 스트로브가 생성되어야 할 복수의 타이밍에서 순차적으로 조정용 신호를 발생하고, 조정부는, 복수의 타이밍에서 생성된 각각의 조정용 신호에 기초하여, 스트로브 생성 회로가 대응하는 스트로브를 생성하는 타이밍을 조정하여도 좋다.

스트로브 생성 회로는, 스트로브 신호를 수신하고, 수신한 스트로브 신호를 소정의 시간 동안 지연시키고, 각각 스트로브로서 순차적으로 출력하는 종속 접속된 복수의 가변 지연 회로를 포함하고, 조정부는, 각각의 조정용 신호에 기초하여, 대응하는 가변 지연 회로에 있어서의 지연 시간을 순차적으로 조정하여도 좋다.

또한, 클록 발생기는, 스트로브 신호와 동기되어 조정용 신호를 발생하는 것이 바람직하다. 또한, 멀티 스트로브 장치는, 각각이 가변 지연 회로의 어느 하나에 대응하도록 설치되고, 대응하는 가변 지연 회로가 출력한 스트로브의 타이밍과 조정용 신호의 타이밍을 비교하는 복수의 타이밍 비교기를 더 포함하며, 조정부는 각각의 가변 지연 회로에 있어서의 지연 시간을 대응하는 타이밍 비교기에 있어서의 비교 결과에 기초하여 조정하여도 좋다.

조정부는, 지연 시간을 조정하여야 할 가변 지연 회로에 있어서의 지연 시간을 변화시키고, 조정하여야 할 가변 지연 회로가 출력하는 스트로브의 타이밍과 조정용 신호의 타이밍이 실질적으로 일치한다고 타이밍 비교기가 판정하는 지연 시간에, 조정하여야 할 가변 지연 회로의 지연 시간을 설정하여도 좋다.

가변 지연 회로는, 조정부가 변화시킨 각각의 지연 시간 마다 스트로브를 복수회 출력하고, 클록 발생기는 조정되는 가변 지연 회로가 스트로브를 출력하여야 할 타이밍에 있어서 값이 변화하는 조정용 신호를 복수회 발생하고, 타이밍 비교기는, 복수회 출력된 상기 스트로브를 사용하여 조정용 신호의 값을 검출하고, 조정부는, 조정용 신호에 있어서의 변화전의 값과 변화후의 값을 타이밍 비교기가 검출한 회수가, 실질적으로 같은 회수가 되는 지연 시간에 가변 지연 회로의 지연 시간을 설정하여도 좋다.

조정부는, 복수의 타이밍 비교기에 있어서의 비교 결과 중에서, 조정하여야 할 가변 지연 회로에 대응하는 비교기의 비교 결과를 선택하는 비교 결과 선택 회로와, 비교 결과 선택 회로가 선택한 비교 결과에 있어서, 조정용 신호에 있어서의 변화전의 값과 변화후의 값을 검출한 회수를 계수하는 실패 카운터를 포함하여도 좋다.

각각이 복수의 가변 지연 회로의 어느 것인가에 대응하여 설치되고, 조정용 신호를 대응하는 가변 지연 회로의 오프셋 지연량만큼 지연시켜, 대응하는 타이밍 비교기에 공급하는 종속 접속된 복수의 지연 소자를 더 포함하여도 좋다. 지연 소자의 각각은, 대응하는 가변 지연 회로와 실질적으로 동일한 특성을 가지며, 최소의 지연을 생성하는 지연 경로에 있어서의 지연량이, 대응하는 가변 지연 회로의 최소의 지연을 생성하는 지연 경로에 있어서의 지연량과 실질적으로 동일한 조정용 가변 지연 회로로서, 지연 소자는, 조정용 가변 지연 회로의 최소의 지연을 생성하는 지연 경로를 사용하여 조정용 신호를 오프셋 지연량만큼 지연시키는 것이 바람직하다.

클록 발생기는, 조정용 신호를 소망의 지연량만큼 지연시켜 출력하는 조정 신호 생성 가변 지연 회로와, 조정 신호 생성 가변 지연 회로에 있어서의 지연량을 제어하기 위한 선형화 메모리를 포함하여도 좋다.

본 발명의 제2의 형태에 있어서는, 전자 장치를 시험하는 시험 장치에 있어서, 전자 장치를 시험하기 위한 시험 패턴을 생성하는 패턴 발생기; 시험 패턴을 정형하고 전자 장치에 공급하는 파형 정형기; 및 시험 패턴에 따라 전자 장치가 출력하는 출력 신호에 기초하여 전자 장치의 양부를 판정하는 판정기를 포함하되, 판정기는 출력 신호의 값을 검출하기 위한 복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치를 포함하며, 멀티 스트로브 장치는, 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 클록 발생기; 복수의 스트로브를 생성하는 스트로브 생성 회로; 및 조정용 신호에 기초하여 스트로브 생성 회로가 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부를 포함하는 것을 특징으로 하는 시험 장치를 제공한다.

본 발명의 제3의 형태에 있어서는, 복수의 스트로브를 갖는 멀티 스트로브의 각각의 스트로브를 생성하는 타이밍을 조정하는 조정 방법에 있어서, 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 조정용 신호 발생 단계; 복수의 스트로브를 생성하는 스트로브 발생 단계; 및 조정용 신호에 기초하여 스트로브 발생 단계에 있어서 스트로브의 각각을 발생하는 타이밍을 조정하는 조정 단계를 포함하는 것을 특징으로 하는 조정 방법을 제공한다.

이하, 발명의 실시의 형태를 통하여 본 발명을 설명하는 바, 이하의 실시 형태는 특허 청구 범위에 의한 발명을 한정하는 것이 아니며, 또한 실시 형태 중에서 설명되는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되어서는 안된다.

도 1은 본 발명의 실시 형태에 의한 시험 장치 100의 구성의 일예를 도시한다. 시험 장치 100은 복수의 스트로브를 갖는 멀티 스트로브를 이용하여 전자 장치 200의 출력 신호의 값을 검출함으로써, 전자 장치 200을 시험한다.

시험 장치 100은, 주기 발생기 10, 패턴 발생기 12, 파형 정형기 14, 클록 발생기 70, 드라이버 비교기 20 및 판정기 16을 포함한다. 주기 발생기 10은, 시험 장치 100을 동작시키기 위한 타이밍 신호를 생성한다. 예를 들어, 주기 발생기 10은, 패턴 발생기 12로부터 전자 장치 200으로 시험 패턴을 공급하는 타이밍을 나타내는 테스트 셋(test set) 신호를 수신하고, 전자 장치 200으로 시험 패턴을 공급하는 타이밍을 나타내는 신호를 파형 정형기 14에 공급한다. 또한, 시험 장치 100의 동작을 동기시키는 기준 클록을 생성하여, 시험 장치 100의 각 구성 요소에 공급한다.

패턴 발생기 12는 전자 장치 200을 시험하기 위한 시험 패턴을 생성하고, 파형 정형기 14로 공급한다. 파형 정형기 14 및 클록 발생기 70은, 수신한 시험 패턴을 정형하고, 주기 발생기 10으로부터 수신한 신호에 따라 정형한 시험 패턴을 드라이버 비교기 20을 거쳐 전자 장치 200으로 공급한다.

판정기 16은, 주어진 시험 패턴에 따라 전자 장치 200이 출력하는 출력 신호에 기초하여 전자 장치 200의 양부를 판정한다. 판정기 16은 복수의 스트로브를 갖는 멀티 스트로브를 생성하고, 생성된 멀티 스트로브에 의하여 전자 장치 200의 출력 신호의 값을 검출하는 멀티 스트로브 장치 30과, 멀티 스트로브 장치 30이 검출한 출력 신호의 값에 기초하여 전자 장치 200의 양부를 판정하는 논리 비교기 43를 포함한다. 논리 비교기 34에는, 패턴 발생기 12로부터 전자 장치 200이 출력하여야 할 기대치 신호가 공급되고, 당해 기대치 신호와 출력 신호의 값을 비교함으로써 전자 장치 200의 양부를 판정한다.

또한, 클록 발생기 70은, 멀티 스트로브 장치 30에 멀티 스트로브를 생성시키기 위한 스트로브 신호를 공급하여도 좋다. 이 경우, 주기 발생기 70은, 클록 발생기 70에 타이밍 신호를 공급하고, 클록 발생기 70은 수신한 타이밍 신호에 기초하여 스트로브 신호를 멀티 스트로브 장치 30에 공급한다.

또한, 전자 장치 200은 예를 들어 DDR-SDRAM이며, 판정기 16은 출력 신호로서 DDR-SDRAM의 데이터 신호 및 데이터 신호에 동기되어 출력되는 클록 신호인 DQS를 수신하여도 좋다. 이 경우, 판정기 16은, 수신한 데이터 신호 및 DQS에 기초하여 전자 장치 200의 셋업/홀드 시험을 수행하여 전자 장치 200의 양부를 판정하여도 좋다.

도 2는 DDR-SDRAM의 셋업 시험의 일예를 설명하는 도면이다. 본 실시예에 있어서, 시험 장치 100은, DQS의 값과 데이터 신호 (DQS)의 값을각각 멀티 스트로브에 의하여 검출하고, 전자 장치 200의 셋업 시험을 수행한다. DDR-SDRAM은, DQ와 DQS의 상승 에지를 실질적으로 일치시켜 출력시키지만, 시험 장치 100은, DQ의 값을 검출하는 멀티 스트로브의 발생 타이밍을 DQS의 값을 검출하는 멀티 스트로브의 발생 타이밍에 대하여 미리 정해진 오프셋 양만큼 이동시켜 각각의 값을 검출한다. 예를 들어, 시험 장치 100은, DDR-SDRAM의 실제 사용시에 사용되는 메모리 제어기가 DQ에 대하여 DQS를 이동시킨 양만큼 DQ측의 멀티 스트로브의 발생 타이밍을 이동시켜도 좋다.

시험 장치 100은, 검출한 DQS의 값의 변화점에 있어서, DDR-SDRAM이 소정의 값의 DQ를 출력시키는가의 여부에 기초하여, DDR-SDRAM의 양부를 판정한다. 도 2(a)와 도 2(b)는 DQ와 DQS의 타이밍 챠트의 일예를 도시한다. 도 2(a)에 도시된 예에 있어서는, DQS의 값의 변화점에 있어서 DQ가 소정의 값을 나타내기 때문에, 시험 장치 100은 DDR-SDRAM을 양품으로 판정한다. 또한, 도 2(b)에 도시된 예에 있어서는, DQS의 값의 변화점에 있어서 DQ가 소정의 값을 보이지 않으므로, 시험 장치 100은 DDR-SDRAM을 불량품으로 판정한다.

본 실시예에 있어서의 시험 장치 100은, DQS 및 DQ의 각각에 있어서 멀티 스트로브를 이용하여 값의 변화점을 검출한다. 즉, 멀티 스트로브의 어느 스트로브에 있어서 DQS 및 DQ의 값의 변화점을 검출했는가를 판정하고, DQS 및 DQ의 값의 변화점을 검출한 스트로브의 각각의 위치에 기초하여 DDR-SDRAM의 양부를 판정한다.

본 실시예에 있어서의 시험 장치 100에 의하면, DQ 및 DQS의 하나의 사이클에 대하여 복수의 스트로브를 갖는 멀티 스트로브에 의하여 값을 검출하기 때문에, DQ 및 DQS의 지연 시간이 사이클마다 불규칙하게 된 경우라 하여도, 높은 정밀도로 시험을 수행할 수 있다. 또한, DDR-SDRAM의 홀드 시험에 있어서도 유사하게 수행할 수 있다.

도 3은 클록 발생기 70 및 드라이버 비교기 20의 구성의 일예를 도시한 도면이다. 클록 발생기 70은, 파형 정형기 14로부터 시험 패턴에 따라 셋 신호 및 리셋 신호를 수신하고, 셋 신호 및 리셋 신호에 기초하여 시험 패턴의 상승 에지 및 하강 에지를 생성한다.

클록 발생기 70은, 셋 신호를 지연시키는 가변 지연 회로 22a, 리셋 신호를 지연시키는 가변 지연 회로 22b, 가변 지연 회로 22a에 있어서의 지연 시간을 제어하기 위한 선형화 메모리 24a, 가변 지연 회로 22b에 있어서의 지연 시간을 제어하기 위한 선형화 메모리 24b, 셋-리셋 랫치 26을 포함한다.

선형화 메모리 24a 및 선형화 메모리 24b는 전자 장치 200에 공급하여야 할 시험 패턴에 따라, 대응하는 가변 지연 회로 22에 있어서의 지연 시간을 제어한다. 각각의 선형화 메모리 24는, 지연 설정치에 따라 가변 지연 회로 22를 제어하기 위한 제어 정보가 격납되고, 당해 제어 정보는 대응하는 가변 지연 회로 22의 특성에 따라 미리 조정(CALIBRATE)되어 있다. 이렇게 함으로써, 가변 지연 회로 22에 있어서의 지연 시간을 높은 정밀도로 제어할 수 있다.

셋-리셋 랫치 26은, 각각의 가변 지연 회로 22가 지연시킨 셋 신호 및 리셋 신호에 기초하여, 전자 장치 200에 공급할 시험 패턴의 상승 에지 및 하강 에지를 생성하고, 드라이버 비교기 20의 드라이버 28을 거쳐 전자 장치 200으로 공급한다. 드라이버 비교기 20의 비교기 32는, 전자 장치 200이 출력하는 출력 신호와 소정의 값을 비교하고, 비교 결과를 멀티 스트로브 장치 30으로 공급한다. 여기서, 출력 신호는 상술한 DQS 및 DQ이어도 좋다.

멀티 스트로브 장치 30은, 멀티 스트로브에 의하여 비교기 32에 있어서의 비교 결과를 검출하고, 검출한 비교 결과를 논리 비교기 34에 공급한다.

도 4는 멀티 스트로브 장치 30의 구성의 일예를 도시한다. 멀티 스트로브 장치 30은, 복수의 스트로브를 생성하는 스트로브 생성 회로 40과, 드라이버 비교기 20에 있어서의 비교 결과를 멀티 스트로브에 으하여 검출하는 타이밍 비교 회로 60과, 스트로브 생성 회로 40이 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부 50을 포함한다. 스트로브 생성 회로 40에는, 스트로브를 생성하기 위한 스트로브 신호가 주어진다. 당해 스트로브 신호는 예를 들어 클록 발생기 70이 생성하여도 좋다.

스트로브 생성 회로 40은, 종속 접속된 복수의 가변 지연 회로 46을 포함한다. 또한, 타이밍 비교 회로 60은, 종속 접속된 복수의 지연 소자 42 및 복수의 타이밍 비교기 44를 포함한다. 복수의 가변 지연 회로 46은, 스트로브 신호를 수신하고, 수신된 스트로브 신호를 소정의 시간 동안 지연시키고, 각각 스트로브로서 순차 출력하여 멀티 스트로브를 생성한다. 복수의 지연 소자 42는 전자 장치 200의 출력 신호를 타이밍 비교기 44에 공급한다. 또한, 복수의 타이밍 비교기 44는, 각각이 가변 지연 회로 46의 어느 것인가에 대응하도록 설치되어, 대응하는 가변 지연 회로 46이 출력한 스트로브와 전자 장치 200의 출력 신호를 수신하여, 수신한 스트로브에 의하여 당해 출력 신호의 값을 검출한다.

복수의 지연 소자 42는, 각각이 복수의 가변 지연 회로 46의 어느 것인가에 대응하도록 설치되며, 비교기 32의 비교 결과를 수신하여 수신된 비교 결과를 소정의 시간 동안 순차적으로 지연시켜, 각각 대응하는 타이밍 비교기 44에 공급한다. 각각의 지연 소자 42는, 수신한 비교 결과를 대응하는 가변 지연 회로 46의 오프셋 지연량만큼 지연시킨다.

여기서, 오프셋 지연량이라 함은, 가변 지연 회로에 있어서 최소의 지연량을 생성하는 경로를 선택한 경우에 있어서 생기는 지연량이다. 예를 들어, 오프셋 지연량은, 가변 지연 회로에 있어서 신호를 지연시키지 않은 경로를 선택한 경우에 있어서 생기는 지연량을 가리킨다. 즉, 오프셋 지연량은, 가변 지연 회로 46에 있어서의 지연량 설정치와 지연 시간과의 오차를 나타낸다. 지연 소자 42에 의하여, 수신된 신호를 대응하는 가변 지연 회로 46의 오프셋 지연량만큼 지연시켜 타이밍 비교기 44에 공급함으로써, 가변 지연 회로 46에 있어서의 지연 시간의 오차를 저감시킬 수 있다.

각각의 지연 소자 42는, 대응하는 가변 지연 회로 46과 실질적으로 동일한 특성을 가지며, 각각의 최소의 지연을 생성하는 지연 경로의 지연량이 대응하는 가변 지연 회로 46의 최소의 지연을 생성하는 지연 경로의 지연량과 실질적으로 동일한 조정용 가변 지연 회로이어서, 지연 소자 46은 조정용 가변 지연 회로의 최소의 지연을 생성하는 지연 경로를 사용하여 수신된 신호를 대응하는 가변 지연 회로 46의 오프셋 지연량만큼 지연시킨다.

예를 들어, 지연 소자 42는, 대응하는 가변 지연 회로 46과 동일한 재료 및 동일한 프로세스에 의하여 형성된다. 지연 소자 42로서 대응하는 가변 지연 회로 46과 동일한 특성을 갖는 조정용 가변 지연 회로를 이용함으로써, 가변 지연 회로 46에 있어서의 오프셋 지연량과 동일한 지연량을 높은 정밀도로 생성할 수 있다. 또한, 온도 변화 등에 의하여 가변 지연 회로 46에 있어서의 오프셋 지연량이 변동한 경우에도, 동일한 특성을 갖는 지연 소자 42를사용함을써 당해 변동을 흡수할 수 있다.

타이밍 비교기 44는, 각각 대응하는 가변 지연 회로 46으로부터 수신한 스트로브 타이밍에 있어서의 지연 소자 42가 출력하는 신호의 값을 검출하고, 검출된 값을 조정부 50을 거쳐 논리 비교기 34에 공급한다. 논리 비교기 34는 타이밍 비교기 44로부터 수신한 값과 패턴 발생기 12가 생성하는 기대치 신호를 비교한다. 도 1에 관련하여 설명한 판정기 16은 논리 비교기 34에 있어서의 비교 결과에 기초하여 전자 장치 200의 양부를 판정한다.

이상의 동작에 의하여, 시험 장치 100은, 전자 장치 200의 출력 신호의 값을 멀티 스트로브에 의하여 검출하고, 전자 장치 200의 양부를 판정한다. 다음으로, 멀티 스트로브 장치 30에 있어서의 복수의 스트로브의 발생 타이밍의 조정에 관하여 설명한다.

멀티 스트로브 장치 30에 잇어서의 복수의 스트로브의 발생 타이밍을 조정하는 경우, 클록 발생기 70은, 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 값이 변화하는 조정용 신호를 출력한다. 즉, 클록 발생기 70은, 각각의 가변 지연 회로 46에 있어서의 지연량을 설정하기 위한 조정용 신호를 출력한다. 이 경우, 패턴 발생기 12는, 조정용 신호를 생성하기 위한 신호를 출력한다. 클록 발생기 70은, 멀티 스트로브 장치 30에 주어지는 스트로브 신호와 동기된 조정용 신호를 발생한다.

클록 발생기 70은, 상술한 바와 같이 미리 조정(CALIBRATE)된 선형화 메모리 24 및 가변 지연 회로 22 (조정 신호 생성 가변 지연 회로)를 사용하여 조정용 신호를 생성하기 때문에, 소망하는 타이밍에서 높은 정밀도로 값이 변화하는 조정용 신호를 생성할 수 있다. 우선, 클록 발생기 70은, 종속 접속된 가변 지연 회로 46 중에서, 첫단의 가변 지연 회로 46-1에 있어서의 지연량을 설정하기 위한 조정용 신호를 출력한다. 즉, 가변 지연 회로 46-1에 있어서 설정되어야 할 지연량에 따른 타이밍에서 값이 변화하는 조정용 신호를 출력한다. 조정용 신호는, 복수의 지연 소자 42에 의하여, 가변 지연 회로 46의 오프셋 지연량과 실질적으로 동일한 지연량으로 지연되어 타이밍 비교기 44에 공급된다.

타이밍 비교기 44-1은, 가변 지연 회로 46-1이 출력하는 스트로브를 이용하여 조정용 신호의 값을 검출함으로써, 조정용 신호의 값의 변화점의 타이밍과 스트로브의 타이밍의 비교를 수행한다. 조정부 50은, 타이밍 비교기 44-1에 있어서의 비교 결과에 기초하여, 가변 지연 회로 46-1의 지연 시간을 설정한다.

클록 발생기 70은, 복수의 스트로브가 생성되어야 할 복수의 타이밍에서 순차적으로 조정용 신호를 발생한다. 조정부 50은, 복수의 타이밍에서 생성된 각각의 조정용 신호에 기초하여 유사하게 모든 가변 지연 회로 46의 지연 시간을 첫단측의 가변 지연 화로 46으로부터 순차적으로 설정함으로써, 스트로브 생성 회로 40이 각각의 스트로브를 생성하는 타이밍을 조정한다.

조정부 50은, 비교 결과 선택 회로 52, 실패(FAILURE) 카운터 56 및 조정 수단 58을 포함한다. 비교 결과 선택 회로 52는, 복수의 타이밍 비교기 44의 비교 결과로부터 지연 시간을 조정하여야 할 가변 지연 회로 46에 대응하는 타이밍 비교기 44의 비교 결과를 선택한다. 조정부 50은, 선택된 비교 결과에 기초하여, 조정하여야 할 가변 지연 회로 46이 출력하는 스트로브의 타이밍과 조정용 신호의 값의 변화점의 타이밍이 일치하도록 가변 지연 회로 46의 지연 시간을 조정한다.

예를 들어, 조정부 50은, 조정하여야 할 가변 지연 회로 46의 지연 시간을 순처적으로 변화시키고, 조정하여야 할 가변 지연 회로 46이 출력하는 스트로브의 타이밍과 조정용 신호의 타이밍이 실질적으로 일치한다고 타이밍 비교기 44가 판정하는 지연 시간에 조정하여야 할 가변 지연 회로 46의 지연 시간을 설정한다. 예를 들어, 조정 수단 58이 가변 지연 회로 46의 지연 시간을 순차적으로 변화시킨다. 또한, 클록 발생기 70은, 조정부 50이 가변 지연 회로 46의 지연 시간을 변화시킬 때 마다 조정용 신호를 출력한다.

또한, 클록 발생기 70은, 조정 수단 58이 조정하여야 할 가변 지연 회로 46의 지연 시간을 변화시킬 때 마다, 조정용 신호를 복수회 출력하여도 좋다. 이 경우, 가변 지연 회로 46은, 조정용 신호에 따라 복수회 스트로브를 출력하고, 타이밍 비교기 44는 각각의 스트로브에 의하여 대응하는 조정용 신호의 값을 각각 검출한다. 비교 결과 선택 회로 52는, 선택한 복수의 비교 결과를 실패 카운터 56에 공급한다. 실패 카운터 56은, 수신한 비교 결과에 기초하여, 조정용 신호에 있어서의 변화 전의 값을 검출한 회수와, 변화후의 값을 검출한 회수의 쌍방 또는 일방을 계수한다.

조정 수단 58은, 실패 카운터 56의 계수 결과에 기초하여, 조정하여야 할 가변 지연 회로 46에 있어서의 지연 시간을 설정한다. 예를 들어, 조정 수단 58은, 조정용 신호에 있어서의 변화전의 값을 검출한 회수와, 변화후의 값을 검출한 회수가 실질적으로 같아지는 지연 시간에, 조정하여야 할 가변 지연 회로 46의 지연 시간을 설정한다. 또한, 조정 수단 58은, 조정용 신호에 있어서의 변화전의 값을 검출한 회수 또는 변화후의 값을 검출한 회수가, 조정하여야 할 가변 지연 회로 46이 스트로브를 출력한 회수의 대략 절반이 되도록 조정하여야 할 가변 지연 회로 46의 지연 시간을 설정하여도 좋다. 또한, 조정 수단 58은, 변화시킨 지연 시간 중에서, 조정용 신호에 있어서의 변화전의 값을 검출한 회수와, 변화후의 값을 검출한 회수의 차이가 가장 작은 지연 시간에 조정하여야 할 가변 지연 회로 46의 지연 시간을 설정하여도 좋다.

또한, 조정 수단 58은, 조정하여야 할 가변 지연 회로 46에 있어서의 지연 시간을, 예를 들어 오름차순 또는 내림차순으로 변화시켜 각각의 지연 시간에 대응하는 계수 결과에 기초하여 조정하여야 할 가변 지연 회로 46의 지연 시간을 설정한다. 또한, 다른 실시예에 있어서는, 조정 수단 58은 조정하여야 할 가변 지연 회로 46에 있어서의 지연 시간을, 예를 들어 이분 탐색법 등에 기초하여 변화시켜 최적의 지연 시간을 검출하여도 좋다.

이상 설명한 지연 시간의 설정을 전체의 가변 지연 회로 46에 대하여 첫단측으로부터 순차적으로 수행함으로써, 멀티 스트로브에 있어서의 각각의 스트로브 간격을 소망의 간격으로 높은 정밀도로 설정할 수 있다. 또한, 시험 장치 100은, 전자 장치 200의 시험을 수행하는 경우에 사용되는 드라이버 비교기 20, 지연 소자 42, 타이밍 비교기 44를 포함하는 출력 신호 전달 경로를 사용하여 가변 지연 회로 46의 지연 시간을 조정한다. 이 때문에, 출력 신호 전달 경로의 특성에 의하여 생기는 출력 신호와 멀티 스트로브의 타이밍 오차의 영향을 전자 장치 200의 시험에 있어서 저감할 수 있다. 예를 들어, 타이밍 비교기 44에 있어서의 응답 특성에 의한 영향을 저감할 수 있다. 또한 멀티 스트로브 장치 30은, 클록 발생기 70과 유사한 기능 및 구성을 갖는 클록 발생기를 더 포함하여도 좋다. 이 경우, 조정용 신호는 멀티 스트로브 장치 30이 포함하는 클록 발생기가 생성한다.

도 5는 각각의 가변 지연 회로 46이 출력하는 스트로브의 타이밍 조정을 설명하는 도면이다. 본 실시예에 있어서는, 조정용 신호는 각각의 가변 지연 회로 46이 스트로브를 출력하여야 할 타이밍에서 0으로부터 1로 값이 변화하는 신호이다. 우선, 도 5(a)에 도시된 바와 같이, 첫단의 가변 지연 회로 46-1의 지연 시간을 변화시켜, 가변 지연 회로 46-1이 출력하는 스트로브 1의 타이밍 조정을 수행한다.

스트로브 1의 타이밍 조정에 있어서는, 도 4에 있어서 설명한 바와 같이, 타이밍 비교기 44-1이 스트로브 1에 있어서의 조정용 신호의 값을 복수호 검출한다. 여기서, 타이밍 비교기 44-1의 비교 결과에 있어서, 변화전의 값인 0을 검출한 회수와 변화후의 값인 1을 검출한 회수가 실질적으로 동일하게 되도록 가변 지연 회로 46-1의 지연 시간을 설정한다.

다음으로, 클록 발생기 70은 스트로브 2가 생성되어야 할 타이밍에서 값이 변화하는 조정용 신호를 생성한다. 조정부 50은, 도 5(b)에 도시된 바와 같이, 스트로브 2의 타이밍 조정을 유사하게 수행하여, 이하 전체 스트로브에 대하여 타이밍 조정을 유사하게 수행한다. 예를 들어, 전체 스트로브 간격이 T₁이 되도록 타이밍 조정을 수행한다.

도 6은 본 발명의 실시 형태에 의한 멀티 스트로브의 타이밍 조정 방법의 일예를 도시한 흐름도이다. 당해 조정 방법은, 도 1로부터 도 5에 관련하여 설명한 멀티 스트로브 장치 30과 유사한 방법으로, 멀티 스트로브 장치 30이 생성하는 멀티 스트로브의 각각의 스트로브의 타이밍을 조정한다.

우선, 조정용 신호 발생 단계 S300에서, 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 조정용 신호를 발생하고 출력한다. S300은, 도 3에 관련하여 설명한 클록 발생기 70 및 드라이버 비교기 20을 이용하여 수행하여도 좋다.

다음으로, 스트로브 발생 단계 S302에서, 복수의 스트로브를 갖는 멀티 스트로브를 생성한다. S302는, 도 4에 관련하여 설명한 스트로브 생성 회로 40을 이용하여 수행하여도 좋다.

다음으로, 지연 시간 변화 단계 S304에서, 조정하여야 할 가변 지연 회로 46의 지연 시간을 변화시키고, 조정하여야 할 스트로브의 발생 타이밍을 변화시킨다. S304는, 도 4에 관련하여 설명한 조정부 50을 이용하여 수행하여도 좋다.

다음으로, 값 검출 단계 S306에서, 발생 타이밍을 변화시킨 각각의 스트로브에 있어서의 조정용 신호의 값을 검출한다. S306에 있어서는, 상기한 바와 같이, 각각의 발생 타이밍에 있어서 조정용 신호의 값을 복수회 검출하여도 좋다. S306은, 도 4에 관련하여 설명한 타이밍 비교기 44를 사용하여 수행하여도 좋다.

다음으로, 지연량 설정 단계 S308에서, S306에 있어서 검출된 값에 기초하여, 조정되어야 할 가변 지연 회로 46의 지연량을 설정한다. S308은, 도 4에 관련하여 설명한 조정부 50을 사용하여 수행하여도 좋다.

다음으로, 판정 단계 S310에서, 전체의 가변 지연 회로 46의 지연량을 설정하였는가를 판정한다. 전체의 가변 지연 회로 46의 지연량을 설정한 경우, 처리를 종료한다. 또한, 전체의 가변 지연 회로 46의 지연량을 설정하지 않은 경우, 다음에 조정하여야 할 가변 지연 회로에 따라 조정용 신호의 지연량을 설정하고, S300 내지 S310의 처리를 반복한다. 본 조정 방법에 의하면, 멀티 스트로브의 각각의 스트로브의 발생 타이밍을 높은 정밀도로 조정할 수 있다.

이상 발명의 실시의 형태를 설명하였으나, 본 출원에 관한 발명의 기술적 범위는 상기의 실시 형태에 한정되는 것은 아니다. 상기 실시의 형태에 다양한 변경을 가하여 특허 청구 범위에 기재된 발명을 실시할 수 있따. 그러한 발명이 본 출원에 관한 발명의 기술적 범위에 속한다는 것도 또한 특허 청구 범위로부터 명백하다.

상기의 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 각각의 스트로브의 타밍을 높은 정밀도로 제어한 멀티 스트로브를 생성할 수 있다. 이 때문에 전자 장치를 높은 정밀도로 시험할 수 있다.

Claims

복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치에 있어서,

상기 복수의 스트로브의 각각이 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 클록 발생기;

상기 복수의 스트로브를 생성하는 스트로브 생성 회로; 및

상기 조정용 신호에 기초하여 상기 스트로브 생성 회로가 상기 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부

를 포함하는 것을 특징으로 하는 멀티 스트로브 장치.
제1항에 있어서,

상기 클록 발생기는 상기 복수의 스트로브가 생성되어야 할 복수의 타이밍에서 순차적으로 상기 조정용 신호를 발생하고,

상기 조정부는, 상기 복수의 타이밍에서 생성된 각각의 상기 조정용 신호에 기초하여, 상기 스트로브 생성 회로가 대응하는 상기 스트로브를 생성하는 타이밍을 조정하는 것을 특징으로 하는 멀티 스트로브 장치.
제2항에 있어서,

상기 스트로브 생성 회로는, 스트로브 신호를 수신하고, 수신한 스트로브 신호를 소정의 시간 동안 지연시키고, 각각 상기 스트로브로서 순차적으로 출력하는 종속 접속된 복수의 가변 지연 회로를 포함하고,

상기 조정부는, 각각의 상기 조정용 신호에 기초하여, 대응하는 상기 가변 지연 회로에 있어서의 지연 시간을 순차적으로 조정하는 것을 특징으로 하는 멀티 스트로브 장치.
제3항에 있어서,

상기 클록 발생기는, 상기 스트로브 신호와 동기되어 상기 조정용 신호를 발생하는 것을 특징으로 하는 멀티 스트로브 장치.
제4항에 있어서,

각각이 상기 가변 지연 회로의 어느 하나에 대응하도록 설치되고, 대응하는 상기 가변 지연 회로가 출력한 상기 스트로브의 타이밍과 상기 조정용 신호의 타이밍을 비교하는 복수의 타이밍 비교기를 더 포함하며,

상기 조정부는 각각의 상기 가변 지연 회로에 있어서의 지연 시간을 대응하는 상기 타이밍 비교기에 있어서의 비교 결과에 기초하여 조정하는 것을 특징으로 하는 멀티 스트로브 장치.
제5항에 있어서,

상기 조정부는, 지연 시간을 조정하여야 할 상기 가변 지연 회로에 있어서의 지연 시간을 변화시키고, 조정하여야 할 상기 가변 지연 회로가 출력하는 상기 스트로브의 타이밍과 상기 조정용 신호의 타이밍이 실질적으로 일치한다고 상기 타이밍 비교기가 판정하는 지연 시간에, 조정하여야 할 상기 가변 지연 회로의 지연 시간을 설정하는 것을 특징으로 하는 멀티 스트로브 장치.
제6항에 있어서,

상기 가변 지연 회로는, 상기 조정부가 변화시킨 각각의 지연 시간 마다 상기 스트로브를 복수회 출력하고,

상기 클록 발생기는 조정되는 상기 가변 지연 회로가 상기 스트로브를 출력하여야 할 타이밍에 있어서 값이 변화하는 상기 조정용 신호를 복수회 발생하고,

상기 타이밍 비교기는, 상기 복수회 출력된 상기 스트로브를 사용하여 상기 조정용 신호의 값을 검출하고,

상기 조정부는, 상기 조정용 신호에 있어서의 변화전의 값과 변화후의 값을 상기 타이밍 비교기가 검출한 회수가, 실질적으로 같은 회수가 되는 상기 지연 시간에 상기 가변 지연 회로의 지연 시간을 설정하는 것을 특징으로 하는 멀티 스트로브 장치.
제7항에 있어서,

상기 조정부는,

상기 복수의 타이밍 비교기에 있어서의 비교 결과 중에서, 조정하여야 할 상기 가변 지연 회로에 대응하는 상기 비교기의 비교 결과를 선택하는 비교 결과 선택 회로와,

상기 비교 결과 선택 회로가 선택한 상기 비교 결과에 있어서, 상기 조정용 신호에 있어서의 변화전의 값과 변화후의 값을 검출한 회수를 계수하는 실패 카운터를 포함하는 것을 특징으로 하는 멀티 스트로브 장치.
제5항에 있어서,

각각이 상기 복수의 가변 지연 회로의 어느 것인가에 대응하여 설치되고, 상기 조정용 신호를 대응하는 상기 가변 지연 회로의 오프셋 지연량만큼 지연시켜, 대응하는 상기 타이밍 비교기에 공급하는 종속 접속된 복수의 지연 소자를 더 포함하는 것을 특징으로 하는 멀티 스트로브 장치.
제9항에 있어서,

상기 지연 소자의 각각은, 대응하는 상기 가변 지연 회로와 실질적으로 동일한 특성을 가지며, 최소의 지연을 생성하는 지연 경로에 있어서의 지연량이, 대응하는 상기 가변 지연 회로의 최소의 지연을 생성하는 지연 경로에 있어서의 지연량과 실질적으로 동일한 조정용 가변 지연 회로로서, 상기 지연 소자는, 상기 조정용 가변 지연 회로의 최소의 지연을 생성하는 지연 경로를 사용하여 상기 조정용 신호를 상기 오프셋 지연량만큼 지연시키는 것을 특징으로 하는 멀티 스트로브 장치.
제1항에 있어서,

상기 클록 발생기는,

상기 조정용 신호를 소망의 지연량만큼 지연시켜 출력하는 조정 신호 생성 가변 지연 회로와,

상기 조정 신호 생성 가변 지연 회로에 있어서의 지연량을 제어하기 위한 선형화 메모리를 포함하는 것을 특징으로 하는 멀티 스트로브 장치.
전자 장치를 시험하는 시험 장치에 있어서,

상기 전자 장치를 시험하기 위한 시험 패턴을 생성하는 패턴 발생기;

상기 시험 패턴을 정형하고 상기 전자 장치에 공급하는 파형 정형기; 및

상기 시험 패턴에 따라 상기 전자 장치가 출력하는 출력 신호에 기초하여 상기 전자 장치의 양부를 판정하는 판정기;

를 포함하되,

상기 판정기는 상기 출력 신호의 값을 검출하기 위한 복수의 스트로브를 갖는 멀티 스트로브를 생성하는 멀티 스트로브 장치를 포함하며,

상기 멀티 스트로브 장치는,

상기 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 클록 발생기;

상기 복수의 스트로브를 생성하는 스트로브 생성 회로; 및

상기 조정용 신호에 기초하여 상기 스트로브 생성 회로가 상기 스트로브의 각각을 발생하는 타이밍을 조정하는 조정부

를 포함하는 것을 특징으로 하는 시험 장치.
복수의 스트로브를 갖는 멀티 스트로브의 각각의 스트로브를 생성하는 타이밍을 조정하는 조정 방법에 있어서,

상기 복수의 스트로브의 각각의 스트로브가 생성되어야 할 타이밍에서 조정용 신호를 발생할 수 있는 조정용 신호 발생 단계;

상기 복수의 스트로브를 생성하는 스트로브 발생 단계; 및

상기 조정용 신호에 기초하여 상기 스트로브 발생 단계에 있어서 상기 스트로브의 각각을 발생하는 타이밍을 조정하는 조정 단계

를 포함하는 것을 특징으로 하는 조정 방법.