JPH07270491A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体試験装置が出力する試験信号の、高い
タイミング精度を保証するため、タイミング信号同士を
同期化し、波形生成回路内では僅かな時間軸調整で済む
ようにした半導体試験装置を提供する。 【構成】 被測定半導体装置に供給されるテストビット
情報を担うテストパターン信号を、単位ビット情報分の
時間よりも十分に短い周期でかつ各一端子分試験装置に
共通に供給される基準クロック信号によって、強制的に
同期化する。この同期化によって粗調整されたテストパ
ターン信号の時間軸を、更に、微小な時間軸調整を行う
回路によって精密に調整する。 【効果】 テストパターン信号相互間のずれは基準クロ
ック信号周期内となり、この微小なずれの調整を時間軸
調整回路が分担すればよいので、高いタイミング精度が
得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路を試験
する半導体試験装置に関するもので、特に、半導体試験
装置に供給する複数の試験入力信号相互間や、これ等の
試験入力信号に対応して半導体試験装置から出力される
複数の試験出力信号相互間の信号の時間軸を正確に調整
して試験を行うことが出来るようにした半導体試験装置
に関する。

【０００２】

【従来の技術】従来の半導体装置（ＬＳＩ）を試験する
半導体試験装置（ＬＳＩテスタ）の例を図８に示す。同
図において、半導体試験装置は、大別してタイミング発
生装置１５１と、複数の一端子分試験装置１６１とによ
って構成される。タイミング発生装置１５１は、複数の
タイミング発生部１５０ａ〜１５０ｎからなる。タイミ
ング発生部の各々は、制御部１００に保持されたテスト
プログラムにて信号波形が指定された、信号形成の基礎
となるタイミング信号を発生するので、タイミング発生
装置１５１から複数のタイミング信号が得られる。

【０００３】図１０は、タイミング発生部１５０の構成
例を示しており、同図において、カウンタ１１０は、外
部から供給される半導体装置試験システムの基準クロッ
ク信号を計数し、計数値を一致回路１５０に出力する。
一致回路１５０は、この計数値と制御部１００によって
数値が設定されたカウンタレジスタ１１１の出力とを比
較し、一致すると一致出力を発生する。この一致出力は
微小タイミング調整回路で信号遅延が調整されてタイミ
ング信号として出力される。カウンタ１１０のカウント
値は、適当なタイミングのリセット信号、例えば、一致
回路１０４の出力によってリセットされる。

【０００４】一端子分試験装置１６１は、タイミング発
生装置１５１が出力する複数のタイミング信号に基づい
て、図示しない被測定半導体装置に供給する所望のテス
トパターン入力信号を形成すると共に、被測定半導体装
置から出力されるテスト出力信号を取込み、この信号の
論理レベルを判別する。一端子分試験装置１６１は、必
要な数のテストパターン入力信号分だけ設けられる。図
示の例では、一端子分試験装置１６１は３セット、すな
わち、テスト信号の３入出力端子分設けられている。

【０００５】一端子分試験装置１６１は、上記テストパ
ターン信号を形成するために、１つのタイミング発生装
置１５１が出力する複数のタイミング信号から必要な信
号をクロック選択回路１３２によって選択し、タイミン
グ補正回路１５３ａ〜１５３n-1 を介して波形生成部１
０２に供給する。また、クロック選択回路１３２は、タ
イミング補正回路１５３n を介して波形検出部１５２に
検出タイミングを示すクロック信号を供給する。タイミ
ング補正回路１５３ａ〜１５３ｎは、信号の遅延時間を
調整して、被測定半導体装置に供給される複数のテスト
パターン信号相互間の同期や、被測定半導体装置からの
複数のテスト出力信号相互間の検出タイミングの同期を
とることを可能にする。クロック選択回路１３２におけ
る信号選択は、制御部１００に設定されたテストプログ
ラムによって設定される。波形生成部１０２は、この制
御部１００から、テストパターンを形成するための、図
示しない、テスト信号ビット列に対応するパターン情
報、波形の形状（例えば、立上り、立下り、振幅等）を
表す波形情報を受けて、テストパターン信号を形成す
る。テストパターン信号は、被測定半導体装置の信号レ
ベルに合わせるべく、アンプ１０６によって増幅され、
入出力端子を介して図示しない被測定半導体装置に供給
される。この被測定半導体装置は、例えば、入力及び出
力ポートを共用する形式のインタフェースを備えてい
る。

【０００６】一方、供給されたテスト入力信号に応答し
て被測定半導体装置から出力されるテスト出力信号は、
コンパレータ１０７に入力される。コンパレータ１０７
は、テスト出力信号の振幅を、制御部１００によって設
定される基準値「Ｈ」、「Ｌ」と比較して論理レベルを
判別する。波形検出部１５２には、テストプログラムを
実行する制御部１００によって、テストパターン入力に
対する期待値及び検出タイミングが設定されており、該
検出タイミングにおいてコンパレータ１０７の判別出力
と期待値とを比較して良否の判定を検出出力として出力
する。

【０００７】このようにして、半導体試験装置は、準備
されたテストパターンをプログラムにて設定されたタイ
ミングにて被測定半導体装置へ入力し、この被測定半導
体装置からの出力結果をプログラムにて設定された検出
タイミングにて取り込み、予め準備された期待値と比較
し、半導体装置の所定の機能の良否判定を実施する。

【０００８】上述した図８に示す半導体試験装置の構成
は、タイミング発生装置１５１を複数の一端子分試験装
置１６１で共用する構成であり、シェアード方式と言わ
れている。

【０００９】他の構成としては、図９に示すパーピン方
式がある。同図において、図８と対応する部分には同一
符号を付し、かかる部分の説明は省略する。この構成で
は、一端子分試験装置１６１ａの各々が、タイミング発
生部１５０ａ〜１５０ｎを必要な数だけ内蔵する構成に
なっている。この構成による半導体試験装置の動作は、
上述したパーピン方式と同様であり、説明を省略する。
いずれの方式においても、タイミング発生部１５０にて
プログラムにて設定されたタイミング信号を生成したの
ち、このタイミング信号を一端子分試験装置で共用する
ために割り振ったり、次段の波形生成部・波形検出部へ
のタイミング信号入力として供給している。

【００１０】

【発明が解決しようとする課題】上述した半導体試験装
置の構成では、タイミング発生部、波形生成部、波形検
出部等の各部での機能的な役割分担が明確である。この
ような構成では、タイミング信号を各一端子分試験装置
の波形生成部、波形検出部へ引き回してしまうことにな
る。そうすると、せっかくプログラマブルなタイミング
発生部１５０を活用してタイミング発生装置１５１の出
力において、同一発生タイミングのタイミング信号を生
成しても、途中の信号経路で信号の遅延時間差が生じ、
被測定半導体装置に供給されるテストパターン信号相互
間にタイミングずれが発生する。それらのずれを補正す
るためのタイミング補正回路１５３を追加する等何らか
の手段を講じる必要がある。

【００１１】信号遅延のばらつきは、特に、図８に示す
シェアード方式によるタイミング発生の場合大きい。こ
の方式では、タイミング補正回路１５３の負担が大きく
なって、高速で動作する半導体試験装置システムとして
出力すべき複数のテストパターン信号相互間のタイミン
グずれを補正するのが難しい。また、多くのタイミング
補正回路１５３の挿入により、調整に時間を要し、高い
タイミング精度を保証するのも困難である。

【００１２】また、図９に示すパーピン方式であって
も、シェアード方式との相違は、タイミング信号を分配
せず、タイミング信号群を各一端子分試験装置毎に持っ
ているだけであり、タイミング信号が途中の回路を通過
する際に僅かな遅延を受ける点では同じである。非常に
高速で動作する半導体装置では、供給される複数のテス
トパターン信号の時間軸上の信号位置同士が精密に調整
（同期）されなければならないので、この回路途中にお
ける信号遅延は取除かれなければならない。

【００１３】しかしながら、半導体試験装置内で信号を
引き回す点ではシェアード方式と同様であり、タイミン
グ補正回路１５３の挿入のみでは、高速半導体装置の試
験においてテストパターン信号の高いタイミング精度を
保証するのが困難である。これらを改善するためには、
例えば、微小な信号遅延をもたらす非同期信号の信号経
路の物理長を短くし、信号の遅延時間を揃えることが考
えられるが、従来構成でタイミング精度を向上させよう
とすると、一端子分試験装置自体の、あるいは一端子分
試験装置相互間の、キャリブレーションが困難かつ複雑
になる。また、高価な半導体試験装置とならざるを得な
い。

【００１４】よって、本発明は、半導体試験装置が出力
する試験信号の、高いタイミング精度を保証するため、
タイミング信号同士を同期化し、波形生成回路内では僅
かな時間軸調整で済むようにした半導体試験装置を提供
することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体試験装置は、被測定半導体装置
に入力すべき、連続なビット情報を担うテストパターン
信号を形成する、テストパターン信号形成手段と、上記
テストパターン信号形成手段から上記被測定半導体装置
に至る上記テストパターン信号の信号経路の途中に設け
られて、上記テストパターン信号の単位ビット情報を担
う周期に比して十分に短い周期の基準クロック信号によ
って上記テストパターン信号の波形を繰返しサンプリン
グして得られる、上記基準クロック信号に同期した同期
テストパターン信号を出力する、同期化手段と、上記同
期テストパターン信号の時間軸上の位置を微調整して上
記被測定半導体装置に供給する時間軸調整手段と、を備
える。

【００１６】第２の発明の半導体試験装置は、被測定半
導体装置から出力される、連続なビット情報を担うテス
ト出力信号の論理レベルを判別する、レベル判別手段
と、上記テスト出力信号の良否を判別すべきタイミング
を表す検出クロック信号を発生する検出クロック発生手
段と、上記テスト出力信号の単位ビット情報を担う周期
に比して十分に短い周期の基準クロック信号によって上
記検出クロック信号を繰返しサンプリングして得られ
る、上記基準クロック信号に同期した同期検出クロック
を出力する、同期化手段と、上記同期検出クロック信号
の時間軸上の位置を微調整する時間軸調整手段と、上記
時間軸調整手段から出力される上記同期検出クロック信
号に応答して、判別された上記テスト出力信号の論理レ
ベルと期待値とを比較して前記テスト出力信号の良否を
表す検出出力を出力する波形検出手段と、を備える。

【００１７】第３の発明の半導体試験装置は、被測定半
導体装置に入力すべき、連続なビット情報を担うテスト
パターン信号を形成するテストパターン信号形成手段
と、上記テストパターン信号形成手段から上記被測定半
導体装置に至る上記テストパターン信号の信号経路の途
中に設けられて、上記テストパターン信号の単位ビット
情報を担う周期に比して十分に短い周期の基準クロック
信号によって上記テストパターン信号の波形を繰返しサ
ンプリングして得られる、上記基準クロック信号に同期
した同期テストパターン信号を出力する、第１の同期化
手段と、上記同期テストパターン信号の時間軸上の位置
を微調整して上記被測定半導体装置に供給する第１の時
間軸調整手段と、上記同期テストパターン信号の入力に
対応して上記被測定半導体装置から出力される、連続な
ビット情報を担うテスト出力信号の論理レベルを判別す
る、レベル判別手段と、上記テスト出力信号の良否を判
別すべきタイミングを表す検出クロック信号を発生する
検出クロック発生手段と、上記基準クロック信号によっ
て前記検出クロック信号を繰返しサンプリングして得ら
れる、上記基準クロック信号に同期した同期検出クロッ
クを出力する、第２の同期化手段と、上記同期検出クロ
ック信号の時間軸上の位置を微調整する第２の時間軸調
整手段と、時間軸が微調整された上記同期検出クロック
に応答して、判別された上記テスト出力信号の論理レベ
ルと期待値とを比較し、前記テスト出力信号の良否を表
す検出出力を出力する波形検出手段と、を備える。

【００１８】

【作用】第１の発明の半導体試験装置においては、被測
定半導体装置に供給されるテストビット情報を担うテス
トパターン信号を、該テストパターン信号の単位ビット
情報分の時間よりも十分に周期が短くかつ各一端子分試
験装置に共通に供給される基準クロック信号によって強
制的に同期化し、この同期化によって粗調整されたテス
トパターン信号の時間軸を、更に、微小な時間軸調整回
路によって精密にタイミング調整を行う。

【００１９】この結果、上記同期化によってテストパタ
ーン信号相互間のずれは基準クロック信号周期内とな
り、微小なずれの調整を時間軸調整回路が分担すればよ
いので、時間軸調整回路の負担は大幅に軽減される。

【００２０】第２の発明の半導体試験装置においては、
被試験半導体装置から出力されるテスト出力信号の判別
タイミングを基準クロック信号に基づいて設定すると共
に、この判別タイミングの時間軸を時間軸調整回路によ
って微調整可能として、各端子分試験装置相互の検出タ
イミングを合わせている。

【００２１】第３の発明は、上記第１及び第２の発明の
両方の作用・効果を得る構成を備えている。

【００２２】こうして、時間軸調整を行うタイミング補
正回路の負担を軽減し、高いタイミング精度を保証する
半導体試験装置を構成できる。

【００２３】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の第１の実施例を示してお
り、同図において、図８と対応する部分には同一符号を
付し、かかる部分の説明は省略する。

【００２４】まず、第１の実施例は、大別して、複数の
タイミング発生部１０１ａ〜１０１ｎを含むタイミング
発生装置１０９、複数の一端子分試験装置１０８及び制
御部１００ａによって構成される。タイミング発生部１
０１の各々及び一端子分試験装置１０８の各々には、半
導体装置試験システムの基準クロック信号が供給され
る。制御部１００ａは、被測定半導体装置に入力するテ
ストパターン信号を定義するテストプログラムに従っ
て、定義されたテストパターンを形成するべく各部の設
定、調整等を行う。

【００２５】図２は、タイミング発生部１０１の構成例
を示しており、基準クロック信号を計数するカウンタ１
１０、カウントレジスタ１１１、一致回路１１２によっ
て構成される。カウントレジスタには、制御部１００ａ
から、テストプログラムにおいて指定した信号の時間軸
上の発生位置に対応する値がセットされる。カウンタ１
１０の出力する計数値と、カウントレジスタが保持する
値とが等しくなると、一致回路１１２は、一致出力を発
生する。このタイミング発生部１０１は、図１０に示さ
れるタイミング発生部１５０とは異なり、微小タイミン
グ調整部１０４が設けられていない。

【００２６】図３は、タイミング発生部１０１の他の構
成例を示しており、図２に示す、カウンタ１１０、カウ
ントレジスタ１１１及び一致回路１１２からなるタイミ
ング発生部１０１を複数設ける場合に、カウンタ１１０
を共用するようにした例を示している。

【００２７】一端子分試験装置１０８は、波形生成部１
０２、ラッチ１０３、微小タイミング調整部１０４ａ、
波形検出部１０５、アンプ１０６、コンパレータ１０７
によって構成される。波形検出部１０５は、微小タイミ
ング調整部１０４ｂを内蔵している。この実施例では、
３入出力端子の例について示しており、一端子分試験装
置１０８は３セット用意され、これに対応してタイミン
グ発生部１０９も、３セット用意されている。

【００２８】一端子分試験装置１０８の波形生成部１０
２には、複数のタイミング発生部１０１ａ〜１０１n-1
から複数のタイミング信号が供給される。波形生成部１
０２は、これ等のタイミング信号と、制御部１００ａか
ら供給される、、テストパターンを定義するパターン情
報、波形情報とに基づいてテストパターン信号を形成す
る。このテストパターン信号はラッチ１０３に供給され
る。波形生成部１０２はテストパターン信号形成手段に
対応する。ラッチ１０３は２つのラッチ回路によって構
成されており、上記テストパターン信号と、検出クロッ
ク発生手段たるタイミング発生部１０１ｎから供給され
る検出タイミングを示す検出クロック信号とを、供給さ
れる基準クロック信号に応答して取込む。基準クロック
信号は、タイミング信号の形成にも用いられているもの
であり、テストパターン信号が担うビットパターン情報
の単位ビット情報区間に相当する周期に比して十分に短
い周期である。

【００２９】従って、ラッチ１０３の出力には、基準ク
ロック信号に同期した、テストパターン信号及び検出ク
ロック信号が得られる。この基準クロックは他の一端子
分試験装置１０８でも共通に用いられているので、各一
端子分試験装置１０８内のラッチ１０３の出力相互は同
期する。ラッチ１０３は、同期化手段に対応する。

【００３０】ラッチ１０３から出力されたテストパター
ン信号は、基準クロック信号に同期した同期テストパタ
ーン信号として時間軸調整手段たる微小タイミング調整
部１０４ａに供給される。テストパターン信号は微小タ
イミング調整部１０４ａにて更に調整可能である。ラッ
チ１０３において、テストパターン信号は基準クロック
の周期で同期化されているので、いわば、テストパター
ン信号の時間軸が粗調整されており、微小タイミング調
整部１０４ａの負担は基準クロックの略１周期分内での
可変な時間軸調整能力で済む。

【００３１】図４は、時間軸調整手段たる微小タイミン
グ調整部１０４の構成例を示しており、通過信号を設定
値に応じて遅延させる遅延発生器１１３、設定レジスタ
１１４、補正量レジスタ及び加算器１１６によって構成
される。テストプログラムに設定レジスタ１１４及び補
正量レジスタへの数値を記述すると、制御部１００ａに
よって両レジスタへの設定が行われる。例えば、設定レ
ジスタ１１４には発生させる遅延量を格納する。補正量
レジスタには、この微小タイミング調整部以後の過程に
おいて生ずる信号伝搬時間の差や同期させるラッチの遅
延時間の差等を保持する。補正量レジスタ１１５の他
に、更に設定レジスタ１１４を備えることによって、設
定レジスタの値をリアルタイムに切替えてリアルタイム
のタイミングコントロールを実現することが可能となっ
ている。

【００３２】同様に構成された微小タイミング調整部１
０４ｂが波形検出部１０５内にも設けられ、検出タイミ
ング信号の微小時間軸調整を行う。微小タイミング調整
部１０４ｂは第２の時間軸調整手段に対応する。

【００３３】微小タイミング調整部１０４ａによつて精
密に時間軸調整されたテストパターン信号は、アンプ１
０６によって被試験半導体装置の論理レベルに適合する
ように増幅され、入出力端子を介して被測定半導体装置
に供給される。

【００３４】被測定半導体装置は、テストパターン信号
の入力に応答してテスト出力信号を発生する。このテス
ト出力信号は入出力端子を介してコンパレータ１０７に
供給される。コンパレータ１０７は、テスト出力信号の
レベルを制御部１００ａによって設定された基準論理レ
ベル「Ｈ」、「Ｌ」の閾値と比較し、判別した論理出力
を波形検出部１０５に供給する。コンパレータ１０７は
レベル判別手段に対応する。波形検出部１０５には、制
御部１００ａによって、テストパターンに対応する一連
の期待値からなる期待値パターンが設定されている。波
形検出部１０５は、上記検出タイミング信号に応答し
て、検出タイミングにおける論理出力と、この論理出力
の時間軸上においてこの論理出力と対応する期待値パタ
ーンの期待値とを比較して良否の判定結果を検出出力と
して出力する。なお、上記期待値パターンの保持及びこ
の期待値パターンとコンパレータ出力との良否の判定は
装置の外部で行うことも出来る。波形検出部１０５は、
波形検出手段に対応する。

【００３５】上述したように、検出タイミング信号の時
間軸はラッチ１０３によって基準クロック信号に同期化
され、更に、微小タイミング部１０４ｂによって精密に
時間軸調整されるのでテスト出力信号の判別が、テスト
パターン信号に対応した時間軸上の正しい位置で行われ
る。

【００３６】前述したように、一端子分試験装置１０８
の各々が出力する、複数のテストパターン信号相互間の
時間軸は、同じタイミングでテスト情報を供給するよう
に精密に調整される。また、一端子分試験装置１０８の
各々被試験半導体装置から出力されるテスト出力信号の
良否を判別するタイミングを示す検出タイミング信号相
互間も同じタイミングになるように調整される。従っ
て、正確に同期した複数のテストパターン信号が半導体
装置に同時に供給されると共に、これ等のテストパター
ン信号の供給に対応して出力される複数のテスト出力信
号の良否を同期したタイミングで同時に検出することが
可能となる。

【００３７】図５は、本発明の第２の実施例を示してい
る。同図において、図１と対応する部分には同一符号を
付し、かかる部分の説明は省略する。

【００３８】この実施例では、一端子分試験装置１０８
におけるテストパターン信号の信号経路途中のラッチ１
０３及びアンプ１０６間に、２つの微小タイミング調整
部１０４ａ及び１０４ｃと、ＲＳラッチ１２０とを設
け、ＲＳラッチ１２０の出力に被測定半導体装置に印加
する論理波形であるテストパターン信号を得る構成例を
示している。

【００３９】すなわち、波形生成部１０２ａにてセット
用とリセット用の２つの出力を発生させる。両出力をラ
ッチ１０３にて基準クロック信号に同期させ、更に、２
つの微小タイミング調整部１０４ａ及び１０４ｃによ
り、基準クロック信号に同期した両出力の時間軸に夫々
微調整を加える。このようにして、時間軸調整されたセ
ット出力及びリセット出力をＲＳラッチ１２０に与え、
ＲＳラッチ１２０の出力端子に被測定半導体装置に印加
する論理波形（テストパターン信号）を形成する。この
ように構成した一端子分試験装置１０８ａを、半導体試
験装置の必要端子数分だけ備えている。他の構成は、図
１と同様であるのでその説明を省略する。

【００４０】図６は、本発明の第３の実施例を示してお
り、同図において図１対応する部分には同一符号を付
し、かかる部分の説明は省略する。この実施例において
は、図１の構成に示される、複数のタイミング発生装置
１０９を１つだけ用いる構成としており、複数の一端子
分試験装置１３１で共用している。こうするために、一
端子分試験装置１０８ｂの各々の入力側にクロック選択
回路１３２を配置し、波形生成部１３２がタイミング発
生装置１０９の複数の出力から必要な信号を選択できる
ようにしている。他の構成は、図１に示される構成と同
様である。この構成の利点は、多数のタイミング発生部
１０１ａ〜１０１ｎを節約することができることであ
る。

【００４１】図７は、本発明の第４の実施例を示してお
り、同図において図１と対応する部分には同一符号を付
し、かかる部分の説明は省略する。この実施例の構成で
は、タイミング発生装置１０９を一端子分試験装置１０
８ｃの各々が内蔵している。この構成の利点は、必要な
テストパターン数（端子数）に応じて一端子分試験装置
１０８ｃを簡単に増減できることである。

【００４２】なお、各実施例において、制御部１００ａ
はマイクロプロセッサを含んで構成されており、テスト
プログラムの変更によって実施例における回路機能の変
更に対処可能である。

【００４３】このように、本発明では、図８や図９に示
す従来例のように、一旦時間軸調整を行ったタイミング
信号を、各テスト端子毎に設けられた一端子分試験装置
１６１、１６１ａ内の波形生成回路に引き回す構成をと
らないので、従来構成における、微小タイミング調整部
１０４、各端子の波形生成回路の前段に設けられるタイ
ミング補正回路１５３ａ〜１５３ｎの挿入をなくすこと
が可能となっている。また、時間軸を調整した信号を引
き回す物理的距離を可及的に短縮している。これ等の結
果、高いタイミング精度を保証し得る半導体試験装置を
従来よりもより低価格で構成できる。

【００４４】

【発明の効果】以上説明したように、本発明は、半導体
試験装置から被測定半導体装置に送る複数のテストパタ
ーン信号の各々を共通の基準クロック信号に同期化さ
せ、更に、各テストパターン信号毎に、この同期化以降
の回路における信号遅延を加味した時間軸調整を行うこ
とが出来るので、被測定半導体装置に時間軸のばらつき
のない複数のテストパターン信号を入力することが可能
となる。また、半導体試験装置の複数のテスト端子毎の
検出タイミング信号を同期化し、更に該検出タイミング
信号の時間軸の微調整を行って、被測定半導体装置から
出力される複数のテスト出力信号の各々の論理レベルの
判別を、同じタイミングで判別することが可能となる。
よって、半導体試験装置の試験精度が向上する。更に、
テストパターン信号や検出タイミング信号の時間軸調整
が容易に行える。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図。

【図２】タイミング発生部の構成例を示すブロック図。

【図３】タイミング発生部の他の構成例を示すブロック
図。

【図４】微小タイミング調整部の構成例を示すブロック
図。

【図５】本発明の第２の実施例を示すブロック図。

【図６】本発明の第３の実施例を示すブロック図。

【図７】本発明の第４の実施例を示すブロック図。

【図８】従来の半導体試験装置の第１の例を示すブロッ
ク図。

【図９】従来の半導体試験装置の第２の例を示すブロッ
ク図。

【図１０】従来の半導体試験装置のタイミング発生部１
５０の構成を示すブロック図。

【符号の説明】 １０１ａ〜１０１ｎ，１５０ａ〜１５０ｎ タイミング
発生部 １０２ 波形生成部 １０３ ラッチ １０４ａ〜１０４ｃ 微小タイミング調整部 １０５，１５２ 波形検出部 １０６ アンプ １０７ コンパレータ １０８，１０８ａ〜１０８ｃ，１６１，１６１ａ 一端
子分試験装置 １０９，１５１ タイミング発生装置 １１０ カウンタ １１１ カウントレジスタ １１２ 一致回路 １１３ 遅延発生器 １１４ 設定レジスタ １１５ 補正量レジスタ １３２ クロック選択回路 １５３ａ〜１５３ｎ タイミング補正回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤 谷 悟 東京都世田谷区用賀２丁目35番１号 アジ アエレクトロニクス株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】被測定半導体装置に入力すべき、連続なビ
   ット情報を担うテストパターン信号を形成する、テスト
   パターン信号形成手段と、 前記テストパターン信号形成手段から前記被測定半導体
   装置に至る前記テストパターン信号の信号経路の途中に
   設けられて、前記テストパターン信号の単位ビット情報
   を担う周期に比して十分に短い周期の基準クロック信号
   によって前記テストパターン信号の波形を繰返しサンプ
   リングして得られる、前記基準クロック信号に同期した
   同期テストパターン信号を出力する、同期化手段と、 前記同期テストパターン信号の時間軸上の位置を微調整
   して前記被測定半導体装置に供給する時間軸調整手段
   と、を備える半導体試験装置。
2. 【請求項２】被測定半導体装置から出力される、連続な
   ビット情報を担うテスト出力信号の論理レベルを判別す
   る、レベル判別手段と、 前記テスト出力信号の良否を判別すべきタイミングを表
   す検出クロック信号を発生する検出クロック発生手段
   と、 前記テスト出力信号の単位ビット情報を担う周期に比し
   て十分に短い周期の基準クロック信号によって前記検出
   クロック信号を繰返しサンプリングして得られる、前記
   基準クロック信号に同期した同期検出クロック信号を出
   力する、同期化手段と、 前記同期検出クロック信号の時間軸上の位置を微調整す
   る時間軸調整手段と、 時間軸が微調整された前記同期検出クロック信号に応答
   して、判別された前記テスト出力信号の論理レベルと期
   待値とを比較し、前記テスト出力信号の良否を表す検出
   出力を出力する波形検出手段と、を備える半導体試験装
   置。
3. 【請求項３】被測定半導体装置に入力すべき、連続なビ
   ット情報を担うテストパターン信号を形成するテストパ
   ターン信号形成手段と、 前記テストパターン信号形成手段から前記被測定半導体
   装置に至る前記テストパターン信号の信号経路の途中に
   設けられて、前記テストパターン信号の単位ビット情報
   を担う周期に比して十分に短い周期の基準クロック信号
   によって前記テストパターン信号の波形を繰返しサンプ
   リングして得られる、前記基準クロック信号に同期した
   同期テストパターン信号を出力する、第１の同期化手段
   と、 前記同期テストパターン信号の時間軸上の位置を微調整
   して前記被測定半導体装置に供給する第１の時間軸調整
   手段と、 前記同期テストパターン信号の入力に対応して前記被測
   定半導体装置から出力される、連続なビット情報を担う
   テスト出力信号の論理レベルを判別する、レベル判別手
   段と、 前記テスト出力信号の良否を判別すべきタイミングを表
   す検出クロック信号を発生する検出クロック発生手段
   と、 前記基準クロック信号によって前記検出クロック信号を
   繰返しサンプリングして得られる、前記基準クロック信
   号に同期した同期検出クロック信号を出力する、第２の
   同期化手段と、 前記同期検出クロック信号の時間軸上の位置を微調整す
   る第２の時間軸調整手段と、 時間軸が微調整された前記同期検出クロック信号に応答
   して、判別された前記テスト出力信号の論理レベルと期
   待値とを比較し、前記テスト出力信号の良否を表す検出
   出力を出力する波形検出手段と、を備える半導体試験装
   置。
4. 【請求項４】請求項１又は３記載の半導体試験装置であ
   って、 前記テストパターン信号形成手段、前記同期化手段及び
   時間軸調整手段を複数組備え、各組の基準クロック信号
   を共通にして、互いに同期した複数のテストパターン信
   号を被測定半導体装置に入力するようにしたことを特徴
   とする半導体試験装置。