JP4319146B2 - 半導体試験装置 - Google Patents
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Description
第8図を参照して、この種の半導体試験装置について説明する。同図は、従来の一般的な半導体試験装置(LSIテスタ)の概略構成を示すブロック図である。
同図に示すように、従来のLSIテスタ110は、被試験デバイス(DUT)101の出力データを比較電圧とレベル比較するレベルコンパレータ111と、被試験デバイス101の出力データを所定の期待値と比較するパターン比較器112、及び被試験デバイス101の出力データを所定のタイミングでパターン比較器112に入力するためのフリップ・フロップ121等を有している。
このような構成からなる従来の半導体試験装置では、まず、図示しないパターン発生器から被試験デバイス101に所定の試験パターン信号が入力され、被試験デバイス101から所定の信号が出力データとして出力される。被試験デバイス101から出力された出力データはレベルコンパレータ111に入力される。レベルコンパレータ111に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ121に出力される。
フリップ・フロップ121では、レベルコンパレータ111からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。フリップ・フロップ121から出力された出力データは、パターン比較器112に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。この比較結果により、出力データと期待値との一致,不一致が検出され、被試験デバイス101の良否(Pass/Fail)の判定が行われる。
このように、従来の半導体試験装置(LSIテスタ)では、被試験デバイスから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブは、被試験デバイスと独立に設けられたタイミング発生器から出力されるタイミング信号となっていた。ところが、このようにテスタから出力される独立したタイミング信号によって被試験デバイスの出力データを取得する従来の半導体試験装置では、デバイス内部でシステムクロックよりも高速な内部クロックが生成され、その内部クロックのタイミングで出力データが出力される高速デバイスの試験に対応できないという問題が発生した。
近年、LSIの高速化の進展が著しく、データ転送の高速化を図るため、例えばODR(Octal Data Rate)型デバイスに代表される新たな半導体デバイスが提供されている。この種のデバイスは、第9図に示すように、PLL回路等によってデバイス101のシステムクロックのn倍の周波数の内部クロックが生成され、システムクロックよりも高速な内部クロックのタイミングでデータ出力が行われるようになっている。例えば、ODR型のデバイスでは、システムクロックの4倍の内部クロックが生成され、更にこの内部クロックの立ち上がりと立ち下がりの両エッジに同期してDDR(Double Data Rate)でデータが出力されることで、システムクロックの8倍のデータレートのデータ出力が実現されている。DDRは、各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータ転送を行う方式で、クロックの立ち上がりエッジ(又は立ち下がりエッジ)のみでデータ転送を行うSDR(Single Data Rate)方式と比べて、同じクロックサイクルで2倍のデータ転送が可能となるものである。
このようなデバイスについて試験を行う場合には、デバイスのシステムクロックの立ち上がり及び立ち下がりの両エッジタイミングで、かつ、システムクロックの数倍の周波数で出力される内部クロックのデータレートでデータを取得しなければならない。
しかしながら、上述したように、従来の半導体試験装置では、被試験デバイスからの出力データは、被試験デバイスとは独立したタイミング発生器から出力されるタイミング信号によって取得されるようになっていた。このため、出力データを被試験デバイスから出力されるクロックのエッジタイミングで取得することも、システムクロックの数倍の周波数の内部クロックのデータレートで取得することもできなかった。
すなわち、従来の半導体試験装置の構成では、システムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータ出力が行われるデバイスについて試験を実施することができなかった。
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、被試験デバイスから出力されるシステムクロックを取得し、当該システムクロックの立ち上がりや立ち下がりのエッジタイミングで、システムクロックより高速の内部クロックの周波数のリカバリクロックを取得することにより、システムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータが出力される被試験デバイス、例えばODR(Octal Data Rate)型デバイスに代表されるような高速デバイスの試験を可能とした半導体試験装置の提供を目的とする。
このような構成からなる本発明の半導体試験装置によれば、まず、第一及び第二のタイムインターポレータを備えることにより、被試験デバイスから出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。この時系列のレベルデータは、被試験デバイスのクロック(及び出力データ)の信号変化点であるエッジタイミングを示すものである。従って、タイムインターポレータに被試験デバイスから出力されるシステムクロック信号を入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、当該位置データを、被試験デバイスの出力データを取得するためのタイミング信号として用いることができる。
特に本発明では、エッジセレクタを備え、タイムインターポレータで取得される時系列のレベルデータを、▲1▼クロックの立ち上がりエッジ、▲2▼立ち下がりエッジ、又は、▲3▼立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力することができる。これにより、被試験デバイスのクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことが可能となり、DDR型デバイスにも対応できるようになる。
また、このようにクロックの立ち上がりエッジと立ち下がりエッジのレベルデータを選択的に出力可能とすることで、例えばDDR型デバイスにおいて立ち下がりエッジ(又は立ち上がりエッジ)の精度が悪い場合に、立ち上がりエッジ(又は立ち下がりエッジ)のみを用いて出力データを取り込むことも可能となる。
そして、本発明の試験装置では、更にディジタルフィルタを備えることにより、タイムインターポレータで取得されるクロックの位置データを保持,格納し、例えばシステムクロックのn倍の周波数等の所望のタイミングに補正されたリカバリクロックとして出力することができる。
第一のタイムインターポレータでは、クロックのエッジタイミングを示すレベルデータ及び位置データを取得することができるが、例えば、被試験デバイスがシステムクロックのn倍の周波数の内部クロックに従ってデータを出力する場合、1/nの周波数のシステムクロックのエッジタイミングが得られても、nサイクルに1回の立ち上がりエッジ又は立ち下がりエッジしか検出できず、他のサイクルでは信号変化点(立ち上がりエッジ又は立ち下がりエッジ)が検出できず、その結果、n倍の周波数の内部クロックのタイミングエッジはnサイクルに1回しか取得できないことになる。
また、被試験デバイスから出力されるクロック信号はジッタを有しており、取得されるレベルデータ及び位置データが示すエッジタイミングが、試験データを取得するためのタイミング信号として適正なタイミングとならない場合もある。
そこで、タイムインターポレータで取得される被試験デバイスのシステムクロックの位置データをディジタルフィルタに入力,格納することにより、例えばシステムクロックのn倍の周波数の内部クロックに対応した周期のエッジタイミングを示すクロック信号であって、正確かつ適正なタイミングに補正されたリカバリクロックを出力させることができる。そして、このリカバリクロックを選択信号として被試験デバイスの出力データを選択するデータ選択回路を備えることで、タイムインターポレータで取得される出力データの時系列のレベルデータを、所定の期待値データと比較される被測定データとして選択,出力することができる。
これにより、被試験デバイスから出力される出力データが当該デバイスから出力されるシステムクロックより高速の内部クロックに基づいて出力される場合にも、また、システムクロックがジッタにより変動した場合にも、所望の周波数で適正なエッジタイミングを示すリカバリクロックを出力することができる。
このように、本発明に係る半導体試験装置によれば、被試験デバイスのシステムクロックの周波数やジッタの影響等に左右されない所望のリカバリクロックを取得でき、このリカバリクロックを用いて被試験デバイスの出力データを取り込むことが可能となり、ODR型デバイス等の高速化された半導体デバイスであっても、容易かつ確実に正確な試験を実施できるようになる。
具体的には、請求の範囲第2項に記載するように、第一のタイムインターポレータは、被試験デバイスから出力されるクロックを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ,立ち下がりエッジを示すレベルデータ、又は立ち上がり及び立ち下がりエッジを示すレベルデータを選択的に出力するエッジセレクタと、エッジセレクタで選択されるレベルデータを入力し、エッジタイミングを示す位置データに符号化して出力するエンコーダと、を備え、ディジタルフィルタは、第一のタイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力し、第二のタイムインターポレータは、被試験デバイスから出力される出力データを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備え、データ選択回路は、ディジタルフィルタから出力されるリカバリクロックを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える構成としてある。
また、請求の範囲第3項に記載するように、エッジセレクタは、一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のAND回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のAND回路と、第一及び第二のAND回路の出力を入力するOR回路と、第一のAND回路,第二のAND回路及びOR回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる構成としてある。
このような構成からなる本発明の半導体試験装置によれば、エッジセレクタを含む第一及び第二のタイムインターポレータ,ディジタルフィルタ及びデータ選択回路を、順序回路や遅延回路,エンコーダ,レジスタ,セレクタ,AND回路,OR回路等、既存の手段を用いて簡単に構成することができる。これにより、LSIテスタが複雑化,大型化,高コスト化等することなく、簡易な構成によって本発明に係る半導体試験装置を実現することができる。
また、このように順序回路や遅延回路,レジスタで構成される本発明の半導体試験装置によれば、順序回路やレジスタの数、遅延回路の遅延量を変更することで、タイムインターポレータ及びディジタルフィルタにおける時系列のレベルデータや位置データのビット幅(順序回路,レジスタの数)や分解能(遅延回路の遅延量)を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるLSIにも対応できる汎用性,利便性の高い半導体試験装置を実現することが可能となる。
なお、タイムインターポレータ及びディジタルフィルタに備えられる順序回路やレジスタは、フリップ・フロップやラッチ等、既存の回路を用いて簡単に構成することができる。但し、被試験デバイスからの出力データを一定のタイミング間隔で取得して時系列のレベルデータとして出力できる限り、また、エッジタイミングを示す位置データを保持,格納して所定のタイミングで出力できる限り、フリップ・フロップやラッチの他、どのような回路構成とすることもできる。
そして、本発明の半導体試験装置は、請求の範囲第4項に記載するように、ディジタルフィルタは、第一のタイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、レジスタに格納された位置データを出力させるエッジ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、エッジ検出回路を備えることで、第一のタイムインターポレータで取得されるクロックの位置データのうち、信号変化点を示すエッジが検出された位置データのみを、リカバリクロックの基準となる位置データとしてレジスタに格納,出力させることができる。
例えばODR型デバイスのシステムクロックの場合、出力データのデータレートの1/8となる。このため、第一のタイムインターポレータで取得されるシステムクロックの立ち上がり又は立ち下がりエッジの位置データのみでは、出力データの立ち上がり及び立ち下がりエッジの8回に1回分しか信号変化点(立上がりエッジ及び立下がりエッジ)が検出されないことになり、8倍のデータレートで出力される出力データを取得することができない。
そこで、本発明では、取得される位置データのエッジの有無を検出するエッジ検出回路を備え、エッジが検出された位置データをレジスタに格納し、この位置データに基づいて内部クロックの周波数タイミングでリカバリクロックを出力するようにしてある。これによって、被試験デバイスのシステムクロックのエッジタイミングを所定の周波数で出力し、被試験デバイスの出力データのデータレートに対応したリカバリクロックを出力することができる。
また、このようにエッジが検出されたシステムクロックの位置データに基づいてリカバリクロックを出力することで、例えば、取得された位置データの平均値を求めてリカバリクロックとして出力する場合にも、実際のシステムクロックのエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができ、より正確で信頼性の高い半導体試験を実施できる。
また、請求の範囲第5項に記載するように、ディジタルフィルタのレジスタは、エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納している位置データを所定のタイミングで出力する構成としてある。
このような構成からなる本発明の半導体試験装置によれば、第一のタイムインターポレータで取得されるクロックの位置データの信号変化点を示すエッジが検出されない場合に、レジスタに既に格納されている前サイクルのクロックの位置データを所定のタイミングで出力させることができ、この前サイクルの位置データに基づいてリカバリクロックを出力することができる。
第一のタイムインターポレータから出力されるクロックの位置データのうち、上述した請求の範囲第4項のように、エッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とすることもできるが、例えばジッタの影響等により位置データのエッジが検出されない場合などに、取得できる位置データが少なくなったり、位置データを取得できる周期も一定とならないことがある。このため、例えば複数の位置データの平均値を求めてリカバリクロックを出力する場合に、正確なリカバリクロックを出力させるためにレジスタを多数備える必要が生じる。そこで、本発明では、取得される位置データのエッジが検出されない場合には、既に前サイクルで格納されているエッジが検出された位置データをレジスタから出力させ、その位置データに基づいてリカバリクロックを出力することができるようにしてある。
これにより、実際に取得される位置データのエッジタイミングを反映しつつ、位置データの取得周期を一定とし、レジスタの設置数の最適化を図ることができ、テスタ構成が複雑化,大型化,高コスト化等することなく、簡易な構成で、信頼性の高い半導体試験装置を実現できる。
なお、第一のタイムインターポレータのクロックの位置データのエッジが検出されない場合に、レジスタに格納されている前サイクルの位置データをリカバリクロックの基準として出力させるか否かは切替可能に構成できる。これにより、例えば被試験デバイスのクロックの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行うような場合には、エッジが検出された位置データのみを選択し、一定周期の平均値から被試験デバイスの出力データやクロックデータを検査するロジック試験を行うような場合には、既に格納されている前サイクルの位置データも使用するというように、試験内容等に応じて位置データを選択的に採用することができる。
また、請求の範囲第6項に記載するように、レジスタが二以上備えられる場合に、ディジタルフィルタは、二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値を前記リカバリクロックとして出力する平均値算出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、ディジタルフィルタに複数のレジスタと、各レジスタの位置データを入力する平均値算出回路を備えることで、タイムインターポレータから出力される位置データを複数のレジスタに格納し、この複数の位置データの平均値を算出してリカバリクロックとして出力できる。これにより、複数の位置データが示すエッジタイミングの平均値を本発明に係るリカバリクロックとして用いることができ、各被試験デバイスの実際のシステムクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることが可能となり、クロックのエッジが検出されない場合や、ジッタによりエッジタイミングが変動した場合にも、被試験デバイスのクロックのエッジタイミングを正確に示すリカバリクロックを取得することができる。
また、請求の範囲第7項に記載するように、ディジタルフィルタは、二以上のレジスタのうち一のレジスタから出力される位置データと、平均値算出回路から出力される平均値のいずれか一方を選択してリカバリクロックとして出力する平均値切替スイッチを備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、平均値切替スイッチを備えることで、ディジタルフィルタから出力されるリカバリクロックとして、特定のレジスタから出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に切り替えて出力させることができる。
これにより、例えば、被試験デバイスのシステムクロックのジッタによるタイミング変動を考慮した機能試験を行うような場合には、複数のレジスタの平均値をリカバリクロックとして出力し、ジッタによるタイミング変動に拘わらず、被試験デバイスのシステムクロックや出力データ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタから出力される位置データをリカバリクロックとして使用するというように、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となり、より汎用性,拡張性に優れた半導体試験装置を実現することができる。
また、請求の範囲第8項に記載するように、ディジタルフィルタは、レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力するタイミング補正回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、タイミング補正回路を備えることにより、一のレジスタから出力される位置データや、二以上のレジスタから出力される位置データの平均値に対して、セットアップタイムやホールドタイム等を加味した設定値(補正値)を加算し、適正なエッジタイミングに補正されたリカバリクロックを出力させることができる。
一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム(又はホールドタイム)を考慮する必要がある。そこで、本発明では、ディジタルフィルタのレジスタから出力される位置データに対して、セットアップタイムやホールドタイムの設定値を加算するタイミング補正回路を備えることにより、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力できるようにしてある。これにより、タイムインターポレータから出力される時系列のレベルデータを、より適正なタイミングに補正されたリカバリクロックによって取得することができ、より正確で信頼性の高い半導体試験装置を提供することができる。
また、請求の範囲第9項に記載するように、本発明の半導体試験装置では、ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、被試験デバイスのクロックのジッタを取得するジッタ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。また、この位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。リカバリクロックの位相差は、被試験デバイスのシステムクロックのジッタを示すものであり、リカバリクロックの位相差とその分布データを取得することにより、被試験デバイスのクロック及び出力データジッタ解析を行うことが可能となる。
これにより、本発明では、例えば、オシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確,確実に、精度の高い被試験デバイスの出力データ及びクロックのジッタ解析を行うことができる。
さらに、本発明の半導体試験装置は、請求の範囲第10項に記載するように、第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定のデータ選択回路に分配するバスを備える構成としてある。
このような構成とすることにより、本発明の半導体試験装置では、第一,第二のタイムインターポレータから出力される時系列のレベルデータは、バスを介してデータ選択回路に振り分けて入力することができ、所望のクロックを所望の出力データに割り当ててデータ選択回路に入力して被測定データを取得することができる。これにより、被試験デバイスに応じて第一,第二のタイムインターポレータ及びデータ選択回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができ、より汎用性,利便性の高いLSIテスタを実現することができる。
第2図は、被試験デバイスのシステムクロックから得られるリカバリクロックのタイミングで内部クロックに従って出力される出力データを取得するHold Edgeモードの動作例を示す信号図である。
第3図は、Hold Edgeモードの動作例を示す信号図で、エッジセレクタのモードとしてSDR:Rise Edgeを選択した場合である。
第4図は、Hold Edgeモードの動作例を示す信号図で、エッジセレクタのモードとしてDDR:Both Edgeを選択した場合である。
第5図は、ディジタルフィルタのモード切替スイッチをDirect Edgeに切替えた場合にシステムクロックのエッジタイミングで出力データを取得する場合の信号図で、(a)はクロックのエッジタイミングを立ち上がりエッジで、(b)は立ち上がり及び立ち下がりの両エッジでデータを取得する場合である。
第6図は、エッジセレクタのモードをSDR:Rise Edgeモードに切替えてディジタルフィルタにおいてシステムクロックの立ち上がり及び立ち下がりのエッジタイミングでリカバリクロックを取得する場合の信号図である。
第7図は、本発明の第二実施形態に係る半導体試験装置の構成を示すブロック図である。
第8図は、従来の一般的な半導体試験装置の概略構成を示すブロック図である。
第9図は、システムクロックより高速な内部クロックのデータレートでデータを出力する半導体デバイスの概略構成を示すブロック図である。
[第一実施形態]
まず、第1図〜第6図を参照して、本発明に係る半導体試験装置の第一実施形態について説明する。
第1図は、本発明の第一実施形態に係る半導体試験装置の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、被試験デバイス(DUT)1の機能試験を行うLSIテスタ10を備えており、LSIテスタ10が被試験デバイス1から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被試験デバイス1の良否を判定するようになっている。
被試験デバイス1は、図示しないパターン発生器等から信号が入力されることにより所定の出力データを出力するとともに、クロック信号(システムクロック)を出力するようになっている。
このようにLSI自体からクロックが出力されるものとして、例えば上述した「RapidIO」(登録商標)や「HyperTranport」(登録商標)等を使用したLSIや、バス・システムをPCIバスから「RapidIO」に変換するためのブリッジLSI等があり、本実施形態の試験装置では、このようなデバイスの試験が行えるようになっている。
そして、本実施形態の被試験デバイス1は、第9図で示したデバイスのように、PLL回路等によってシステムクロックのn倍の周波数の内部クロックが生成され、システムクロックよりも高速な内部クロックのタイミングでデータ出力が行われるデバイスを構成するようになっている。
この種のデバイスとしては、例えばODR型のデバイスがある。ODR型デバイスは、システムクロックの4倍の内部クロックが生成され、更にこの内部クロックの立ち上がりと立ち下がりの両エッジに同期してデータが出力される(DDR:Double Data Rate)ことで、システムクロックの8倍のデータレートのデータ出力が実現されるようになっている。本実施形態の半導体試験装置では、このようなODR型デバイスについても正確な試験が行えるようになっている。
LSIテスタ10は、被試験デバイス1から出力されるクロック及び出力データを各チャンネル(各ソースシンクロナス回路)に入力することで、被試験デバイス1のシステムクロックから所望の周波数で、かつ、適正なエッジタイミングを示すリカバリクロックを取り出し、当該リカバリクロックが示すタイミングで出力データを取得して、被測定データとして出力できるようにしたものである。
具体的には、LSIテスタ10は、第1図に示すように、被試験デバイス1から出力されるクロック信号を入力するクロック側のソースシンクロナス回路(クロックリカバリ回路)10aを備えるとともに、被試験デバイス1から出力される出力データを入力するデータ側のソースシンクロナス回路10b,10c...10n(図示せず)を備えている。
各ソースシンクロナス回路10a,10b,10c...は、クロック側にディジタルフィルタ40が備えられることを除いて同様の構成となっており、被試験デバイス1から出力されるクロック又は出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて被試験デバイス1のクロックのエッジタイミングで出力データを選択,取得できるようになっている。
各ソースシンクロナス回路10a,10b,10c...は、被試験デバイス1から出力される各クロック及び出力データについてパーピン対応となっており、それぞれほぼ同一構成の回路が一つずつ割り当てられるようになっている。
本実施形態では、第1図に示すように、被試験デバイス1のクロック側に一つのソースシンクロナス回路10aが備えられるとともに、被試験デバイス1の出力データ側に1〜n個のソースシンクロナス回路10b,10c...が備えられている。クロック側のソースシンクロナス回路10aは、データ側のソースシンクロナス回路10b,10c...と異なり、ディジタルフィルタ40を備えたクロックリカバリ回路を構成している。
そして、各ソースシンクロナス回路10a,10b,10c...が、タイムインターポレータ・バス50を介して相互に接続されており、後述するように、タイムインターポレータ・バス50の制御により、所定のチャンネル(ソースシンクロナス回路)間で信号の入出力が行われるようになっている。
各ソースシンクロナス回路は、第1図に示すように、クロック側,出力側とも、それぞれがほぼ同一の構成となっており、具体的には、レベルコンパレータ11と、パターン比較器12を備えるとともに、タイムインターポレータ20, 及びディジタルフィルタ40を備えている。
レベルコンパレータ11は、従来のLSIテスタの場合と同様、被試験デバイス1からの出力信号(クロック又は出力データ)を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ20に信号を出力する。
パターン比較器12は、後述するタイムインターポレータ20及びディジタルフィルタ40を介してセレクタ30で選択された被試験デバイス1の出力データを所定の期待値と比較し、試験結果を出力する。
タイムインターポレータ20は、被試験デバイス1から出力されるクロック又は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。
具体的には、タイムインターポレータ20は、複数の順序回路となるフリップ・フロップ21a〜21nと、遅延回路22,エッジセレクタ23及びエンコーダ28を備えている。
複数のフリップ・フロップ21a〜21nは、本実施形態では並列に接続されたD型フリップ・フロップ群からなり、それぞれレベルコンパレータ11を介して被試験デバイスから出力される出力信号(クロック又は出力データ)を、入力データとして入力する。そして、遅延回路22を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
なお、複数のフリップ・フロップ21a〜21nの一番目のフリップ・フロップ21aは初期値用で、後述するセレクタ30には二番目以降のフリップ・フロップ21b〜21nの出力データが入力される。
ここで、各タイムインターポレータ20に備えられる複数の順序回路としては、本実施形態のフリップ・フロップ21a〜21n以外の順序回路、例えば、ラッチによって構成することもできる。
このようにタイムインターポレータ20の順序回路としてラッチを備えるようにしても、本実施形態の場合と同様の効果を奏することができる。
また、タイムインターポレータ20に備えられる順序回路は、被試験デバイス1からのクロック及び出力データを一定のタイミング間隔で取得し、時系列のレベルデータとして出力できる限り、本実施形態で示したフリップ・フロップ21a〜21nやラッチの他、どのような回路構成であっても良い。
遅延回路22は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ21a〜21nのクロック端子に順次入力し、当該フリップ・フロップ21a〜21nから時系列のレベルデータを出力させる。
ここで、複数のフリップ・フロップ21a〜21nの数及び遅延回路22の遅延量は任意に設定,変更することができ、タイムインターポレータ20で取得される時系列のレベルデータのビット幅(順序回路の数)や分解能(遅延回路の遅延量)を所望の値に設定することができる。
これにより、試験対象となる被試験デバイス1のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、どのようなLSIにも対応が可能となっている。
また、フリップ・フロップ21a〜21nに入力されるストローブは任意のタイミング,周波数に設定でき、クロック側と出力データ側とで入力のタイミングや遅延量を異ならせることもできる。本実施形態では、ソースシンクロナス回路の各チャンネル10a〜10nごとに異なるタイミング発生器等を備えることにより、クロック側と出力データ側とで、それぞれ独立してストローブを入力できるようにしてある(第1図に示すSTRB参照)。これにより、被試験デバイス1から出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することが可能となる。被試験デバイス1から出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップタイムがマイナスとなることも、プラスとなることもある。従って、そのような場合に、ストローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
エッジセレクタ23は、フリップ・フロップ21a〜21nから出力される時系列のレベルデータを入力して、当該レベルデータの、立ち上がりエッジを示すレベルデータ,立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを選択的に出力するようになっている。
具体的には、本実施形態のエッジセレクタ23は、二個のAND回路24,25と、一個のOR回路26、及び一個のセレクタ27からなるセレクタ回路群が、フリップ・フロップ21a〜21nの出力に対応して複数備えられている。
第一のAND回路24(24a〜24n)は、第1図に示すように、複数のフリップ・フロップ21a〜21nのうちの一のフリップ・フロップ(例えば21a)の反転出力と次段のフリップ・フロップ(例えば21b)の非反転出力を入力するAND回路である。この第一のAND回路24の出力が、クロックの立ち上がりエッジを示すSDR用のレベルデータとして選択される(SDR:Rise Edgeモード)。
第二のAND回路25(25a〜25n)は、第1図に示すように、複数のフリップ・フロップ21a〜21nのうちの一のフリップ・フロップ(例えば21a)の非反転出力と次段のフリップ・フロップ(例えば21b)の反転出力を入力するAND回路である。この第二のAND回路25の出力が、クロックの立ち下がりエッジを示すSDR用のレベルデータとして選択される(SDR:Fall Edgeモード)。
OR回路26(26a〜26n)は、第1図に示すように、第一及び第二のAND回路24,25の出力を入力するOR回路である。このOR回路26の出力が、クロックの立ち上がり及び立ち下がりの双方のエッジを示すDDR用のレベルデータとして選択される(DDR:Both Edgeモード)。
セレクタ27(27a〜27n)は、第1図に示すように、第一のAND回路24,第二のAND回路25及びOR回路26の各出力を入力し、エッジセレクト信号の切替によりいずれかを選択,出力するマルチプレクサ等からなる選択回路である。
このようなエッジセレクタ23を備えることにより、フリップ・フロップ21a〜21nを介して複数のストローブで取得される時系列のレベルデータが入力されると、セレクタ27a〜27nの選択により、▲1▼第一のAND回路24の出力(立ち上がりエッジのみ;SDR:Rise Edgeモード)、▲2▼第二のAND回路25の出力(立ち下がりエッジのみ;SDR:Fall Edgeモード)、▲3▼OR回路26の出力(立ち上がり及び立ち下がり双方のエッジ;DDR:Both Edgeモード)のいずれかのモードが選択されて出力され、選択されたレベルデータが示すエッジタイミングが次段のエンコーダ28で符号化される。
なお、エッジセレクタ23を構成する複数のセレクタ回路群は、複数のフリップ・フロップ21a〜21nの出力のうち、一のフリップ・フロップと次段のフリップ・フロップの出力を入力するようになっているので、セレクタ27a〜27nで選択されて出力されるレベルデータは、フリップ・フロップ21a〜21nから出力されるレベルデータより1ビット分少ないデータとなる。例えば、5個のフリップ・フロップ21a〜21eから5ビット分のレベルデータが出力される場合、エッジセレクタ23で選択,出力されるレベルデータは4個のセレクタ27a〜27dを介して出力される4ビットのデータとなる。
従って、エッジセレクタ23に備えられる各回路、すなわち、第一のAND回路24a〜24n,第二のAND回路25a〜25n,OR回路26a〜26n,セレクタ27a〜27nの数は、それぞれ、フリップ・フロップ21a〜21nよりも一つ少ない数(1〜n−1個)となる。
エンコーダ28は、エッジセレクタ23の複数のセレクタ27a〜27nから出力される時系列のレベルデータを入力し、当該レベルデータを符号化して出力するようになっている。具体的には、エンコーダ28には、フリップ・フロップ21a〜21nから一定間隔で順次出力されるデータが、エッジセレクタ23の各セレクタ27a〜27nを介して順次入力され、すべてのデータが揃ったタイミングでエンコーディングを行い、その結果が出力される。
これにより、フリップ・フロップ21a〜21nから出力された時系列のレベルデータが、エッジセレクタ23を経由して選択され、選択されたレベルデータが符号化された位置データとして出力されることになる。
本実施形態では、クロック側のソースシンクロナス回路10aのエンコーダ28で符号化される位置データが、ディジタルフィルタ40に入力されることで、被試験デバイス1のシステムロックのエッジタイミングを示すリカバリクロックが取得されるようになっている。
そして、出力データ側のソースシンクロナス回路10b,10c..では、フリップ・フロップ21a〜21nから出力される時系列のレベルデータは、セレクタ30に入力データとしてそのまま入力されるようになっており、この出力データ側のセレクタ30に入力されたレベルデータのうち、一のデータが、ディジタルフィルタ40から出力されるリカバリクロックによって選択され、選択された一のデータが被試験デバイス1の被測定データとして出力されることになる。
なお、出力データ側のソースシンクロナス回路10b,10c...では、本実施形態ではエッジセレクタ23とエンコーダ28は使用されない(第1図参照)。従って、出力データ側のタイムインターポレータ20については、エッジセレクタ23及びエンコーダ28を省略することができる。
セレクタ30は、複数のフリップ・フロップ21a〜21nから出力される時系列のレベルデータを入力データとして入力するとともに、ディジタルフィルタ40から出力されるリカバリクロック、又はエンコーダ28から出力される位置データを選択信号として入力するデータ選択回路である。そして、リカバリクロック(又はエンコーダ28の位置データ)が示すエッジタイミング、すなわち、被試験デバイス1のシステムクロックのエッジタイミングで、当該システムクロックのより高速の内部クロックの周波数タイミングで、被試験デバイス1の出力データを選択し、当該被試験デバイス1の被測定データとして取得するようになっている。
具体的には、セレクタ30は、マルチプレクサ等からなり、データ入力側に複数の各フリップ・フロップのうち初期値用のフリップ・フロップ21aを除くフリップ・フロップ21b〜21nの各出力が直接接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス50が接続されている。
そして、出力データ側のセレクタ30には、出力データ側のフリップ・フロップ21a〜21nから出力される時系列のレベルデータが、入力データとしてエッジセレクタ23及びエンコーダ28を介さず直接入力されるとともに、タイムインターポレータ・バス50の制御により、クロック側のディジタルフィルタ40で取得されるリカバリクロックか、又はクロック側のエンコーダ28で取得される位置データが選択信号として選択的に入力される。
これにより、出力データ側のセレクタ30では、出力データ側タイムインターポレータ20のフリップ・フロップ21a〜21nから出力される時系列のレベルデータが、ディジタルフィルタ40からのリカバリクロック、又はエンコーダ28からの位置データを選択信号として、一のデータが選択されることになる。
そして、このセレクタ30で選択された被試験デバイス1の出力データが、パターン比較器12に出力され、パターン比較器12で所定の期待値と比較され、試験結果が出力されることになる。
このセレクタ30の選択信号の切替は、後述するディジタルフィルタ40の切替スイッチ47によって行われる。
一方、クロック側のセレクタ30には、クロック側のフリップ・フロップ21a〜21nから出力される時系列のレベルデータが、入力データとしてエッジセレクタ23及びエンコーダ28を介さず直接入力されるとともに、上述したディジタルフィルタ40の切替スイッチ47の制御により、クロック側のエンコーダ28で取得される位置データ、又はクロック側のディジタルフィルタ40で取得されるリカバリクロックが選択信号として選択的に入力される。
これにより、クロック側のセレクタ30では、被試験デバイス1のシステムクロックがデータとして選択されることになり、クロック側タイムインターポレータ20のフリップ・フロップ21a〜21nから出力される時系列のレベルデータとして取得される被試験デバイス1のクロックを、ディジタルフィルタ40からのリカバリクロック、又はエンコーダ28からの位置データを選択信号として、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。従って、被試験デバイス1のクロックについて期待値が設定されている場合、セレクタ30を介して出力されるクロックデータを、クロック側のパターン比較器12で所定の期待値と比較することができる。
ここで、クロック側及び出力データ側の各セレクタ30は、タイムインターポレータ・バス50の制御により、入力される選択信号が切り換えられるようになっており、所望のセレクタ30が使用できるようになっている。
具体的には、出力データ側のセレクタ30を使用して、被試験デバイス1の出力データを期待値と比較する場合には、タイムインターポレータ・バス50を介して、ディジタルフィルタ40のリカバリクロック、又はクロック側のエンコーダ28からの信号が、選択信号として出力側のセレクタ30に入力される。この場合、クロック側のセレクタ30(及びパターン比較器12)は使用されないことになる。
一方、クロック側のセレクタ30を使用して、被試験デバイス1のクロックを期待値と比較する場合には、タイムインターポレータ・バス50の制御により、ディジタルフィルタ40のリカバリクロック、又はクロック側のエンコーダ28からの信号は出力側のセレクタ30に入力されない。この場合には、出力データ側のセレクタ30(及びパターン比較器12)は使用されないことになる。
このように、本実施形態では、クロック側及び出力データ側の各セレクタ30は、試験内容等に応じてタイムインターポレータ20からの出力信号が選択的に入力されるようになっている。その結果、試験内容等によっては、セレクタ30は、クロック側又は出力データ側のソースシンクロナス回路の少なくとも一方に備えられれば良く、クロック側又は出力データ側のいずれかのセレクタ30を省略することも可能となる。
ディジタルフィルタ40は、クロック側のソースシンクロナス回路10aに備えられ、クロック側のタイムインターポレータ20のエンコーダ28から出力されるクロックの位置データを入力,保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力する。具体的には、ディジタルフィルタ40は、複数のレジスタ41(41a〜41n)と、エッジ検出回路42,エッジ切替スイッチ43,平均値算出回路44,平均値切替スイッチ45,タイミング補正回路46及びモード切替スイッチを備えている。
複数のレジスタ41a〜41nは、第1図に示すように、直列に接続された所定数(1〜n)のレジスタ群からなり、クロック側のタイムインターポレータ20のエンコーダ28から出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する。例えばエンコーダ28が3ビットの位置データを出力する場合には、各レジスタ41a〜41nは3ビットの位置データを入力,格納するとともに、所定のトリガ信号が入力されることで、格納している3ビットの位置データを出力するようになっている。
より具体的には、レジスタ41a〜41nは、まず、エンコーダ28の位置データが最前段のレジスタ41aに入力,格納され、この位置データが所定のタイミングで出力されて、直列に接続された次段のレジスタ41b〜41nに順次入力される。最後段のレジスタnから出力される位置データは、後述する平均値算出回路44に入力される。
また、各レジスタ41a〜41nから出力される位置データは、次段のレジスタに入力されると同時に、それぞれ、平均値算出回路44にも入力されるようになっている。これによって、平均値算出回路44において、各レジスタ41a〜41nの位置データが示すエッジタイミングの平均値が算出されることになる。
さらに、最前段のレジスタ41aから出力される位置データは、後述する平均値切替スイッチ45にも入力されるようになっている。これによって、平均値算出回路44から出力される位置データの平均値と、最前段のレジスタ41aから出力される位置データの、いずれか一方の位置データが選択されるようになっている。
なお、本実施形態に係るレジスタ41a〜41nの数は、任意に設定,変更することができ、レジスタ41a〜41nの数に応じて取得できる位置データの数,位置データの平均値の分解能を調整することができる。
すなわち、レジスタ41a〜41nは、タイムインターポレータから出力される位置データを入力する少なくとも一つのレジスタ41aを備えていれば良く、試験対象となる被試験デバイス1のデータレートやジッタ幅等に応じて最適な数とすることができる。
そして、このレジスタ41a〜41nに所定のタイミングでストローブが入力され、位置データが任意のタイミングで出力されることになる。
エッジ検出回路42は、タイムインターポレータ20のエンコーダ28から入力される位置データのエッジの有無を検出する。そして、エッジが検出された場合に、最前段のレジスタ41aにエッジが検出された位置データを格納するとともに、各レジスタ41a〜41nに既に格納されている位置データを出力させるようになっている。
タイムインターポレータ20で取得されるクロックの位置データは、クロックの周波数に応じて一定周期で信号変化点(立上がりエッジ又は立下がりエッジ)が検出される。従って、各レジスタ41a〜41nにおいてクロック周期より高速のストローブで位置データが取得されると、信号変化点(立上がりエッジ又は立下がりエッジ)が存在しないデータも取得されることになり、その場合には、位置データにはエッジタイミングが示されないことになる。このため、このような位置データをレジスタ41a〜41nに格納したとしても、その位置データからはクロックのエッジタイミングエッジは取得できないことになる。
そこで、本実施形態では、エンコーダ28で取得される位置データのエッジの有無を検出するエッジ検出回路42を備えることにより、エッジが検出された位置データのみをレジスタ41a〜41nに順次格納,出力させ、この位置データに基づいてリカバリクロックを取得するようにしてある。
具体的には、エッジ検出回路42は、エンコーダ28からの位置データを入力し、当該位置データのエッジの有無を検出する。そして、位置データのエッジが検出された場合には、最前段のレジスタ41aにイネーブル信号を出力して(第1図に示す「E」)、最前段のレジスタ41aをデータ入力可能状態にする。これによって、最前段のレジスタ41aには、エッジが検出された位置データが格納されることになる。一方、位置データのエッジが検出されない場合には、エッジ検出回路42はイネーブル信号を出力しない。従って、位置データのエッジが検出されない場合、最前段のレジスタ41aは入力不能状態となり、エッジが検出されなかった位置データはレジスタ41aに格納されない。
そして、エッジ検出回路42は、さらに、イネーブル信号をパルサ42a(第2図に示す「P」)に入力し、各レジスタ41a〜41nに入力するトリガ信号に変換し、このトリガ信号を各レジスタ41a〜41nに入力して、各レジスタ41a〜41nに格納されている位置データを所定のタイミングで出力させる。
これにより、タイムインターポレータ20で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ41a〜41nに格納され、出力されることになる。そして、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ41a〜41nに格納された位置データが出力されることになる。
このようなエッジ検出回路42を備えることで、被試験デバイス1のシステムクロックのエッジが検出されない場合にも、既に格納されている位置データに基づいてリカバリクロックを取得することができ、システムクロックの周波数より高速なタイミングでデータを取得する場合にも、正確なリカバリクロックを安定的に出力させることができる。
また、このようにエッジ検出回路42を設けてエッジが検出された位置データのみに基づいてリカバリクロックを出力させることで、後述する平均値算出回路44で位置データの平均値を求めてリカバリクロックとして出力する場合に、システムクロックの実際のエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができるようになる。
エッジ切替スイッチ43は、エッジ検出回路42に接続され、エッジ検出回路42のパルサ42aを介して各レジスタ41a〜41nに入力されるトリガ信号と、タイムインターポレータ20の遅延回路22から出力されるストローブとを選択的に切り替える切替え手段である。
上述したエッジ検出回路42の制御によりエッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とした場合、クロック周波数に応じて位置データのエッジが検出されない場合があり、取得できる位置データが少なくなることがある。そこで、本実施形態では、信号切替え手段となるエッジ切替スイッチ43を設けて、レジスタ41a〜41nに所定のタイミングで出力されるストローブを入力できるようにしてあり、取得される位置データのエッジの有無に拘わらず、所定の位置データを順次出力してリカバリクロックを取得できるようにしてある。
具体的には、エッジ切替スイッチ43は、レジスタ41a〜41nに格納されている位置データを出力させるタイミング信号(トリガ信号)として、上述したエッジ検出回路42のパルサ42aから出力されるトリガ信号を入力するモード(第2図に示す▲1▼Edge Sync Mode)と、タイムインターポレータ20の遅延回路22から出力されるストローブを入力するモード(同じく▲2▼Continuously Mode)とを切り替えるようになっている。
そして、このエッジ切替スイッチ43を切り替えて、遅延回路22のストローブを選択することにより(▲2▼Continuously Mode)、レジスタ41a〜41nに対して、タイムインターポレータ20の遅延回路22から所定のタイミングで出力されるストローブ信号を入力し、エッジ検出の有無に拘わらず、各レジスタ41a〜41nから位置データを出力させることができる。
この▲2▼Continuously Modeでは、最前段のレジスタ41aにイネーブル信号が入力されないので、レジスタ41aに格納されている位置データはそのまま保持され、次段以降のレジスタ41b〜41nには、その前段のレジスタ41a〜41n−1から出力された位置データが格納されることになる。従って、各レジスタ41a〜41nは、位置データのエッジが検出される場合には、上述したエッジ検出回路42における場合と同様、その位置データを順次格納,出力することになり、位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを順次出力し、次段のレジスタに格納する。その結果、この▲2▼Continuously Modeでは、位置データのエッジ検出の有無に拘わらず、遅延回路22のストローブのタイミングで、エッジタイミングを示す位置データが順次出力されることになる。
このように、本実施形態では、エッジ切替スイッチ43を備えることで、タイムインターポレータ20からの位置データのエッジが検出されない場合に、リカバリクロックの基準となるレジスタ41から位置データを出力させないか(▲1▼Edge Sync Mode)、レジスタに格納されている前サイクルの位置データを出力させるか(▲2▼Continuously Mode)を選択することができる。これにより、例えば、被試験デバイスのシステムクロックの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行う場合には、エッジが検出された位置データのみを選択し(▲1▼Edge Sync Mode)、一定周期の平均値から被試験デバイスの出力データやクロックデータを検査するロジック試験を行う場合には、既に格納されている前サイクルの位置データも使用する(▲2▼Continuously Mode)というように、試験内容等に応じて位置データを選択的に採用できる。
平均値算出回路44は、複数の各レジスタ41a〜41nからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値をリカバリクロックとして出力する。具体的には、平均値算出回路44は、レジスタ41a〜41nから出力される位置データを入力し、全位置データを加算する加算回路44aと、この加算回路44aの加算結果をレジスタ数(n)で除算する除算回路44bとを備えている。
このような平均値算出回路44を備えることで、各レジスタ41a〜41nに格納された複数の位置データの平均値を算出して、その平均値をリカバリクロックとして出力することができる。これによって、リカバリクロックを、各被試験デバイスの実際のクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることができ、クロックのエッジが検出されない場合や、ジッタによりエッジタイミングが変動した場合にも、平均値に基づくより正確なリカバリクロックを取得することが可能となる。
平均値切替スイッチ45は、平均値算出回路44から出力される平均値と、複数のレジスタ41のうち一のレジスタから出力される位置データのいずれか一方を選択して、リカバリクロックとして出力する切替え手段である。
具体的には、本実施形態では、平均値切替スイッチ45が平均値算出回路44の出力側と、最前段のレジスタ41aの出力側に選択的に接続されるようになっており、上述した複数の位置データの平均値を出力するか(第2図に示す▲1▼Smoothing Mode)、最前段のレジスタ41aから出力される位置データ、すなわち、現在のテストサイクルで取得された位置データを出力するか(同じく▲2▼Sampling Mode)を切り替えできるようになっている。
これにより、ディジタルフィルタ40から出力されるリカバリクロックとして、特定のレジスタ(本実施形態では最前段のレジスタ41a)から出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に出力させることができ、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となる。例えば、被試験デバイスのシステムクロックについてジッタによるタイミング変動を考慮した機能試験を行うような場合には複数のレジスタの平均値をリカバリクロックとして出力し(▲1▼Smoothing Mode)、ジッタによるタイミング変動に拘わらず、被試験デバイスのクロックデータ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタ(最前段のレジスタ41a)から出力される位置データをリカバリクロックとして使用する(▲2▼Sampling Mode)等の使い分けができるようになる。
タイミング補正回路46は、平均値切替スイッチ45を経て出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力する。具体的には、タイミング補正回路46は、第1図に示すように、平均値切替スイッチ45の出力側に接続されており、平均値切替スイッチ45から出力される位置データに対して、補正値レジスタ(Tsd Thd Reg)46aに格納されている所定の補正値を加算するようになっている。
このタイミング補正回路46から出力される位置データが、ディジタルフィルタ40から最終的に出力されるリカバリクロックとなる。
補正値レジスタ46aに格納される補正値は、本実施形態では、被試験デバイス1の出力データのセットアップタイム及びホールドタイムを設定する設定値となっている。一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム及びホールドタイムを考慮する必要がある。そこで、本実施形態では、補正値レジスタ46aにセットアップタイム及びホールドタイムの設定値を示す補正値を格納し、一のレジスタ(最前段のレジスタ41a)から出力される位置データや、全レジスタ41a〜41nの位置データの平均値に対して、タイミング補正回路46でセットアップタイムやホールドタイムの設定値を加算できるようにしてある。
ここで、セットアップタイムやホールドタイムの設定値は、タイムインターポレータ20で取得されるレベルデータの分解能に応じて設定することができる。
例えば、被試験デバイス1のクロックが、8ビットのストローブで取得される場合、その8ビットのストローブの範囲で、任意のビット数分だけ位置データのエッジタイミングをずらす値として設定することができる。具体的には、設定値として“0”や“+1”、“−2”等と設定でき、このような設定値により、位置データのエッジタイミングを、例えば8ビットのストローブの範囲で、1ビット分遅らせる,2ビット分早める等の補正することができるようになる。これにより、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力することができる。
このタイミング補正回路46から出力されるリカバリクロックが、選択信号としてセレクタ30に入力されることになり、タイムインターポレータ20から出力される時系列のレベルデータを、適正なタイミングに補正されたリカバリクロックによって取得できることになる。
モード切替スイッチ47は、クロック側のエンコーダ28から出力される位置データと、ディジタルフィルタ40のタイミング補正回路46から出力されるリカバリクロックのいずれか一方を選択して、クロック側及び出力データ側のセレクタ30に選択信号として出力する切替え手段である。
具体的には、本実施形態では、モード切替スイッチ47がクロック側のエンコーダ28の出力側と、ディジタルフィルタ40のタイミング補正回路46の出力側に選択的に接続されるようになっており、エンコーダ28の位置データを取得するか(第1図に示す▲1▼Direct Edge)、ディジタルフィルタ40で得られるリカバリクロックを取得するか(同じく▲2▼Hold Edge)を切り替えできるようになっている。このモード切替スイッチ47の切替により、例えば、通常のSDR型デバイスのようにデバイスのシステムクロックのタイミングで出力データが出力されるデバイスの場合には▲1▼Direct Edgeを選択し、ODR型デバイスのようにデバイスのシステムクロックより高速の内部クロックのデータレートで出力データが出力されるデバイスを試験する場合には▲2▼Hold Edgeを選択することができる。
なお、以上のようなディジタルフィルタ40は、本実施形態では、クロック側のソースシンクロナス回路10aにのみ備えられ、データ側のソースシンクロナス回路10b,10c...には備えられていない。但し、ディジタルフィルタ40を出力データ側のソースシンクロナス回路10b,10c...に備えることもできる。このようにすると、クロック側と出力データ側のソースシンクロナス回路を、まったく同一の構成とすることができ、例えばLSIテスタにパーピン対応の複数のソースシンクロナス回路をすべて同一構成にすることができ、各ソースシンクロナス回路の任意のチャンネルに被試験デバイスのクロックや出力データを割り付けることが可能となり、割付け作業を容易かつ効率的に行え、また、データピンとクロックピンを任意に入れ替えて設定できるようになる。
また、出力データ側のソースシンクロナス回路10b,10c...にもディジタルフィルタ40を備えるようにすると、例えばSERDES(Serializer and Deserializer)等に代表される、デバイス内部で出力データにクロックが多重され、多重されたクロックのエッジタイミングで出力データが出力されるデバイスについても、多重化されたクロックをディジタルフィルタ40でリカバリすることで試験を行うことができる。
タイムインターポレータ・バス50は、クロック側のソースシンクロナス回路10aと出力データ側のソースシンクロナス回路10b,10c...をそれぞれ接続する伝送線路である。第1図に示すように、本実施形態のタイムインターポレータ・バス50は、出力データ側の各チャンネル(ソースシンクロナス回路)のセレクタ30のセレクト端子と、ディジタルフィルタ40のタイミング補正回路46の出力及びクロック側のエンコーダ28の出力端子を接続しており、出力データ側の各チャンネルのいずれかのセレクタ30に対して、ディジタルフィルタ40のリカバリクロックか、クロック側エンコーダ28の位置データを選択信号として入力するスイッチ制御を行うようになっている。
なお、第1図では図示を省略してあるが、複数備えられるソースシンクロナス回路にデータを振り分けるタイムインターポレータ・バス50は、各ソースシンクロナス回路(各チャンネル)に対応して複数備えられる。
また、いずれのチャンネルのセレクタ30にディジタルフィルタ40のリカバリクロック又はクロック側エンコーダ28の信号が選択信号として入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に予めスイッチをON/OFFに設定することができる。また、このON/OFFの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
このようなタイムインターポレータ・バス50を備えることで、クロック側のディジタルフィルタ40で取得されるリカバリクロックを選択信号として、出力データ側の所望のセレクタ30に入力することができる。これにより、所望のチャンネルで取得される出力データを被測定データとして取得することができる。
従って、被試験デバイス1の構成やデータレート,ジッタ幅等に応じて、セレクタ30を含むソースシンクロナス回路が複数備えられる場合にも、クロックデータと出力データを任意に組み合わせて被測定データを取り込むことができる。例えば、被試験デバイス1からクロック及び出力データが複数送出される場合に、「クロック1と出力データ1」、「クロック2と出力データ2」、というように、クロックピンとデータピンを任意に入れ替えることができる。この場合、「出力データ1」については「クロック1」のタイミングで、「出力データ2」については「クロック2」のタイミングで、独立して被測定データを取得できることになる。
なお、クロック側のセレクタ30には、タイムインターポレータ・バス50を介することなく、モード切替スイッチ47を介して、ディジタルフィルタ40のリカバリクロック、又はクロック側エンコーダ28の位置データが選択信号として直接入力される。これによって、例えば、「クロック1」のタイミングで「クロック1」の信号が被測定データとして取得されることになる。
次に、以上のような構成からなる本実施形態に係る半導体試験装置における試験動作について説明する。
まず、試験装置に備えられる図示しないパターン発生器から被試験デバイス1に所定の試験パターン信号が入力されると、被試験デバイス1からパターン信号に対応する所定のクロック(システムクロック)及び出力データが出力される。
被試験デバイス1から出力されたクロック及び出力データは、出力端子ごとに接続された各ソースシンクロナス回路10a,10b,10c...に入力される。
各ソースシンクロナス回路に入力されたクロック及び出力データは、レベルコンパレータ11に入力、比較電圧とレベル比較された後、各タイムインターポレータ20に入力される。
各タイムインターポレータ20に入力された信号(クロック又は出力データ)は、まず、並列に接続された複数のフリップ・フロップ21a〜21nに入力される。そして、クロック又は出力データが入力される各フリップ・フロップ21a〜21nのクロック端子には、遅延回路22によって一定のタイミング間隔でストローブが入力される。これによって、各フリップ・フロップ21a〜21nからは、入力されたクロック又は出力データが時系列のレベルデータとして取得,出力されることになる。
そして、クロック側のソースシンクロナス回路10aでは、フリップ・フロップ21a〜21nから出力された時系列のレベルデータは、エッジセレクタ23に入力される。
エッジセレクタ23に入力されたレベルデータは、第一,第二のAND回路24,25及びOR回路26を介して複数の各セレクタ27a〜27nに入力され、エッジセレクト信号の切替によって一の信号が選択,出力される。このセレクタ27a〜27nから出力されるレベルデータは、当該レベルデータが示す▲1▼立ち上がりエッジのみ(第一のAND回路24の出力)、▲2▼立ち下がりエッジのみ(第二のAND回路25の出力)、▲3▼立ち上がり及び立ち下がりの双方のエッジ(OR回路26の出力)、のいずれかのタイミングを示すレベルデータとして出力される。
このエッジセレクタ23で取得されたレベルデータが、エンコーダ28に入力されて符号化される。
エンコーダ28で符号化されたレベルデータは、被試験デバイス1のシステムクロックのエッジタイミング(▲1▼立ち上がりエッジ、▲2▼立ち下がりエッジ、又は▲3▼立ち上がり及び立ち下がりの両エッジ)を示す位置データとなる。そして、この位置データが、ディジタルフィルタ40に入力され、適正なタイミングに補正されるリカバリクロックとして取得されることになる。
なお、フリップ・フロップ21a〜21nから出力された時系列のレベルデータは、そのままクロック側のセレクタ30に入力データとして入力され、クロックに期待値がある場合にはクロックデータが取得されてパターン比較器12で良否判定できるようになっている。
ディジタルフィルタ40では、エンコーダ28から出力されたシステムクロックの位置データが、最前段のレジスタ41aに入力されるとともに、順次、次段のレジスタ41b〜41nに入力される。
まず、位置データは、エッジ検出回路42に入力され、エッジの有無が検出される。このとき、エッジ切替スイッチ43の切替えにより、レジスタ41a〜41nに格納されている位置データを出力させるタイミング信号(トリガ信号)として、エッジ検出回路42から出力されるイネーブル信号を入力する場合(第2図に示す▲1▼Edge Sync Mode)と、タイムインターポレータ20の遅延回路22から出力されるストローブ信号を入力する場合(同じく▲2▼Continuously Mode)のいずれかのモードが選択される。
▲1▼Edge Sync Modeが選択された場合には、エッジ検出回路42がエンコーダ28からの位置データを入力してエッジの有無を検出し、位置データのエッジが検出された場合には、最前段のレジスタ41aにイネーブル信号を入力する。これによって、最前段のレジスタ41aには、エッジが検出された位置データのみが格納されることになる。
そして、エッジ検出回路42は、パルサ42aを介してイネーブル信号をトリガ信号に変換し、このトリガ信号を各レジスタ41a〜41nに入力して、各レジスタ41a〜41nに格納されている位置データを出力させる。
これにより、タイムインターポレータ20で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ41a〜41nに、順次、格納,出力され、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ41a〜41nに格納された位置データが出力される。
一方、▲2▼Continuously Modeが選択された場合には、エッジ検出回路42でのエッジ検出の有無に拘わらず、レジスタ41a〜41nに、タイムインターポレータ20の遅延回路22からストローブ信号が入力される。
そして、各レジスタ41a〜41nでは、システムクロックの位置データのエッジが検出される場合には、上述したエッジ検出回路42における場合と同様、その位置データを順次格納,出力する。位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを出力し、次段のレジスタに格納する。
この結果、▲2▼Continuously Modeでは、位置データのエッジ検出の有無に拘わらず、遅延回路22のストローブのタイミングで、エッジタイミングを示す位置データが継続的に出力され、各レジスタ41a〜41nに格納,出力される。
レジスタ41a〜41nから出力された位置データは、平均値算出回路44に入力され、各位置データが示すエッジタイミングの平均値が算出される。
そして、平均値切替スイッチ45の切替えにより、平均値算出回路44から出力される平均値を出力するか(▲1▼Smoothing Mode)、最前段のレジスタ41aから出力される位置データをそのまま出力するか(▲2▼Sampling Mode)が切り替えられ、いずれかの位置データがタイミング補正回路46に出力される。
タイミング補正回路46では、補正値レジスタ46aに格納されているセットアップタイム又はホールドタイムの設定値(補正値)を加算して、位置データを適正なエッジタイミングに補正されたリカバリクロックとして出力する。
そして、このタイミング補正回路46から出力されるリカバリクロックは、モード切替スイッチ47及びタイムインターポレータ・バス50を介して、所定の出力データ側のソースシンクロナス回路に送出され、該当する出力データ側のセレクタ30に選択信号として入力されることになる。
まず、モード切替スイッチ47の切替により▲1▼Direct Edgeが選択された場合には、クロック側のエンコーダ28から出力される位置データが、タイムインターポレータ・バス50を介して出力データ側のセレクタ30の選択信号として入力される。これにより、出力データ側のセレクタ30では、被試験デバイス1から出力されるシステムクロックのエッジタイミングでデバイスの出力データが選択されることになる。
出力データ側では、フリップ・フロップ21a〜21nで取得された時系列のレベルデータは、初期値用のフリップ・フロップ21aのデータを除いて、そのままセレクタ30に入力データとして入力され、出力データ側のセレクタ30では、クロック側のエンコーダ28からのタイミングデータを選択信号として、出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータが被測定データとして出力される。
これにより、このモード(▲1▼Direct Edge)では、デバイスのシステムクロックのタイミングで出力データが出力されるSDR型のデバイス試験が行える。
一方、モード切替スイッチ47の切替により▲2▼Hold Edgeが選択されると、クロック側のディジタルフィルタ40から出力されるリカバリクロックが、タイムインターポレータ・バス50を介して出力データ側のセレクタ30の選択信号として入力される。これにより、出力データ側のセレクタ30では、ディジタルフィルタ40で取得されるリカバリクロックを選択信号として、リカバリクロックが示すエッジタイミングで被試験デバイス1の出力データが選択される。
従って、このモード(▲2▼Hold Edge)の場合には、ODR型デバイスのようにデバイスのシステムクロックより高速の内部クロックのデータレートで出力データが出力されるデバイスを試験することができる。
出力データ側のセレクタ30で選択,出力された出力データは、パターン比較器12に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との一致,不一致が検出され、被試験デバイス1の良否(Pass/Fail)の判定が行われることになる。すなわち、セレクタ30の出力と期待値とが一致すればPassの判定が、不一致の場合にはFailの判定が下されることになる。
同様に、クロック側のセレクタ30では、フリップ・フロップ21a〜21nで取得されたクロックの時系列のレベルデータが、初期値用のフリップ・フロップ21aのデータを除いて、そのままクロック側のセレクタ30に入力データとして入力されるので、クロック側のセレクタ30では、クロック側のエンコーダ28からの位置データ(▲1▼Direct Edge)、又はディジタルフィルタ40からのリカバリクロック(▲2▼Hold Edge)を選択信号として、システムクロックを示す時系列のレベルデータの中から、一のデータが選択され、このデータがクロックの被測定データとして出力される。
これにより、クロック側のセレクタ30から出力されるデータをパターン比較器12に入力することで、被試験デバイス1のシステムクロックを所定の期待値データと比較することができ、期待値との比較結果により、クロックデータと期待値との一致,不一致を検出して、被試験デバイス1の良否(Pass/Fail)の判定をクロック信号のみで行うことができるようになる。
[Hold Edgeモードの基本動作]
まず、第2図を参照して、本実施形態に係る半導体試験装置においてディジタルフィルタ40で得られるリカバリクロックを用いて被試験デバイス1の出力データを取得する場合の基本動作を説明する。第2図は、被試験デバイス1のシステムクロックから得られるリカバリクロックのタイミングで内部クロックに従って出力される出力データを取得するHold Edgeモードの動作例を示す信号図である。
この第2図に示す例では、被試験デバイス1が、システムクロックの4倍の周波数の内部クロックの立ち上がりと立ち下がりの両エッジに同期してデータが出力されるODR型のデバイスであり、システムクロックの8倍のデータレートで出力データが出力される場合となっている。従って、本実施形態の試験装置において、リカバリクロックを使用したHold Edgeモードで試験を行う場合である。
各ソースシンクロナス回路のタイムインターポレータ20では、被試験デバイス1から出力されるシステムクロック及び出力データを、被試験デバイス1の内部クロックの周波数タイミングで、ビット数“4”のレベルデータとして取得される。そして、タイムインターポレータ20のエッジセレクタ23ではSDR:Rise Edgeが選択してあり、ディジタルフィルタ40では、エッジ切替スイッチ43が▲2▼Continuously Mode、平均値切替スイッチ46が▲1▼Smoothing Mode、モード切替スイッチ47が▲2▼Hold Edgeとしてある(第1図参照)。
第2図に示すように、まず、被試験デバイス1から出力されるシステムクロックは、クロック側のフリップ・フロップ21a〜21nにより、4ビットのストローブでクロックの立ち上がりエッジのみが取得される(SDR:Rise Edge)。
同図の例では、システムクロックが“L”から“H”になるエッジタイミングが、4ビットのストローブの3ビット目の位置で取得される場合を示している。
このシステムクロックは、まず、フリップ・フロップ21a〜21nに入力され、例えば“0011”(ビット数“3”の位置から“H”)のレベルデータが取得される。そして、このレベルデータがエッジセレクタ23を介して選択され、エンコーダ28で、ビット数“3”を示す位置データ(例えば“10”)に符号化される。これにより、タイムインターポレータ20から出力されるタイミングデータは、例えばビット数“3”を示す位置データ“10”となる。
この位置データがディジタルフィルタ40のレジスタ41a〜41nに順次入力されることになる。
ディジタルフィルタ40では、エッジ切替スイッチ43で▲2▼Continuously Modeが選択してあり、位置データのエッジが検出される場合にはその位置データが、エッジが検出されない場合には前サイクルの位置データが出力され、レジスタ41a〜41nには、最前段のレジスタ41aから順次、ビット数“3”を示す位置データ(例えば“10”)が格納,出力される。
また、ディジタルフィルタ40では、平均値切替スイッチ46がSmoothing Modeを選択してあり、n個のレジスタから出力されるn個の位置データの平均値が算出され、その平均値ビット数“3”を示す“10”が出力される。
この平均値に対しては、タイミング補正回路46でセットアップタイムの設定値が加算される。第2図に示す例ではセットアップタイム“0”が加算される場合となっており、補正後の位置データは例えば“10”となる。
そして、この位置データがリカバリクロックとして出力され、タイムインターポレータ・バス50を介して出力データ側の各セレクタ30に入力される。
出力データ側のセレクタ30では、まず、タイムインターポレータ20のフリップ・フロップ21a〜21nで取得される被試験デバイス1の出力データが、各入力端子に直接入力される。同時に、出力データ側の各セレクタ30には、ディジタルフィルタ40からリカバリクロックが選択信号として入力される。
これにより、出力データ側のセレクタ30では、リカバリクロックを選択信号として、第2図に示すように、リカバリクロックが示す“10”(ビット数“3”)に対応する入力端子のデータが内部クロックのサイクルで選択され(打ち抜かれ)、その結果、セレクタ30から所定の“H”又は“L”のデータが出力されることになる。
そして、このセレクタ30から出力されるデータが、パターン比較器12で所定の期待値と比較され、その結果(第2図に示すPass/Fail)が、図示しないフェイル解析メモリに記憶されることになる。
[Hold Edgeモード]
次に、第2図で示したHold Edgeモードで、クロック側のエッジセレクタ23を切替える場合の実施例を、第3図及び第4図を参照しつつ説明ずる。第3図及び第4図は、第2図と同様、Hold Edgeモードの動作例を示す信号図で、第3図は、エッジセレクタ23のモードとしてSDR:Rise Edgeを選択した場合、第4図は、DDR:Both Edgeを選択した場合である。なお、第3図,第4図に示す例においても、第2図で示した基本動作と同様、ビット数“4”のストローブで出力データを取得するようになっているが、ストローブのビット数は任意に変更することができる。
まず、第3図に示すように、エッジセレクタ23のセレクタ27a〜27nの選択信号を切り替えて、第一のAND回路24の出力を選択すると(SDR:Rise Edge)、被試験デバイス1のシステムクロックの立ち上がりエッジのタイミングのみの位置データが取得される。第3図に示す例では、システムクロックの1サイクル目において、クロックの“L”から“H”になるエッジタイミングが、4ビットのストローブの“3ビット目”の位置で取得される場合となっている。
そして、この“3ビット目”を示す位置データ“10”がディジタルフィルタ40に格納され、内部クロックの周波数タイミングで出力され、この位置データがリカバリクロックとして出力データ側の各セレクタ30に入力される。
このように、エッジセレクタ23でSDR:Rise Edgeが選択されると、システムクロックの立ち上がりエッジのみのエッジタイミングで出力データが取得される。なお、システムクロックの立ち下がりエッジのみの位置データを取得する場合(SDR:Fall Edge)も、立ち上がりエッジのみの位置データを取得する場合と同様である。
次に、第4図に示すように、エッジセレクタ23のセレクタ27a〜27nの選択信号を切り替えて、OR回路26の出力を選択すると(DDR:Both Edge)、被試験デバイス1のシステムクロックの立ち上がり及び立ち下がりの両エッジのタイミングの位置データが取得される。第4図に示す例では、システムクロックの1サイクル目において、クロックが“L”から“H”になるエッジタイミングが、4ビットのストローブの“3ビット目”の位置で取得され、クロックが“H”から“L”になるエッジタイミングが、4ビットのストローブの“2ビット目”の位置で取得される場合となっている。
そして、この立ち上がりエッジ“3ビット目”を示す位置データ(例えば“10”)と、立ち下がりエッジ“2ビット目”を示す位置データ(例えば“01”)がディジタルフィルタ40に順次格納され、内部クロックの周波数タイミングで出力される。そして、この位置データがリカバリクロックとして出力データ側の各セレクタ30に入力される。
このDDR:Both Edgeでは、被試験デバイス1の出力データは、第4図に示すように、内部クロックの1〜2サイクル目では、立ち上がり及び立ち下がりの“3ビット目”のエッジタイミングで出力データが取得され、3〜4サイクル目では、立ち上がり及び立ち下がりの“2ビット目”のエッジタイミングで出力データが取得されるようになる。従って、この場合には、第3図で示したSDR:Rise Edge(又はFall Edge)の場合と比較して、更にトラッキング性能を向上させたデータ取得が可能となる。
[Direct Edgeモード]
次に、本実施形態の試験装置で、ディジタルフィルタ40のモード切替スイッチ47をDirect Edgeに切替えた場合の実施例を、第5図を参照しつつ説明ずる。第5図は、ディジタルフィルタ40のモード切替スイッチ47をDirect Edgeに切替えた場合にシステムクロックのエッジタイミングで出力データを取得する場合の信号図であり、(a)はクロックのエッジタイミングを立ち上がりエッジで、(b)は立ち上がり及び立ち下がりの両エッジでデータを取得する場合である。
本実施形態の試験装置では、モード切替スイッチ47をDirect Edgeに切替えることにより、クロック側のエンコーダ28で取得される位置データが出力側のセレクタに入力され、通常のSDRやDDR型デバイスのようにデバイスのシステムクロックに同期したタイミングで出力データが出力されるデバイスの試験を行うことができる。
まず、第5図(a)に示すように、SDR型のデバイスに対して、クロックの立ち上がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ23のセレクタ27a〜27nの選択信号を切り替えて、第一のAND回路24の出力を選択する(SDR:Rise Edge)。これにより、被試験デバイス1の出力データは、被試験デバイス1のクロックの立ち上がりエッジのタイミングで取得されることになる。
第5図(a)に示す例では、1サイクル目は8ビットのストローブの“3ビット目”の位置のタイミングで、2サイクル目も同様に“3ビット目”の位置のタイミングで出力データが取得される。
なお、SDR型のデバイスに対して、クロックの立ち下がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ23のセレクタ27a〜27nの選択信号を切り替えて、第二のAND回路25の出力を選択する(SDR:Fall Edge)ことで、同様に行うことができる。
次に、DDR型のデバイスに対して、システムクロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する場合には、エッジセレクタ23のセレクタ27a〜27nの選択信号を切り替えて、OR回路26の出力を選択する(DDR:Both Edge)。これにより、被試験デバイス1の出力データは、被試験デバイス1のクロックの立ち上がり及び立ち下がりエッジの双方のタイミングで取得されることになる。
第5図(b)に示す例では、1サイクル目はクロックの立ち上がりエッジで4ビットのストローブの“3ビット目”のタイミングで、立ち下がりエッジで4ビットの“3ビット目”の位置のタイミングで出力データが取得される。
同様に、2サイクル目はクロックの立ち上がりエッジで4ビットの“3ビット目”のタイミングで、立ち下がりエッジでも“3ビット目”の位置のタイミングで出力データが取得される。これにより、通常のDDR型デバイスの出力データをシステムクロックに同期したDDRのタイミングで取得することができる。
なお、以上のような通常のSDRやDDR型デバイスについて、ディジタルフィルタ40で得られるリカバリクロックを使用して試験を行うことも勿論可能である。DDR型デバイスについて、ディジタルフィルタ40で取得されるリカバリクロックを用いることで、例えばシステムクロックの立ち上がりエッジ又は立ち下がりエッジのいずれかの精度が悪いデバイスの場合に、精度の良いエッジタイミングのみを使用してデータを取得することが可能となる。
例えば、第6図(a)に示すように、システムクロックの立ち下がりエッジの精度が悪い場合、この立ち下がりエッジのタイミングでデータを取得すると、データのタイミングが正常でもFailとなってしまう。
そこで、このような場合には、エッジセレクタ23をSDR:Rise Edgeモードに切替え、ディジタルフィルタ40においてシステムクロックの立ち上がりのエッジタイミングでリカバリクロックを取得する。そして、このリカバリクロックのエッジタイミングで出力データを取得することで、第6図(b)に示すように、出力データをDDRのデータレートで、かつ、精度の良いシステムクロックの立ち上がりエッジのタイミングで取得することができる。
以上説明したように、本実施形態に係る半導体試験装置によれば、まず、ソースシンクロナス回路の各チャンネルにタイムインターポレータ20を備えることにより、被試験デバイス1から出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。この時系列のレベルデータは、被試験デバイス1のクロック(及び出力データ)の信号変化点であるエッジタイミングを示すものである。従って、タイムインターポレータ20に被試験デバイス1から出力されるシステムクロック信号を入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、当該位置データを被試験デバイス1の出力データを取得するタイミング信号として用いることができる。
そして、特に本実施形態では、クロック側のタイムインターポレータ20にエッジセレクタ23を備え、タイムインターポレータ20で取得される時系列のレベルデータを、クロックの立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力することができる。これにより、被試験デバイス1のクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことが可能となり、DDR型デバイスにも対応できるようになる。
さらに、本実施形態では、クロック側のソースシンクロナス回路10aにディジタルフィルタ40を備えることで、タイムインターポレータ20で取得されるクロックの位置データを保持,格納し、システムクロックの数倍の周波数で所望のタイミングに補正されたリカバリクロックとして出力することができる。
クロック側のタイムインターポレータ20では、クロックのエッジタイミングを示すレベルデータ及び位置データを取得することができる。しかし、上述したように、被試験デバイス1がシステムクロックの4倍の周波数の内部クロックの立ち上がり及び立ち下がりの両エッジタイミングでデータを出力するODR型デバイスの場合、1/4の周波数のシステムクロックの立ち上がりエッジ(又は立ち下がりエッジ)のタイミングが得られても、8回に1回の立ち上がりエッジ(又は立ち下がりエッジ)しか検出できないことになる。そして、他のサイクルでは信号変化点(立ち上がり又は立ち下がりエッジ)が検出できず、その結果、4倍の周波数の内部クロックのタイミングエッジが8回に1回しか取得できないことになる。また、被試験デバイス1から出力されるクロック信号はジッタを有しており、クロックの位置データが示すエッジタイミングが、試験データを取得するためのタイミング信号として適正なタイミングとならない場合もある。
そこで、クロック側のタイムインターポレータ20で取得される被試験デバイス1のシステムクロックの位置データをディジタルフィルタ40に入力,格納することにより、システムクロックのn倍の周波数の内部クロックに対応したエッジタイミングを示すクロック信号であって、正確かつ適正なタイミングに補正されたリカバリクロックを出力させることができる。
そして、このリカバリクロックを選択信号として被試験デバイス1の出力データを選択するセレクタ(データ選択回路)30を備えることで、タイムインターポレータ20で取得される出力データの時系列のレベルデータを、所定の期待値データと比較される被測定データとして選択,出力することができる。
これにより、被試験デバイス1から出力される出力データが当該デバイスから出力されるシステムクロックより高速の内部クロックに基づいて出力される場合にも、また、システムクロックがジッタにより変動した場合にも、所望の周波数の、適正なエッジタイミングを示すリカバリクロックを出力することができる。
このようにして、本実施形態に係る半導体試験装置によれば、被試験デバイス1のシステムクロックの周波数やジッタの影響等に左右されない所望のリカバリクロックを取得でき、このリカバリクロックを用いて被試験デバイス1の出力データを取り込むことが可能となり、ODR型デバイス等の高速化された半導体デバイスであっても、容易かつ確実に正確な試験を実施できるようになる。
[第二実施形態]
次に、第7図を参照して、本発明に係る半導体試験装置の第二実施形態について説明する。
第7図は、本発明の第二実施形態に係る半導体試験装置の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、上述した第一実施形態の変更実施形態であり、第一実施形態におけるクロック側のソースシンクロナス回路(クロックリカバリ回路)10aに、更にジッタ検出回路60を備えるようにしたものである。
従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
ジッタ検出回路60は、ディジタルフィルタ40のレジスタ41a〜41nから出力されるリカバリクロックの基準となる位置データを入力し、位置データが示すエッジタイミングの位相差を検出することにより、当該位相差を被試験デバイス1のクロック(システムクロック)のジッタとして取得,解析するようになっている。具体的には、ジッタ検出回路60は、減算回路61と、ジッタリミット値レジスタ62,比較判定回路63を備えている。
減算回路61は、ディジタルフィルタ40から対比する2個の位置データを入力し、各位置データが示すエッジタイミングの位相差を算出する。
ディジタルフィルタ40で取得される位置データ(リカバリクロック)は、被試験デバイス1のクロックのエッジタイミングを示しており、この位置データ同士を減算することで、位置データの位相差、すなわち被試験デバイス1のクロックが有するジッタ幅を取得することができる。
例えば、被試験デバイス1から出力される出力データが7ビットのストローブで取得される場合、そのエッジタイミングを示す位置データは「−3,−2,−1,0,+1,+2,+3」の7種類が取得されることになる。従って、この位置データ同士を減算処理すると、取得される位相差データは「−6,−5,−4,−3,−2,−1,0,+1,+2,+3,+4,+5,+6」の13通りとなる。そして、減算回路61に、例えばエッジタイミングの位置がビット数“−2”を示す位置データと、ビット数“+1”を示す位置データが入力された場合、これらの位置データが減算処理されると、
“+1”−“−2”=“+3”
となり、位置データの位相差が“+3”であることが算出される。
このように減算回路61で算出される位相差は、被試験デバイス1の出力データが有するジッタ幅を示すことになり、この位相差を取得することで、被試験デバイス1のジッタ解析が行えることになる。
ここで、本実施形態では、減算回路61は、ディジタルフィルタ40の最前段のレジスタ41aの出力側に接続されるとともに、ジッタセレクタ61aを介して、次段のレジスタ41b〜41n及び平均値算出回路44の出力側のうち、いずれか一つに選択的に接続されるようになっている。
これによって、減算回路61には、最前段のレジスタ41aから出力される位置データと、次段のレジスタ41b〜41nのいずれか一つの位置データが入力されて減算処理される場合(第7図に示す▲1▼Cycle To Cycle Jitter)と、最前段のレジスタ41aの位置データと、平均値算出回路44で算出された平均値を示す位置データとが減算処理される場合(第7図に示す▲2▼Cycle To Smoothing Jitter)とが切り替えできるようになっている。
ジッタリミット値レジスタ62は、減算回路61で算出される位相差と比較する所定のジッタリミット値を格納している。
比較判定回路63は、減算回路61で算出される位相差とジッタリミット値レジスタ62に格納されているジッタリミット値とを比較し、その良否(Pass/Fail)を判定する。例えば、減算回路61で算出された位相差が、ジッタリミット値を超える場合には「Fail」と判定し、ジッタリミット値を超えない場合には「Pass」と判定する。
そして、この比較判定回路63の判定結果は、第一実施形態で説明したパターン比較器12における良否判定結果と同様、フェイル解析メモリ等に記憶される。
本実施形態では、第7図に示すように、フェイル解析メモリ等への入力部に判定切替スイッチ64が備えてあり、フェイル解析メモリ等に対して、パターン比較器12における良否判定結果を記憶させるモード(第7図に示す▲1▼Data Exp Mode)と、比較判定回路63の判定結果を記憶させるモード(同じく▲2▼Jitter Fail Mode)を切り替えできるようになっている。
このように、本実施形態に係る半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路60を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。また、ジッタ検出回路60で検出される位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。
リカバリクロックの位相差は、被試験デバイス1の出力データに多重されたクロック信号のジッタを示すものであり、このリカバリクロックの位相差とその分布データを取得することにより、被試験デバイス1の出力データ及び多重されたクロックのジッタ解析を行うことが可能となる。
これにより、本実施形態では、例えばオシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確,確実に、精度の高い被試験デバイスのクロック(又は出力データ)のジッタ解析を行うことができるようになる。
以上、本発明の半導体試験装置の好ましい実施形態について説明したが、本発明に係る半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した第二実施形態では、被試験デバイスのジッタを取得,解析するジッタ検出回路を備える試験装置を示したが、ジッタを検出,解析する手段としては、第二実施形態に示したジッタ検出回路に限定されるものではなく、他のジッタ解析手段を備えることもできる。
例えば、第二実施形態で示したジッタ検出回路で検出されるリカバリクロックの位相差を入力し、当該位相差の分布を取得して、被測定LSIの出力データのジッタの分布データとして出力する位相差分布回路を備えることができる。
また、第一,第二実施形態で示したタイムインターポレータから出力される位置データと、ディジタルフィルタから出力される対応するリカバリクロックとを入力し、当該位置データ及びリカバリクロックの示すエッジタイミングの位相差を検出して、当該位相差の分布を取得して、被試験デバイスのクロックや出力データのジッタの分布データとして出力するジッタ分布回路を備えることもできる。
すなわち、本発明に係る半導体試験装置を構成するクロックリカバリ回路は、被試験デバイスの出力データを時系列のレベルデータとして取得するタイムインターポレータと、タイムインターポレータで取得されるレベルデータに基づいてリカバリクロックを取得,出力できるディジタルフィルタを備える限り、どのような回路や装置等と組み合わせることもできるもので、半導体試験装置としての用途,目的等は特に限定されない。
これにより、被試験デバイスのシステムクロックのエッジタイミングで、かつ、システムクロックよりも高速な内部クロックのデータレートでデータが出力される被試験デバイスの試験を確実に行うことができ、ODR型デバイスに代表されるような高速デバイスの試験に好適な半導体試験装置を提供することができる。
Claims (10)
- 被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力するとともに、当該レベルデータの立ち上がりエッジ及び/又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に入力し、選択されたレベルデータのエッジタイミングを示す位置データを出力する第一のタイムインターポレータと、
被試験デバイスから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のタイムインターポレータと、
第一のタイムインターポレータから出力される位置データを入力,保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力するディジタルフィルタと、
第二のタイムインターポレータから出力される時系列のレベルデータを入力し、当該レベルデータをディジタルフィルタから出力されるリカバリクロックのエッジタイミングで選択して被試験デバイスの被測定データとして出力するデータ選択回路と、
を備えることを特徴とする半導体試験装置。 - 第一のタイムインターポレータは、
被試験デバイスから出力されるクロックを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ,立ち下がりエッジを示すレベルデータ、又は立ち上がり及び立ち下がりエッジを示すレベルデータを選択的に出力するエッジセレクタと、エッジセレクタで選択されるレベルデータを入力し、エッジタイミングを示す位置データに符号化して出力するエンコーダと、を備え、
ディジタルフィルタは、
第一のタイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力し、
第二のタイムインターポレータは、
被試験デバイスから出力される出力データを入力する並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備え、
データ選択回路は、
ディジタルフィルタから出力されるリカバリクロックを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える請求の範囲第1項記載の半導体試験装置。 - エッジセレクタは、
一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のAND回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のAND回路と、第一及び第二のAND回路の出力を入力するOR回路と、第一のAND回路,第二のAND回路及びOR回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる請求の範囲第2項記載の半導体試験装置。 - ディジタルフィルタは、
第一のタイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、レジスタに格納された位置データを出力させるエッジ検出回路を備える請求の範囲第2項又は第3項記載の半導体試験装置。 - ディジタルフィルタのレジスタが、
エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納された位置データを所定のタイミングで出力する請求の範囲第4項記載の半導体試験装置。 - レジスタが二以上備えられる場合に、ディジタルフィルタは、
二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値をリカバリクロックとして出力する平均値算出回路を備える請求の範囲第2項乃至第5項記載の半導体試験装置。 - ディジタルフィルタは、
二以上のレジスタのうち一のレジスタから出力される位置データと、平均値算出回路から出力される平均値のいずれか一方を選択してリカバリクロックとして出力する平均値切替スイッチを備える請求の範囲第6項記載の半導体試験装置。 - ディジタルフィルタは、
レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力するタイミング補正回路を備える請求の範囲第2項乃至第7項記載の半導体試験装置。 - ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、被試験デバイスのクロックのジッタを取得するジッタ検出回路を備える請求の範囲第1項乃至第8項記載の半導体試験装置。
- 第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定のデータ選択回路に分配するバスを備える請求の範囲第1項乃至第9項記載の半導体試験装置。
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