WO2004061465A1 - 半導体試験装置 - Google Patents

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WO2004061465A1
WO2004061465A1 PCT/JP2003/016900 JP0316900W WO2004061465A1 WO 2004061465 A1 WO2004061465 A1 WO 2004061465A1 JP 0316900 W JP0316900 W JP 0316900W WO 2004061465 A1 WO2004061465 A1 WO 2004061465A1
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data
edge
clock
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PCT/JP2003/016900
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English (en)
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Inventor
Hideyuki Oshima
Original Assignee
Advantest Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a semiconductor test apparatus that compares output data output from a test device with predetermined expected value data to determine the quality of a device under test, and more particularly to an internal tester that is faster than a system clock of a device.
  • Data is output at the clock data rate, for example, as represented by an ODR (Octal Data Rate) type device.
  • ODR Total Data Rate
  • the present invention relates to a semiconductor test apparatus suitable for testing high-speed devices.
  • a semiconductor test apparatus for testing a semiconductor device inputs a predetermined test pattern signal to a test device (DUT: Device Under Test) to be tested and outputs the signal from the device under test.
  • the output data is compared with a predetermined expected value pattern signal to determine the match or mismatch.
  • the test is to detect and judge the quality of the device.
  • FIG. 1 is a block diagram showing a schematic configuration of a conventional general semiconductor test apparatus (LSI tester).
  • the conventional LSI tester 110 consists of a level comparator 1111 that compares the output data of the device under test (DUT) 101 with the comparison voltage, and a device under test 101 And a flip-flop 1 2 for inputting the output data of the device under test 101 to the pattern comparator 112 at a predetermined timing. Has 1 etc.
  • a pattern generator (not shown)! A predetermined test pattern signal is input to the test device 101, and a predetermined signal is output from the device under test 101 as output data.
  • the output data output from the device under test 101 is input to the level comparator 111.
  • the output data input to the level comparator i l l is compared with the comparison voltage and the level is output to the flip-flop 1 2 1.
  • Flip-flop 1 2 1 receives signal from level comparator 1 1 1 The data is held as data, and output data is output at a predetermined timing using a strobe from a timing generator (not shown) as a clock signal.
  • the output data output from the flip-flop 121 is input to the pattern comparator 112 and is compared with predetermined expected value data output from the pattern generator in the tester, and the comparison result is output. You. Based on the comparison result, a match or mismatch between the output data and the expected value is detected, and the pass / fail (Pass / Fail) of the device under test 101 is determined.
  • the output data output from the device under test is acquired at the timing of the strobe output at a predetermined timing inside the tester.
  • This strobe was a timing signal output from a timing generator provided independently of the device under test.
  • an internal clock that is faster than the system clock is generated inside the device, and the There was a problem that it was not possible to support testing of high-speed devices that output data at the timing of the internal clock.
  • ODR Total Data Rate
  • a PLL circuit or the like the timing of the internal clock is higher than the system clock.
  • an ODR-type device generates an internal clock that is four times the system clock, and outputs data at DDR (Double Data Rate) in synchronization with both rising and falling edges of this internal clock.
  • DDR Double Data Rate
  • DDR is a method in which data is transferred at both the rising edge and falling edge of each clock signal, and data is transferred only at the rising edge (or falling edge) of the clock.
  • SDR Single Data Rate
  • Devise system clock When testing such devices, use the Devise system clock.
  • the data must be acquired at both the rising and falling edge timings of the clock and at the data rate of the internal clock output at a frequency several times that of the system clock.
  • output data from the device under test is obtained by a timing signal output from a timing generator independent of the device under test. . For this reason, output data cannot be obtained at the edge timing of the clock output from the device under test, nor at the data rate of the internal clock having a frequency several times the system clock.
  • the present invention has been proposed to solve such a problem of the conventional technology.Ne: obtains a system clock output from a test device, and obtains the rise and fall of the system clock. By acquiring a recovery clock with a frequency of the internal clock higher than the system clock at the edge timing, the data is output at the edge clock of the system clock and at the data rate of the internal clock higher than the system clock.
  • the purpose of the present invention is to provide a semiconductor test apparatus capable of testing high-speed devices typified by devices such as ODR (Octal Data Rate) type devices. Disclosure of the invention
  • a semiconductor test apparatus receives a clock output from a device under test, and outputs the clock to a plurality of clocks having a fixed timing interval. And output as time-series level data, and selectively input the level data indicating the edge timing of the rising edge and the falling edge of the level data, and select the edge of the selected level data.
  • a first time interpolator for outputting position data indicating timing, and an output data output from a test device.
  • a second time interpolator that acquires this output data with a plurality of strobes having a fixed timing interval and outputs the data as time-series level data;
  • a digital filter that inputs and retains position data, outputs a recovery clock indicating a predetermined edge timing from one or more position data, and time-series level data output from a second time interpolator And select the level data at the edge timing of the recovery clock output from the digital filter! And a data selection circuit for outputting the measured data of the test device.
  • the clock and output data output from the test device can be time-series levels. It can be obtained as data.
  • This time-series level data indicates the edge timing, which is the signal change point of the clock (and output data) of the device under test. Therefore, by inputting the system clock signal output from the test device to the time interpolator and obtaining the level data and the position data indicating the edge timing, the position data can be obtained from the test device output data. It can be used as a timing signal for
  • an edge selector is provided, and the time-series level data obtained by the time interpolator can be used for (1) the rising edge of the clock, (2) the falling edge, or (3) the timing of both the rising and falling edges. Can be selectively output as level data indicating the following. As a result, it becomes possible to capture output data at both the rising edge and the falling edge of the clock of the NIR test device, and it becomes possible to support DDR type devices.
  • the test apparatus of the present invention further includes a digital filter to hold and store clock position data acquired by the time interpolator. For example, it can be output as a recovery clock corrected to a desired timing such as a frequency n times the system clock.
  • the first time interpolator can acquire the level data and the position data indicating the edge timing of the clock.
  • the network device can obtain data according to an internal clock having a frequency n times the system clock. In the case of output, even if the edge timing of the system clock with the frequency of lZn is obtained, only one rising edge or one falling edge can be detected in n cycles, and the signal transition point ( (Rising edge or falling edge) cannot be detected, and as a result, it can be acquired only once every n cycles up to the timing edge j of the internal clock with n times the frequency.
  • the clock signal output from the device under test has jitter. If the edge timing indicated by the obtained level data and position data is an appropriate timing as a timing signal for obtaining test data, In some cases. Therefore, by inputting and storing the position data of the system clock of the device under test acquired by the time interpolator to the digital filter, for example, the edge of the period corresponding to the internal clock having a frequency n times the system clock can be obtained. This is a quick signal indicating timing, and can output a recovery clock corrected at an accurate and proper timing. By providing a data selection circuit that selects the output data of the device under test using the recovery clock as a selection signal, the time-series level data of the output data obtained by the time interpolator can be set to a predetermined expected value.
  • the output data output from the device under test can be output based on an internal clock that is faster than the system clock output from the device under test, or when the system clock fluctuates due to jitter.
  • a recovery clock indicating a proper edge timing at a desired frequency can be output.
  • the semiconductor test apparatus of the present invention it is possible to obtain a desired recovery clock that is not affected by the influence of the frequency of the system clock of the test device, the jitter, and the like. : It is possible to capture the output data of the test device, and it is possible to easily and surely execute an accurate test even with a high-speed semiconductor device such as an ODR type device.
  • the first time interpolator includes a plurality of sequential circuits connected in parallel for inputting a clock output from the device under test, A delay circuit for sequentially inputting a strobe delayed at a fixed timing interval to a plurality of sequential circuits and outputting time-series level data from the sequential circuits, and a time-series level data output from the plurality of sequential circuits.
  • An edge selector for selectively outputting level data indicating a rising edge, level data indicating a falling edge, or level data indicating a rising and falling edge, and a level data selected by an edge selector.
  • an encoder that encodes and outputs position data indicating the timing.
  • One or two or more serially connected registers are provided which sequentially store the position data output from the imin turbolator and output the stored position data at a predetermined timing.
  • One or two or more position data outputs a recovered clock indicating a predetermined edge timing, and a second time interpolator is connected in parallel to receive output data output from the test device.
  • a plurality of sequential circuits, and a delay circuit that sequentially inputs the slope delayed at a fixed timing interval to the plurality of sequential circuits and outputs time-series level data from the sequential circuits.
  • the recovery clock output from the digital filter is used as a selection signal and is input from the second time interpolator.
  • Of level data of the time series is configured to include a selector to select one of the data, and outputs it as Ne ⁇ measured data of test devices.
  • the edge selector includes a first AND circuit that inputs an inverted output of one sequential circuit and a non-inverted output of the next sequential circuit, and an edge selector of the one sequential circuit.
  • a second AND circuit for inputting the non-inverted output and the inverted output of the next sequential circuit; an OR circuit for inputting the outputs of the first and second AND circuits; a first AND circuit, a second AND circuit And a selector for selecting one of the outputs of the OR circuit.
  • the first and second time interpolators including the edge selector, the digital filter, and the data selection circuit are provided with an introductory circuit, a delay circuit, an encoder, a register, It can be easily configured using existing means such as selectors, AND circuits, and OR circuits. This gives L
  • the semiconductor test apparatus according to the present invention can be realized with a simple configuration without increasing the complexity, size, and cost of the SI tester.
  • the semiconductor test apparatus of the present invention including the sequential circuit, the delay circuit, and the register, the number of the sequential circuit and the register, and the delay amount of the delay circuit are changed, so that the time interpolator and the digital
  • the bit width (number of sequential circuits and registers) and resolution (delay amount of delay circuit) of time-series level data / position data in the filter can be set to arbitrary values.
  • various settings can be made in accordance with the data rate jitter width, etc., and a versatile and convenient high-level semiconductor test device that can support any LSI can be realized.
  • the sequential circuits and registers provided in the time interpolator and the digital filter can be easily configured using existing circuits such as flip-flop-latch. However, as long as the output data from the device under test can be acquired at fixed timing intervals and output as time-series level data, and as long as position data indicating edge timing can be held and stored and output at a predetermined timing, Any circuit configuration other than flip / flip / latch can be adopted. Then, in the semiconductor test apparatus according to the present invention, the digital filter detects presence or absence of an edge of the position data input from the first time interpolator, as described in Claim 4. When an edge is detected, an edge detection circuit for outputting the position data stored in the register is provided.
  • the edge detection circuit by providing the edge detection circuit, the edge indicating the signal change point in the position data of the clock obtained by the first time interpolator can be detected. Only the detected position data can be stored and output to the register as the position data that serves as the reference for the recovery clock. For example, in the case of an ODR type system clock, the output data rate is 18 of the data rate. For this reason, only the position data of the rising or falling edge of the system clock acquired by the first time interpolator is divided into eight times of the rising and falling edges of the output data to change the language. Since the dangling points (rising edge and falling edge) are not detected, it is not possible to obtain output data output at an eightfold data rate.
  • an edge for detecting the presence or absence of an edge of the acquired position data A detection circuit is provided, the position data at which the edge is detected is stored in a register, and a recovery clock is output at the frequency timing of the internal clock based on the position data.
  • the edge timing of the system clock of the device under test can be output at a predetermined frequency, and a recovery clock corresponding to the data rate of the output data of the device under test can be output.
  • the register of the digital filter outputs the stored position data at a predetermined timing regardless of the presence or absence of the edge of the position data detected by the edge detection circuit.
  • the semiconductor test apparatus of the present invention having such a configuration, when the edge indicating the signal change point of the position data of the clock acquired by the first time interpolator is not detected, the edge is already stored in the register.
  • the clock position data of the previous cycle can be output at a predetermined timing, and the recovery clock can be output based on the position data of the previous cycle. '.
  • the position data acquisition cycle is fixed, the number of registers can be optimized, and the tester configuration does not become complicated, large, and high cost.
  • the device can be realized.
  • the edge of the position data of the clock of the first time interpolator is not detected, it is possible to switch whether or not to output the position data of the previous cycle stored in the register as the reference of the recovery clock. Can be configured. By using only the actual edge timing of the test device, for example, when performing more strict function tests or jitter analysis, only the position data where the edge is detected is selected. However, when performing a mouth test to check the output data and clock data of the device under test from the average value of a fixed period, the test contents such as using the previously stored position data of the previous cycle are also used. The position data can be selectively adopted according to the situation.
  • the digital filter inputs the position data output from each of the two or more registers, and outputs the edge timing indicated by each position data.
  • an average value calculation circuit that calculates the average value of the recovery clock and outputs the average value as the recovery clock.
  • the digital filter is provided with the plurality of registers and the average value calculation circuit for inputting the position data of each register, so that the output from the time interpolator is obtained.
  • the stored position data can be stored in a plurality of registers, and the average value of the plurality of position data can be calculated and output as a recovery clock.
  • the average value of the edge timings indicated by the plurality of position data can be used as the recovery clock according to the present invention, and the accurate and proper timing reflecting the actual system clock edge timing of each test device This makes it possible to acquire a recovered clock that accurately indicates the edge timing of the clock of the device under test, even if the edge of the clock is not detected or the edge timing fluctuates due to jitter. .
  • the digital filter is configured to output one of the position data output from one of the two or more registers and the average value output from the average value calculation circuit. Select and output as recovery clock
  • the configuration includes an average value switching switch. According to the semiconductor test apparatus of the present invention having such a configuration, by providing the average value switch, the position data output from the specific register as the recovered clock output from the digital filter and the And the average value of the register position data can be selectively switched and output.
  • the recovery clock can be selectively used in accordance with the test content and the like, and a semiconductor test apparatus with more versatility and expandability can be realized.
  • the digital filter adds a predetermined correction value to the position data output from the register, corrects edge timing indicated by the position data, and performs recovery.
  • the configuration includes a timing correction circuit that outputs a clock.
  • the semiconductor test apparatus of the present invention having such a configuration, by providing the timing correction circuit, the average value of the position data output from one register and the position data output from two or more registers can be obtained. Then, a set value (correction value) that takes into account the setup time and hold time, etc., is added to the output, and a recovery clock corrected to the appropriate edge timing can be output.
  • the present invention includes a timing correction circuit that adds the set values of the setup time and the hold time to the position data output from the register of the digital filter, and takes into account the setup time and the hold time of the output data.
  • the recovered clock corrected to the appropriate edge timing can be output.
  • the time-series level data output from the time interpolator can be converted to a more accurate It can be obtained by the lock, and a more accurate and highly reliable semiconductor test device can be provided.
  • a plurality of recovery clocks output from the digital filter are input, and a phase difference of edge timing indicated by each recovery clock is detected.
  • a jitter detection circuit that acquires the jitter of the clock of the test device.
  • the semiconductor test apparatus of the present invention having such a configuration, by providing the jitter detection circuit for inputting a plurality of recovery clocks, the position data indicating the edge timing of each recovery clock is subtracted, whereby the recovery is performed.
  • the phase difference between the Paris clocks can be detected.
  • the distribution of the phase difference can be acquired and output as distribution data indicating the variation or spread of the phase difference.
  • the phase difference of the recovery clock indicates the jitter of the system clock of the device under test, and by acquiring the phase difference of the recovery clock and its distribution data, it is possible to analyze the clock and output data jitter of the test device. Can be performed.
  • the first and second time interpolators are respectively connected to the first and second time interpolators as described in claim 10. And a path for distributing the data output from the to a predetermined data selection circuit.
  • the time series level data output from the first and second time interpolators are distributed to the data selection circuit via the path and input.
  • a desired clock can be assigned to desired output data and input to the data selection circuit to obtain data to be measured.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor test device according to a first embodiment of the present invention.
  • FIG. 2 is a signal diagram showing an operation example of the Hold Edge mode for acquiring output data output in accordance with the internal clock at the timing of the recovery clock obtained from the system clock of the test device.
  • -Fig. 3 is a signal diagram showing an example of the operation in Hold Edge mode, where SDR: Rise Edge is selected as the mode of the edge selector.
  • FIG. 4 is a signal diagram showing an operation example of the Hold Edge mode, in which DDR: Both Edge is selected as the edge selector mode.
  • Fig. 5 is a signal diagram when the output data is acquired at the edge timing of the system clock when the mode switch of the digital filter is switched to Direct Edge, and (a) shows the rising edge of the clock edge timing. (B) is a case where data is acquired at both the rising edge and the falling edge.
  • FIG. 6 is a signal diagram in the case where the mode of the edge selector is switched to SDR: Rise Edge mode and the recovery clock is acquired at the rising and falling edge timings of the system clock in the digital filter.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor test apparatus according to a second embodiment of the present invention.
  • FIG. 8 is a block diagram showing a schematic configuration of a conventional general semiconductor test apparatus.
  • FIG. 9 is a block diagram showing a schematic configuration of a semiconductor device that outputs data at a data rate of an internal clock higher than a system clock.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor test device according to a first embodiment of the present invention.
  • the semiconductor test apparatus according to the present embodiment includes an LSI tester 10 for performing a function test of a device under test (DUT) 1, and the LSI tester 10 includes a device under test 1.
  • DUT device under test
  • the LSI tester 10 includes a device under test 1.
  • the test device 1 outputs predetermined output data by receiving a signal from a pattern generator (not shown) or the like, and also outputs a clock signal (system clock).
  • the clock is output from the LSI itself.
  • an LSI using the above-mentioned “RapidIO” (registered trademark) or “Hyper ranport” (registered trademark), or a bus system is switched from a PCI bus to “RapidIO”.
  • a bridge LSI or the like for converting the data into ""
  • the test apparatus of the present embodiment can perform such a depth test.
  • an internal clock having a frequency n times the system clock is generated by a PLL circuit or the like, and the internal clock having a higher speed than the system clock is generated.
  • a device that outputs data at the timing described above is configured.
  • An example of such a device is an ODR type device.
  • the ODR device generates an internal clock that is four times the system clock, and outputs data in synchronization with both rising and falling edges of the internal clock (DDR: Double Data Rate). However, data output at a data rate eight times the system clock is realized. In the semiconductor test apparatus of the present embodiment, an accurate test can be performed even with such a DDR type device.
  • the LSI tester 10 inputs a clock and output data output from the test device 1 to each channel (each source synchronous circuit), thereby obtaining a desired frequency from the system clock of the test device 1 at a desired frequency. Then, a recovery clock indicating an appropriate edge timing is taken out, output data is obtained at the timing indicated by the recovery clock, and the data can be output as data to be measured.
  • the LSI tester 10 A source synchronous circuit (clock recovery circuit) 10a on the clock side for inputting a clock signal output from the device, and a source synchronous circuit 10 on the data side for inputting output data output from the device under test 1 b, 10 c... 10 n (not shown).
  • the source synchronous circuits 10a, 10b, 10c ... have the same configuration except that a digital filter 40 is provided on the clock side, and are output from the device under test 1.
  • the clock or output data is acquired by a plurality of strobes each having a fixed timing interval, output as time-series level data, and the time-series level data is used to obtain the clock of the device under test 1.
  • Output data can be selected and acquired at edge timing.
  • Each source synchronous circuit 10a, 10b, 10c ... ⁇ Each clock and output data output from the test device 1 are per-pin compatible, and one circuit with almost the same configuration is assigned to each.
  • one source synchronous circuit 10a is provided on the clock side of the test device 1, and at the output data side of the test device 1, The source synchronous circuits 10b, 10c... Are provided.
  • the source synchronous circuit 10a on the clock side is different from the source synchronous circuits 10b, 10c... On the data side to constitute a clock recovery circuit including a digital filter 40.
  • the source synchronous circuits 10a, 10b, 10c are connected to each other via a time interpolator 'bus 50, and as described later, control of the time interpolator' bus 50 This allows signals to be input and output between predetermined channels (source sink opening eggplant circuits).
  • each source synchronous circuit has almost the same configuration on both the clock side and the output side, and specifically includes a level comparator 11 and a pattern comparator 12.
  • a time interpolator 20 and a digital filter 40 are provided.
  • the level comparator 11 receives the output signal (clock or output data) from the device under test 1 and compares the level with a predetermined comparison voltage, as in the case of the conventional LSI tester. Output signal to 20 20
  • the pattern comparator 12 compares the output data of the device under test 1 selected by the selector 30 with a predetermined expected value via the time interpolator 20 and the digital filter 40 to be described later, and outputs a test result. I do.
  • the time interpolator 20 acquires the clock or the output data output from the NEXO device 1 using a plurality of strobes having a certain timing interval, and outputs the data as time-series level data.
  • the time interpolator 20 includes flip-flops 21 a to 21 n as a plurality of sequential circuits, a delay circuit 22, an edge selector 23, and an encoder 28. I have.
  • the plurality of flip flops 21 a to 21 n are composed of a group of D-type flip-flops connected in parallel, and each output signal is output from the test device via the level comparator 11. (Clock or output data). Enter as data. Then, the strobe input through the delay circuit 22 is used as a clock signal to output the input data at a predetermined timing.
  • the first flip flop 21 a of a plurality of flip flops 21 a to 21 n is for an initial value, and the selector 30 described later has the second and subsequent flip flops 21 b ⁇ 21n output data is input.
  • each time interpolator 20 may be configured by a sequential circuit other than the flip flops 21 a to 21 n of the present embodiment, for example, a latch. .
  • the sequential circuit provided in the time interpolator 20 acquires the data and output data from the device 1 at a fixed timing interval, and as long as it can output as time-series level data.
  • the flip-flops 21a to 2In and the latch shown in the present embodiment any circuit configuration may be used.
  • the delay circuit 22 has a plurality of flip-flops each having a strobe delayed at a predetermined timing interval.
  • the flip-flops 21 1 a to 21 n are sequentially input to the clock terminals of the flops 21 a to 21 n. To output time-series level data.
  • the number of the plurality of flip-flops 21 a to 21 n and the delay of the delay circuit 22 are described.
  • the delay can be set and changed arbitrarily, and the bit width (number of sequential circuits) and resolution (delay of delay circuit) of the time-series level data obtained by the time interpolator 20 can be set as desired. Can be set to a value.
  • the strobe input to the flip-flops 21a to 21n can be set to any timing and frequency, and the input timing and delay amount can be made different between the clock side and the output data side.
  • the strobe can be input independently on the clock side and the output data side. (See STRB shown in Fig. 1). This makes it possible to adjust the timing at an appropriate timing according to the phase difference between the clock output from the device under test 1 and the output data.
  • the clock and output data output from the device under test 1 do not always have the same phase.
  • the setup time may be negative or positive. Therefore, in such a case, the strobe timing is adjusted differently between the clock side and the output data side so that the strobe is output at the appropriate timing for the clock and output data with a phase difference. can do.
  • the edge selector 23 receives the time-series level data output from the flip-flops 21 a to 21 n and outputs level data indicating the rising edge, level data indicating the falling edge, Alternatively, level data indicating a rising edge and a falling edge is selectively output.
  • the edge selector 23 of the present embodiment includes a selector circuit group including two AND circuits 24 and 25, one OR circuit 26, and one selector 27, which is a flip-flop circuit. A plurality is provided corresponding to the outputs of 21a to 21n.
  • the first AND circuit 24 (24a to 24n) includes one of a plurality of flip 'flops 21a to 21n' This is an AND circuit that inputs the inverted output of 1a) and the non-inverted output of the next flip-flop (eg, 2 lb).
  • the output of this first AND circuit 24 is Selected as level data for SDR indicating rising edge (SDR: Rise Edge mode).
  • the second AND circuit 25 (25a to 25n) outputs the non-inverted output of one of a plurality of flip-flops 21a to 21n (for example, 21a). AND circuit that inputs the inverted output of the next stage flip-flop (for example, 21b). The output of the second AND circuit 25 is selected as SDR level data indicating the falling edge of the clock (SDR: Fall Edge mode).
  • the OR circuit 26 (26a to 26n) is an OR circuit that inputs the outputs of the first and second AND circuits 24 and 25, as shown in FIG.
  • the output of the OR circuit 26 is selected as DDR level data indicating both the rising and falling edges of the clock (DDR: Both Edge mode).
  • the selectors 27 (27a to 27n) input the outputs of the first AND circuit 24, the second AND circuit 25, and the OR circuit 26, and switch any one by switching the edge select signal.
  • This is a selection circuit consisting of a multiplexer and the like that selects and outputs.
  • the selectors 27a to 27n select (1) Output of the first AND circuit 24 (only rising edge; SDR: Rise Edge mode), (2) Output of the second AND circuit 25 (only falling edge; SDR: Fall Edge mode), (3) Output of the OR circuit 26 (Both rising and falling edges; DDR: Both Edge mode) is selected and output, and the edge timing indicated by the selected level data is encoded by the encoder 28 in the next stage. Is done.
  • the plurality of selector circuits forming the edge selector 23 are configured to receive the output of one flip-flop and the output of the next-stage flip-flop among the outputs of the plurality of flip-flops 'flops 21a to 21n'. Therefore, the level data selected and output by the selectors 27a to 27n is one bit less than the level data output from the flip-flops 21a to 21n. For example, five bits of level data are output from five flip flops 21a to 21e. In this case, the level data selected and output by the edge selector 23 is 4-bit data output via the four selectors 27a to 27d.
  • the number of selectors 27a to 27n is one less (1-1) than the flip-flops 21a to 21n, respectively.
  • the encoder 28 receives the time-series level data output from the plurality of selectors 27 a to 27 ⁇ of the edge selector 23, encodes the level data, and outputs the encoded level data. Specifically, the encoder 28 outputs the data sequentially from the flip flops 21 a to 21 ⁇ at regular intervals. The data is output via the selectors 27 a to 27 n of the edge selector 23. Input is performed sequentially, encoding is performed at the timing when all data are prepared, and the result is output.
  • the time-series level data output from the flip-flops 21 a to 21 n is selected via the edge selector 23, and the selected level data is encoded as position data. Will be output. '
  • the position data encoded by the encoder 28 of the source-side synchronous circuit 10a on the clock side is input to the digital filter 40, so that the edge timing of the system lock of the test device 1 is obtained.
  • the recovery clock that indicates is obtained.
  • the time-series level data output from the flip-flops 21 a to 21 n is input to the selector 30 by the input data.
  • One of the level data input to the selector 30 on the output data side is selected by the recovery clock output from the digital filter 40.
  • the selected one data is output as the measured data of the device under test 1.
  • the edge selector 23 and the encoder 28 are not used in the present embodiment (see FIG. 1). Therefore, for the time interpolator 20 on the output data side, the edge selector 23 and the encoder 28 can be omitted.
  • Selector 30 outputs multiple flip-flops when output from 2a to 21n
  • This is a data selection circuit that inputs the level data of the series as input data and also inputs the recovered clock output from the digital filter 40 or the position data output from the encoder 28 as a selection signal. Then, the edge timing indicated by the recovery clock (or the position data of the encoder 28), that is, the edge timing of the system clock of the device under test 1 and the frequency timing of the higher-speed internal clock of the system clock, The output data of the test device 1 is selected and acquired as the measured data of the device under test 1. ' ⁇
  • the selector 30 is composed of a multiplexer or the like, and on the data input side, flip-flops 2 1 b to 2 excluding the flip-flops 21 a for the initial value among a plurality of flip-flops. Each output of 21n is directly connected, and the time interpolator's path 50 is connected to the select signal terminal.
  • the selector 30 on the output data side receives the time-series level data output from the flip-flops 21 a to 21 n on the output data side, and outputs the edge selector 23 and the encoder 28 as input data. Directly input without intervention, and by the control of the time interpolator bus 50, the recovery clock obtained by the digital filter 40 on the clock side or the position data obtained by the encoder 28 on the clock side are selected as selection signals. Input.
  • the time-series level data output from the flip-flops 21 a to 21 n of the time interpolator 20 on the output data side is recovered by the digital filter 40.
  • One data is selected by using the clock or the position data from the encoder 28 as a selection signal.
  • the output data of the test device 1 selected by the selector 30 is output to the pattern comparator 12, compared with a predetermined expected value by the pattern comparator 12, and the test result is output. Will be.
  • the selection signal of the selector 30 is switched by a switching switch 47 of the digital filter 40 described later.
  • the clock-side selector 30 receives the clock-side flip-flop.
  • the time-series level data output from the flops 21a to 21n is input data without passing through the edge selector 23 and the encoder 28.
  • the position data obtained by the encoder 28 on the clock side or the recovery clock obtained by the digital filter 40 on the clock side are selectively input as selection signals by the control of the switching switch 47 of the digital filter 40. .
  • the selector 30 on the clock side selects the system clock of the device under test 1 as data, and the flip-flops 21 a to 21 n of the clock time interpolator 20 select the data. Obtained as time-series level data that is output!
  • the recovery clock from the digital filter 40 or the position data from the encoder 28 as a selection signal, a level indicating the edge timing which is the signal change point of the clock of the device. Can be captured by data. Therefore, when an expected value is set for the clock of the device under test 1, the clock data output via the selector 30 must be compared with the predetermined expected value by the pattern comparator 12 on the clock side. Can be.
  • the selector 30 on the clock side and the output data side can switch the input selection signal under the control of the time interpolator bus 50, and a desired selector 30 can be used. It is like that.
  • the digital filter is connected via the time interpolator bus 50.
  • a recovery clock of 40 or a signal from the encoder 28 on the clock side is input to the selector 30 on the output side as a selection signal.
  • the selector 30 (and the pattern comparator 12) on the clock side is not used.
  • the time interpolator ′ When the clock of the device under test 1 is compared with the expected value using the selector 30 on the mouth side, the time interpolator ′ The recovered clock or the signal from the clock-side encoder 28 is not input to the output-side selector 30. In this case, the selector 30 (and the pattern comparator 12) on the output data side is not used.
  • the selectors 30 on the mouth side and the output data side are configured so that the output signal from the time interpolator 20 is selectively input according to the test content and the like. Has become.
  • the selector 30 is connected to at least one of the source synchronous circuit on the clock side and the output data side.
  • the selector 30 may be omitted, provided that the selector 30 on either the mouth side or the output data side is omitted.
  • the digital filter 40 is provided in the source synchronous circuit 10a on the clock side, and inputs and holds the position data of the clock output from the encoder 28 of the time interpolator 20 on the clock side.
  • a recovery clock indicating a predetermined edge timing is output from one or more position data.
  • the digital filter 40 includes a plurality of registers 41 (41a to 41n), an edge detection circuit 42, an edge switching switch 43, an average calculation circuit 44, and an average value. It has a switching switch 45, a timing correction circuit 46, and a mode switching switch.
  • the plurality of registers 41 a to 41 n are composed of a fixed number of registers (1 to! 1) connected in series, and the clock side time interpolator 20 has an encoder. 28.
  • the position data output from 28 is sequentially stored, and the stored position data is output at a predetermined timing.
  • each of the registers 41a to 41n inputs and stores the 3-bit position data and receives a predetermined trigger signal. Output the stored 3-bit position data.
  • the registers 41 a to 41 n are configured such that the position data of the encoder 28 is first input and stored in the first register 41 a, and this position data is output at a predetermined timing. Then, they are sequentially input to the registers 41 b to 41 n of the next stage connected in series. The position data output from the last-stage register ⁇ is input to an average value calculating circuit 44 described later.
  • the position data output from each of the registers 41a to 41n is input to the next-stage register and also to the average value calculation circuit 44, respectively.
  • the average value calculating circuit 44 calculates the average value of the edge timings indicated by the position data of the registers 41a to 41n.
  • the position data output from the foremost register 41a is also input to an average value switch 45 described later. As a result, one of the average value of the position data output from the average value calculation circuit 44 and the position data output from the register 41a at the preceding stage is selected. Has become.
  • the number of registers 41 a to 41 n can be arbitrarily set and changed, and the number of position data that can be obtained according to the number of registers 41 a to 41 n, The resolution of the average value of the position data can be adjusted.
  • the registers 41a to 41n need to include at least one register 41a for inputting the position data output from the time interpolator, and the data rate of the test device 1 to be tested is sufficient. ⁇
  • the optimal number can be set according to the jitter width.
  • a strobe is input to the registers 41a to 41n at a predetermined timing, and the position data is output at an arbitrary timing.
  • the edge detection circuit 42 detects the presence or absence of an edge of the position data input from the encoder 28 of the time interpolator 20. When an edge is detected, the position data at which the edge is detected is stored in the first register 41a, and the position data already stored in the registers 41a to 41n are stored. Is output.
  • a signal change point (rising edge or falling edge) is detected at a constant period according to the frequency of the clock. Therefore, when the position data is acquired in each of the registers 41a to 41n at a stop speed faster than the clock cycle, data having no signal change point (rising edge or falling edge) is also acquired. In this case, the edge timing is not indicated in the position data. Therefore, even if such position data is stored in the registers 41a to 41n, it is not possible to acquire the edge of the clock from the position data.
  • the edge detection circuit 42 for detecting the presence or absence of the edge of the position data acquired by the encoder 28, only the position data where the edge is detected is stored in the registers 41a to 41. n is sequentially stored and output, and a recovery clock is obtained based on this position data.
  • the edge detection circuit 42 receives the position data from the encoder 28 and detects the presence or absence of an edge of the position data.
  • an enable signal is output to the first-stage register 41a ("E" shown in FIG. 1), and data is input to the first-stage register 41a. Make it available. This As a result, the position data at which the edge is detected is stored in the register 41a at the forefront stage.
  • the edge detection circuit 42 does not output the enable signal. Therefore, when the edge of the position data is not detected, the register 41a at the foremost stage is in an input disabled state, and the position data for which no edge is detected is not stored in the register 41a.
  • the edge detection circuit 42 further inputs the enable signal to the pulser 42 a (“P” shown in FIG. 2) and converts it into a trigger signal to be input to each of the registers 41 a to 41 ⁇ . Then, the trigger signal is input to each of the registers 41a to 41n to output the position data stored in each of the registers 41a to 41n at a predetermined timing.
  • the position data acquired by the time interpolator 20 only the position data at which an edge indicating a signal change point is detected are used as the reference data of the recovery clock. It is stored in 1 n and output. If the edge of the position data is not detected, the edge of the position data is detected in a subsequent cycle, and the position data stored in each of the registers 41a to 41n is output. Will be.
  • an average value of the position data is obtained by an average value calculation circuit 44 described later.
  • a recovery clock it becomes possible to output a recovery par clock that indicates an accurate timing reflecting the actual edge timing of the system clock.
  • the edge switching switch 43 is connected to the edge detection circuit 42, and a trigger signal input to each of the registers 41a to 41h via the pulser 42a of the edge detection circuit 42, and a time interpolator Switching means for selectively switching between the strobe output from the 20 delay circuit 22.
  • an edge switching switch 43 serving as a signal switching means is provided so that a strobe output at a predetermined timing can be input to the registers 41 a to 41 n. Regardless of the presence or absence of the edge of the position data, predetermined position data is sequentially output so that a recovery clock can be obtained.
  • the edge switching switch 43 serves as a timing signal (trigger signal) for outputting the position data stored in the registers 41 a to 41 n as the pulsar 42 a of the edge detection circuit 42 described above.
  • Mode (DEdge Sync Mode) shown in Fig. 2 and a mode to input the strobe output from the delay circuit 22 of the time interpolator 20 (2 Continuously Mode ) And switch.
  • the delay of the time interpolator 20 with respect to the registers 41 a to 41 ⁇ is obtained.
  • a strobe signal output from the circuit 22 at a predetermined timing is input, and position data can be output from each of the registers 41a to 41n regardless of the presence or absence of edge detection.
  • the provision of the edge changeover switch 43 allows the If the edge of the position data from the system interpolator 20 is not detected, the position data is not output from the register 41, which is the reference of the recovery clock (1 Edge Sync Mode), or the previous cycle stored in the register You can select the force (2 Continuously Mode) to output the position data.
  • the position data at which the edge is detected is selected ( 1 Edge Sync Mode), from the average value of a fixed period!
  • the position data of the previous cycle that has already been stored is also used ( ⁇ Continuously Mode). Can be selectively adopted.
  • the average value calculation circuit 44 inputs the position data output from each of the plurality of registers 41a to 41n, calculates the average value of the edge timing indicated by each position data, and uses the average value as a recovery clock. Output as More specifically, the averaging circuit 44 receives the position data output from the registers 41 a to 41 n and adds all the position data. a division circuit 44b for dividing the addition result of a by the number of registers (n).
  • an average value calculation circuit 44 it is possible to calculate an average value of a plurality of position data stored in each of the registers 41a to 41n and output the average value as a recovery clock. Can be. This allows the recovered clock to be an accurate and appropriate timing signal that reflects the actual clock edge timing of each test device. Even if the timing fluctuates, a more accurate recovered clock based on the average value can be obtained.
  • the average value switching switch 45 selects one of the average value output from the average value calculation circuit 44 and the position data output from one of the plurality of registers 41 and recovers it. Switching means for outputting as a clock.
  • the average value switching switch 45 is selectively connected to the output side of the average value calculation circuit 44 and the output side of the foremost register 41a. Whether to output the average value of the plurality of position data described above (1 Smoothing Mode shown in FIG. 2), or to output the position data output from the register 41 That is, it is possible to switch between outputting the position data acquired in the current test cycle (also Sampling Mode).
  • the position data output from a specific register (the first register 41a in the present embodiment) and the average value of the position data of a plurality of registers are calculated.
  • the recovery clock can be selectively used according to the test contents and the like. For example, if a function test is performed on the system clock of the device under test taking into account timing fluctuations due to jitter, the average value of multiple registers is output as the recovery clock (1 Smoothing Mode), and the timing fluctuation due to jitter is output.
  • the position data output from one of the registers (the first register 4 la) is output. Can be used as a recovery clock (Sampling Mode).
  • the timing correction circuit 46 adds a predetermined correction value to the position data output through the average value switching switch 45, corrects the edge timing indicated by the position data, and outputs the result as a recovery clock. Specifically, the timing circuit 46 is connected to the output side of the average value switching switch 45, as shown in FIG. 1, and outputs the position data output from the average value switching switch 45. On the other hand, a predetermined correction value stored in a correction value register (Tsd Thd Reg) 46a is added. The position data output from the timing correction circuit 46 becomes a recovered clock finally output from the digital filter 40.
  • Tsd Thd Reg correction value register
  • the correction value stored in the correction value register 46 a is a set value for setting the setup time and the hold time of the output data of the device under test 1.
  • the correction value indicating the set value of the setup time and the hold time is stored in the correction value register 46a, and the position data and the position data output from one register (the foremost register 41a) are stored.
  • the timing correction circuit 46 can add the set values of the setup time and the hold time to the average value of the position data of all the registers 41 a to 41 ⁇ .
  • the set values of the setup time and the hold time can be set according to the resolution of the level data obtained by the time interpolator 20. For example, if the test device 1 is acquired with an 8-bit strobe, then the edge timing of the position data must be shifted by an arbitrary number of bits within the range of the 8-bit strobe. Can be. 'Specifically, the set value can be set to "0", “+1", "-2", etc., and with such a set value, the edge timing of the position data can be set within the range of the 8-bit strobe, for example. , One bit delay, two bits advance, and so on. This makes it possible to output a recovery clock corrected to appropriate edge timing by taking into account the setup time and hold time of the output data.
  • the recovery clock output from the timing correction circuit 46 is input to the selector 30 as a selection signal, and the time-series level data output from the time interpolator 20 is adjusted to the appropriate level. It can be obtained by the recovery clock captured at the timing.
  • the mode switching switch 47 selects either the position data output from the encoder 28 on the clock side or the output par clock output from the timing correction circuit 46 of the digital filter 40, and selects the clock side. Switching means for outputting as a selection signal to the selector 30 on the output data side.
  • the mode switching switch 47 is selectively connected to the output side of the encoder 28 on the clock side and the output side of the timing correction circuit 46 of the digital filter 40. It switches between acquiring the position data of the encoder 28 (1 Direct Edge shown in Fig. 1), acquiring the force par clock obtained by the digital filter 40 (2 also Hold Edge). You can do it.
  • the mode switching switch 47 for example, in the case of a device that outputs output data at the timing of the system clock of the device, such as a normal SDR type device, select 1 Direct Edge and select the ODR type device.
  • 2 Hold Edge can be selected.
  • the digital filter 40 described above is provided on the clock side in this embodiment. Are provided only in the source synchronous circuit 10a, and are not provided in the source synchronous circuits 10b, 10c... On the data side. However, the digital filter 40 can be provided in the source synchronous circuits 10b, 10c... On the output data side. In this way, the source synchronous circuits on the clock side and the output data side can have exactly the same configuration. For example, in a LSI tester, all of the plurality of source-sink opening eggplant circuits corresponding to a pin are identical in configuration. It is possible to assign the output data of the test device to any channel of each source synchronous circuit, making the assignment easy and efficient, and The clock pins can be set arbitrarily.
  • the output inside the device such as SERDES (Serializer and Deserializer), will be considered.
  • SERDES Serializer and Deserializer
  • the time interpolator path 50 is a transmission line for connecting the source synchronous circuit 10a on the clock side and the source synchronous circuits 10b, 10c... On the output data side.
  • the bus 50 of the time interpolator according to the present embodiment includes a select terminal of a selector 30 for each channel (source synchronous circuit) on the output data side and a timing capture of a digital filter 40.
  • the output of the positive circuit 46 and the output terminal of the encoder 28 on the clock side are connected, and the selector 30 of each channel on the output data side receives the recovery clock power of the digital filter 40, Switch control for inputting the position data of the clock-side encoder 28 as a selection signal is performed.
  • a plurality of time interpolator buses 50 for distributing data to a plurality of source synchronous circuits are provided for each source synchronous circuit (each channel).
  • channel selector 30 receives the recovery clock of digital filter 40 or the signal of clock-side encoder 28 as a selection signal is usually given in advance. Therefore, use the test equipment according to that information.
  • the switch can be set to ON / OFF before use.
  • the ON / OFF control information can be written in a control register or the like (not shown).
  • a recovered clock obtained by the digital filter 40 on the clock side can be input to a desired selector 30 on the output data side as a selection signal. .
  • Data can be captured. For example, when a plurality of clocks and output data are transmitted from the device under test 1, the clock pin and the data pin can be arbitrarily set so as to be "clock 1 and output data 1" and "clock 2 and output data 2". Can be interchanged. In this case, the data to be measured can be obtained independently at the timing of “Clock 1” for “Output data 1” and at the timing of “Clock 2” for “Output data 2”.
  • the selector 30 on the clock side is connected to the recovery clock of the digital filter 40 or the position of the encoder 28 on the clock side via the mode switching switch 47 without passing through the time interpolator path 50.
  • Data is directly input as a selection signal.
  • the signal of “Clock 1” is obtained as the data to be measured at the timing of “Clock 1”.
  • a predetermined test pattern signal is input to the test device 1 from a pattern generator (not shown) provided in the test apparatus, a predetermined clock (system clock) and output data corresponding to the pattern signal from the device under test 1 are output. Is output.
  • the clock and output data output from the test device 1 are input to each of the source synchronous circuits 10a, 10b, 10c... Connected to each output terminal.
  • the input and output data input to each source-sink opening eggplant circuit are input to the level comparator 11, and are compared with the comparison voltage, and then input to each time interpolator 20.
  • a signal (clock or output data) input to each time interpolator 20 is first input to a plurality of flip-flops 21 a to 21 n connected in parallel.
  • the delay circuit 22 inputs a strobe to the clock terminals of the flip-flops 21 a to 21 n to which a clock or output data is input at a constant timing interval.
  • input flip-flops or output data are acquired and output as time-series level data from the flip-flops 21a to 21n.
  • the time-series level data output from the flip-flops 21a to 21n is input to the edge selector 23.
  • the level data input to the edge selector 23 is input to the plurality of selectors 27 a to 27 n via the first and second AND circuits 24 and 25 and the OR circuit 26, and the edge select is performed. One signal is selected and output by signal switching.
  • the level data output from the selectors 27a to 27n include (1) only the rising edge indicated by the level data (output of the first AND circuit 24), (2) only the falling edge (second AND This is output as level data indicating the timing of either the rising edge or the falling edge (output of the OR circuit 26).
  • the level data obtained by the edge selector 23 is input to the encoder 28 and encoded.
  • the level data encoded by the encoder 28 is position data indicating the edge timing of the system clock of the device under test 1 ((1) rising edge, (2) falling edge, or (3) both rising and falling edges). Then, the position data is input to the digital filter 40, and is acquired as a recovery lock corrected at an appropriate timing.
  • the time-series level data output from the flip-flops 21 a to 21 ⁇ is directly input as input data to the selector 30 on the clock side, and If the clock has an expected value, the clock data is obtained and the pattern comparator 12 can judge the quality.
  • the position data of the system clock output from the encoder 28 is input to the foremost register 41a and sequentially to the next-stage registers 41b to 41n. You.
  • the position data is input to the edge detection circuit 42, and the presence or absence of an edge is detected.
  • the edge detection circuit 42 outputs a timing signal (trigger signal) for outputting the position data stored in the registers 4.1a to 41n by switching the edge switch 43.
  • a timing signal trigger signal
  • the edge detection circuit 42 When Edge Sync Mode is selected, the edge detection circuit 42 inputs the position data from the encoder 28 to detect the presence or absence of an edge. If an edge of the position data is detected, the edge detection circuit 42 Input the enable signal to the register 41a. As a result, only the position data at which the edge is detected is stored in the first register 41a.
  • the edge detection circuit 42 converts the sample signal into a trigger signal via the pulser 42a, inputs this trigger signal to each of the registers 41a to 41n, and Output the position data stored in 1 a to 4 1 n.
  • n is sequentially stored and output to the register n. If no edge of the position data is detected, the edge of the position data is detected in the subsequent cycle, and each register 41 a to 41 n The position data stored in is output.
  • the registers 41a to 41n store the position data of the system clock. When the edge is detected, the position data is sequentially stored and output as in the edge detection circuit 42 described above. If no edge of the position data is detected, the position data of the previous cycle already stored is output and stored in the register of the next stage.
  • the position data indicating the edge timing is continuously output at the strobe timing of the delay circuit 22 regardless of the presence or absence of the edge detection of the position data.
  • the position data output from the registers 41a to 41n is input to the average value calculation circuit 44, and the average value of the edge timing indicated by each position data is calculated.
  • the average value output from the average value calculation circuit 44 is output (1 Smoothing Mode), or the position data output from the first-stage register 41a is directly used.
  • the output ( ⁇ Sampling Mode) is switched, and any position data is output to the timing correction circuit 46.
  • the timing correction circuit 46 adds the set value (correction value) of the setup time or the hold time stored in the correction value register 46 a to obtain the position data as a recovery clock corrected to an appropriate edge timing. Output.
  • the recovered clock output from the timing correction circuit 46 is transmitted to the source / sink port eggplant circuit on the predetermined output data side via the mode switching switch 47 and the time interpolator's path 50. Then, it is input as a selection signal to the selector 30 on the corresponding output data side.
  • the position data output from the encoder 28 on the clock side is transferred to the output data side via the time interpolator path 50.
  • the selector 30 on the output data side selects the output data of the device at the edge timing of the system clock output from the device under test 1.
  • the time-series level data obtained by the flip-flops 21a to 21n are input to the selector 30 as they are, except for the data of the flip-flop 21a for the initial value.
  • Data is input as data, and the selector 30 on the output data side outputs the timing data from the encoder 28 on the upstream side as a selection signal and outputs One data is selected from the time-series level data indicating the force data, and this data is output as the measured data.
  • the output data selected and output by the selector 30 on the output data side is input to the pattern comparator 12 and is compared with predetermined expected value data output from the pattern generator in the tester. Is output.
  • the clock-side selector 30 outputs the time-series level data of the clock obtained by the flip-flops 21 a to 21 n except for the data of the flip-flop 21 a for the initial value. Since the data is directly input as input data to the selector 30 on the clock side, the selector 30 on the clock side recovers the position data (1 Direct Edge) from the encoder 28 on the clock side or the recovery from the digital filter 40. Using the clock (2 Hold Edge) as a selection signal, one data is selected from the time-series level data indicating the system clock, and this data is output as the clock data to be measured.
  • the system clock of the device under test 1 is set to a predetermined expected value. Data can be compared with the expected value. Based on the result of comparison with the expected value, the match / mismatch between the clock data and the expected value is detected, and the quality of the test device 1 (Pass / Fai1) is determined. Can be performed only by the clock signal.
  • FIG. 1 A block diagram illustrating an exemplary computing system
  • FIG. 2 is a signal diagram showing an operation example of the Hold Edge mode in which output data output according to the internal clock is obtained at the timing of the recovery clock obtained from the system clock of the device under test 1.
  • the test device 1 is an ODR type device that outputs data in synchronization with both rising and falling edges of an internal clock having a frequency four times the system clock. Yes, output data is output at a data rate eight times the system clock. Therefore, in the test apparatus of the present embodiment, the test is performed in the Hold Edge mode using the recovery clock. In the time interpolator 20 of each source synchronous circuit, the system clock and the output data output from the device under test 1 are converted into the number of bits “4” by the frequency timing of the internal clock of the device under test 1. Obtained as level data.
  • SDR Rise Edge is selected in the edge selector 23 of the time interpolator 20, and in the digital filter 40, the edge switching switch 43 is 2 Continuously Mode, and the average value switching switch 46 is 1 Smoothing Mode.
  • the mode switching switch 47 is provided as a Edge Hold Edge (see FIG. 1).
  • the system clock output from the device under test 1 is a four-bit slope with only the rising edge of the clock due to the clock-side flip-flops 21a to 21n. Obtained (SDR: Rise Edge).
  • SDR Rise Edge
  • the example in the figure shows a case where the system clock is acquired at the third bit position of the 4-bit strobe when the system clock changes from "L" to "H".
  • This system clock is first input to the flip-flops 21a to 21n, and for example, level data of "0011"("H" from the position of the bit number "3") is obtained.
  • the level data is selected via the edge selector 23, and is encoded by the encoder 28 into position data (for example, "10") indicating the bit number "3".
  • the timing data output from the time interpolator 20 is, for example, position data “10” indicating the bit number “3”.
  • This position data is sequentially input to the registers 41 a to 41 ⁇ of the digital filter 40.
  • the 2 Continuously Mode is selected by the edge switching switch 43, and when the edge of the position data is detected, the position data is detected. When the edge is not detected, the position data of the previous cycle is detected.
  • the position data (for example, “10”) indicating the bit number “3” is stored and output in the registers 41 a to 41 n sequentially from the foremost register 41 a.
  • the average value changeover switch 46 force S Smoothing Mode is selected, the average value of the n position data output from the n registers is calculated, and the average value bit number "3" Is output, indicating "10".
  • the set value of the setup time is added by the timing correction circuit 46 to this average value.
  • the setup time "0" is added, and the position data after capture is "10", for example.
  • this position data is output as a recovery clock and input to each selector 30 on the output data side via the time interpolator bus 50.
  • the output data of the device under test 1 obtained by the flip-flops 21 a to 21 n of the time interpolator 20 is directly input to each input terminal.
  • a recoverable clock is input as a selection signal from the digital filter 40 to each selector 30 on the output data side.
  • the selector 30 on the output data side as shown in FIG. 2, the data of the input terminal corresponding to “10” (the number of bits “3”) indicated by the recovery clock is used as the recovery clock as a selection signal.
  • the data is selected (cut out) in the clock cycle, and as a result, predetermined "H” or "L” data is output from the selector 30.
  • the data output from the selector 30 is compared with a predetermined expected value in the pattern comparator 12, and the result (Pass / Fail shown in FIG. 2) is stored in a fail analysis memory (not shown). Will be.
  • FIGS. 3 and 4 are signal diagrams showing an operation example of the Hold Edge mode, similarly to FIG. 2.
  • FIG. 3 is a diagram showing a case where SDR: Rise Edge is selected as the mode of the edge selector 23.
  • the figure shows the case where DDR: Both Edge is selected.
  • the output data is acquired by the stove having the number of bits “4”. Can be arbitrarily changed.
  • the position data “10” indicating the “third bit” is stored in the digital filter 40 and output at the frequency timing of the internal clock, and this position data is supplied to each selector 30 on the output data side as a recovery clock. Is entered.
  • the position data (for example, "10") indicating the rising edge "third bit” and the position data (for example, "01”) indicating the falling edge "second bit” are sequentially stored in the digital filter 40. It is output at the timing of the internal clock frequency. Then, this position data is input to each selector 30 on the output data side as a recovery clock.
  • the output data of the device under test 1 is output data at the rising and falling edge of the "third bit” in the first and second cycles of the internal clock. In the third and fourth cycles, the output data is obtained at the "second bit" edge timing of the rising and falling edges. Therefore, in this case, it is possible to acquire data with further improved tracking performance as compared with the case of SDR: Rise Edge (or Fall Edge) shown in FIG.
  • FIG. 5 is a signal diagram when the output data is obtained at the edge timing of the system clock when the mode switching switch 47 of the digital filter 40 is switched to Direct Edge, and (a) shows the edge timing of the clock. Is the rising edge, and (b) is when the data is acquired at both the rising and falling edges.
  • the mode switching switch 47 by switching the mode switching switch 47 to Direct Edge, the position data obtained by the encoder 28 on the clock side is input to the selector on the output side, and the normal SDR or DDR type demultiplexer is used. As described above, a device that outputs output data at a timing synchronized with the system clock of the device can be tested.
  • the clock of the SDR type device is When acquiring output data at the rising edge timing, the selection signal of the selectors 27 a to 27 n of the edge selector 23 is switched to select the output of the first AND circuit 24 (SDR: Rise Edge). Thus, the output data of the device under test 1 is acquired at the timing of the rising edge of the clock of the device under test 1.
  • the first cycle is the timing of the "third bit” position of the 8-bit stove, and the second cycle is also the timing of the "third bit” position. Output data is obtained by the timing.
  • the selection signals of the selectors 27 a to 27 n of the edge selector 23 are switched and the second AND The same can be done by selecting the output of the circuit 25 (SDR: Fall Edge).
  • the first cycle is the "third bit” timing of the 4-bit strobe at the rising edge of the clock, and the fourth bit "third bit” at the falling edge.
  • the output data is acquired at the timing of "".
  • the output data is acquired at the timing of the 4th "3rd bit” at the rising edge of the clock and at the "3rd bit” position even at the falling edge.
  • the output data of a normal DDR type device can be obtained at the DDR timing synchronized with the system clock.
  • the recovery clock obtained by the digital finoletor 40 it is of course possible to perform a test on the above-described ordinary SDR or DDR type device using the recovery clock obtained by the digital finoletor 40.
  • a recovery clock obtained by the digital filter 40 is used, so that, for example, in the case of a device in which either the rising edge or the falling edge of the system clock is inaccurate, an accurate edge timer is used. It is possible to acquire data using only the timing.
  • the edge selector 23 is switched to the SDR: Rise Edge mode, and the digital filter 40 acquires the recovery clock at the rising edge timing of the system clock. Then, by acquiring the output data at the edge timing of the recovery clock, the output data is obtained at the DDR data rate and at the timing of the rising edge of the system clock with high accuracy as shown in FIG. 6 (b). Can be obtained.
  • the semiconductor test apparatus by providing the time interpolator 20 in each channel of the source synchronous circuit, the clock output from the device under test 1 Output data can be acquired as time-series level data. This time-series level data indicates edge timing, which is a signal change point of the clock (and output data) of the device under test 1.
  • the position data can be used as the test device. It can be used as a timing signal for acquiring one output data.
  • the clock-side time interpolator 20 is provided with the edge selector 23, and the time-series level data acquired by the time interpolator 20 is used as the rising edge or rising edge of the clock. It can be selectively output as level data indicating the timing of the falling edge, or both rising and falling edges. As a result, it becomes possible to take in output data at both the rising edge and the falling edge of the clock of the clock 1 of the lab experience, and it becomes possible to support a DDR type device. '
  • the position data of the clock obtained by the time interpolator 20 is held and stored, and the system clock Desired at several times the frequency of At the same timing as the recovery clock corrected.
  • the time interpolator 20 of the mouthpiece j can acquire the level data and the position data indicating the edge timing of the mouthpiece.
  • the device under test 1 is an ODR device that outputs data at both rising and falling edge timings of an internal clock with a frequency four times the system clock, a system with a frequency of 1 to 4 Even if the timing of the rising edge (or falling edge) of the clock is obtained, the power cannot be detected because the rising edge (or falling edge) occurs once every eight times. In other cycles, signal transition points (rising or falling edges) cannot be detected, and as a result, the timing edge of the internal quadruple frequency of four times can be acquired only once in eight times. Further, the clock signal output from the test device 1 has jitter, and the edge timing indicated by the clock position data may not be an appropriate timing as a timing signal for acquiring test data.
  • a recovery signal which is a clock signal indicating an edge timing corresponding to the internal clock of the device and which is corrected to an accurate and appropriate timing can be output.
  • selector (data selection circuit) 30 for selecting the output data of the test device 1 using the recovered clock as a selection signal, the level of the time series of the output data obtained by the time interpolator 20 is provided. Data can be selected and output as measured data to be compared with predetermined expected value data.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor test apparatus according to a second embodiment of the present invention.
  • a semiconductor test apparatus according to the present embodiment is a modified embodiment of the above-described first embodiment, and is a source-synchronous circuit (clock recovery circuit) on the mouth side in the first embodiment.
  • 0a is further provided with a jitter detection circuit 60.
  • the jitter detection circuit 60 inputs the position data serving as a reference of the recovery clock output from the registers 41 a to 41 n of the digital filter 40 and detects the phase difference of the edge timing indicated by the position data. As a result, the phase difference is obtained as the jitter of the clock (system clock) of the test device 1 and the angle is analyzed.
  • the jitter detection circuit 60 includes a subtraction circuit 61, a jitter limit value register 6.2, and a comparison determination circuit 63.
  • the subtraction circuit 61 receives two pieces of position data to be compared from the digital filter 40, and calculates a phase difference of the edge timing indicated by each position data.
  • the position data (recovery clock) obtained by the digital filter 40 indicates the edge timing of the clock of the device under test 1, and by subtracting the position data, the phase difference of the position data, that is, The jitter width of the clock of test device 1 can be obtained.
  • the position data indicating the edge timing is “13, 1-2, -1, 0, +1, +2, + 3 ”will be acquired. Therefore, when the position data is subtracted from each other, the obtained phase difference data is “16, 15, 14, 4, –3, -2, 1 1, 0, +1, +2, +3, + 4, +5, +6 ”. Then, for example, the position of the edge timing is set to the bit number “1” When position data indicating 2 "and position data indicating the number of bits" +1 "are input, when these position data are subtracted,
  • the phase difference calculated by the subtraction circuit 61 indicates the jitter width of the output data of the device under test 1, and by acquiring this phase difference, the jitter analysis of the device under test 1 is performed. Can be performed.
  • the subtraction circuit 61 is connected to the output side of the foremost register 41 a of the digital filter 40 and is connected to the next register 41 1 via the jitter selector 61 a. b to 41n and the output side of the average value calculation circuit 44 are selectively connected to any one of them.
  • the position data output from the first-stage register 41 a and the position data from one of the next-stage registers 41 b to 41 n are input to the subtraction circuit 61.
  • the position data of the first-stage register 41 a and the position data indicating the average value calculated by the average value calculation circuit 44 are It is possible to switch between subtraction processing (2 Cycle To Smoothing Jitter shown in Fig. 7).
  • the jitter limit value register 62 stores a predetermined jitter limit value to be compared with the phase difference calculated by the subtraction circuit 61.
  • the comparison / judgment circuit 63 compares the phase difference calculated by the subtraction circuit 61 with the jitter limit value stored in the jitter limit value register 62 to judge the pass / fail (Pass / Fail). For example, if the phase difference calculated by the subtraction circuit 61 exceeds the jitter limit value, it is determined as “Fai1”, and if it does not exceed the jitter limit value, it is determined as “Pass”.
  • the determination result of the comparison determination circuit 63 is stored in a fail analysis memory or the like, similarly to the pass / fail determination result of the pattern comparator 12 described in the first embodiment.
  • a judgment switching switch 64 is provided at an input portion to the fail analysis memory or the like, and the pass / fail judgment in the pattern comparator 12 is performed on the fail analysis memory or the like.
  • the mode for storing the result (1 Data Exp Mode shown in Fig. 7) and the mode for storing the judgment result of the comparison judgment circuit 63 (2 Jitter Fail Mode).
  • the jitter detection circuit 60 for inputting a plurality of recovered clocks, the position data indicating the edge timing of each recovered clock can be subtracted.
  • the phase difference between the recovery clocks can be detected.
  • the distribution of the phase difference detected by the jitter detection circuit 60 can be obtained and output as distribution data indicating the variation and spread of the phase difference.
  • the phase difference of the recovery clock indicates the jitter of the clock signal multiplexed on the output data of the test device 1, and by acquiring the phase difference of the recovery clock and the distribution data, the ne: Jitter analysis of output data of device 1 and multiplexed clocks can be performed.
  • the semiconductor test apparatus of the present invention for example, there is no problem such as an error due to the operation of an oscilloscope or the like, difficulty in measurement work, or the like when using an existing jitter measuring instrument.
  • High accuracy: Jitter analysis of the test clock (or output data) can be performed.
  • the test apparatus including the jitter detection circuit for acquiring and analyzing the jitter of the device under test has been described, but the means for detecting and analyzing the jitter is described in the second embodiment.
  • the present invention is not limited to the jitter detecting circuit shown, but may include other jitter analyzing means.
  • the phase difference of the recovered clock detected by the jitter detection circuit shown in the second embodiment is input, the distribution of the phase difference is obtained, and the distribution is output as the jitter distribution data of the output data of the LSI under test.
  • a phase difference distribution circuit can be provided.
  • the position data output from the time interpolator shown in the first and second embodiments and the corresponding recovery clock output from the digital filter are input to indicate the position data and the recovery clock.
  • the phase difference of edge timing is detected, the distribution of the phase difference is obtained, and the clock and output data of the device under test are detected. It is also possible to provide a jitter distribution circuit for outputting as one piece of jitter distribution data.
  • the clock resilience paris circuit constituting the semiconductor test apparatus is based on a time interpolator for acquiring output data of the device under test as time-series level data, and a level data acquired by the time interpolator.
  • a digital filter capable of acquiring and outputting a recovered clock it can be combined with any circuit or device, and the use and purpose of the semiconductor test device are not particularly limited.
  • the semiconductor test apparatus of the present invention by providing the time interpolator and the digital filter, the system clock output from the test device is obtained, and the rise and fall of the system clock are obtained. With this edge timing, a recovery clock with a frequency of the internal clock higher than the system clock can be obtained.

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Abstract

　ＤＵＴから出力されるシステムクロックのエッジタイミングで、システムクロックより高速の内部クロックに同期したリカバリクロックを取得する。ＤＵＴ１のシステムクロックを入力するフリップ・フロップ２１ａ～２１ｎと、一定のタイミング間隔で遅延させたストローブをＦＦ２１に順次入力し、時系列のレベルデータを出力させる遅延回路２２と、ＦＦ２１から出力される時系列のレベルデータを入力し、エッジタイミングを示す位置データに符号化するエンコーダ２８を備えるタイムインターポレータ２０と、エンコーダ２８の位置データを順次格納し所定のタイミングで出力する複数のレジスタ４１ａ～４１ｎを備え、レジスタ４１からの位置データをリカバリクロックとして出力するディジタルフィルタ４０と、リカバリクロックを選択信号としてＤＵＴ１の出力データを選択するデータ側セレクタ３０を備える構成としてある。

Description

技術分野
本発明は、 ¾ ^験デバイスから出力される出力データを所定の期待値データと 比較して、 当該被試験デバイスの良否を判定する半導体試験装置に関し、 特に、 デパイスのシステムクロックよりも高速な内部クロックのデータレートでデータ が出力される、 例えば O D R (Octal Data Rate) 型デバイスに代表されるよう 明
な高速デバイスの試験に好適な半導体試験装置に関する。 書
背景技術
一般に、 半導体デバイスの試験を行う半導体試験装置 （L S Iテスタ） は、 試 験対象となる ¾ 験デバイス （DUT： Device Under Test) に所定の試験パター ン信号を入力し、 当該被試験デバイスから出力される出力データを所定の期待値 パターン信号と比較して、 その一致， 不一致を判定することにより、 当該！^験 デバイスの良否を検出， 判定するようになっている。
第 8図を参照して、 この種の半導体試験装置について説明する。 同図は、 従来 の一般的な半導体試験装置 （L S Iテスタ） の概略構成を示すブロック図である。 同図に示すように、 従来の L S Iテスタ 1 1 0は、 被試験デバイス （D U T) 1 0 1の出力データを比較電圧とレベル比較するレべノレコンパレータ 1 1 1と、 被試験デバイス 1 0 1の出力データを所定の期待値と比較するパターン比較器 1 1 2、 及び被試験デバイス 1 0 1の出力データを所定のタイミングでパターン比 較器 1 1 2に入力するためのフリップ'フロップ 1 2 1等を有している。
このような構成からなる従来の半導体試験装置では、 まず、 図示しないパター ン発生器から！^験デバイス 1 0 1に所定の試験パターン信号が入力され、 被試 験デバイス 1 0 1から所定の信号が出力データとして出力される。 被試験デパイ ス 1 0 1から出力された出力データはレベルコンパレータ 1 1 1に入力される。 レベルコンパレータ i l lに入力された出力データは、 比較電圧とレベル比較さ れ、 フリップ ·フロップ 1 2 1に出力される。
フリップ'フロップ 1 2 1では、 レベルコンパレータ 1 1 1からの信号が入力 データとして保持され、 図示しないタイミング発生器からのストローブをクロッ ク信号として、 所定のタイミングで出力データが出力される。 フリップ'フロッ プ 1 2 1から出力された出力データは、 パターン比較器 1 1 2に入力され、 テス タ内のパターン発生器から出力される所定の期待値データと比較され、 比較結果 が出力される。 この比較結果により、 出力データと期待値との一致， 不一致が検 出され、 被試験デバイス 1 0 1の良否 （P a s s /F a i l ) の判定が行われる。 このように、 従来の半導体試験装置 （L S Iテスタ） では、 被試験デバイスか ら出力される出力データは、 テスタ内部で予め定められたタイミングで出力され るストローブのタイミングで取得されるようになっており、 このストロープは、 被試験デバイスと独立に設けられたタイミング発生器から出力されるタイミング 信号となっていた。 ところが、 このようにテスタから出力される独立したタイミ ング信号によつて被試験デパイスの出力データを取得する従来の半導体試験装置 では、 デバイス内部でシステムクロックよりも高速な内部クロックが生成され、 その内部クロックのタイミングで出力データが出力される高速デバイスの試験に 対応できないという問題が発生した。
近年、 L S Iの高速ィ匕の進展が著しく、 データ転送の高速化を図るため、 例え ば O D R (Octal Data Rate) 型デパイスに代表される新たな半導体デパイスが 提供されている。 この種のデバイスは、 第 9図に示すように、 P L L回路等によ つてデバイス 1 0 1のシステムクロックの n倍の周波数の内部クロックが生成さ れ、 システムクロックよりも高速な内部クロックのタイミングでデータ出力が行 われるようになつている。 例えば、 O D R型のデバイスでは、 システムクロック の 4倍の内部クロックが生成され、 更にこの内部クロックの立ち上がりと立ち下 がりの両エッジに同期して D D R (Double Data Rate) でデータが出力される ことで、 システムクロックの 8倍のデータレートのデータ出力が実現されている。 D D Rは、 各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイ ミングでデータ転送を行う方式で、 クロックの立ち上がりエッジ （又は立ち下が りエツジ） のみでデータ転送を行う S D R (Single Data Rate) 方式と比べて、 同じクロックサイクルで 2倍のデータ転送が可能となるものである。
このようなデバイスについて試験を行う場合には、 デパイスのシステムクロッ クの立ち上がり及び立ち下がりの両エッジタイミングで、 つ、 システムクロッ クの数倍の周波数で出力される内部クロックのデータレートでデータを取得しな ければならない。
しかしながら、 上述したように、 従来の半導体試験装置では、 被試験デバイス からの出力データは、 ネ^;験デバイスとは独立したタイミング発生器から出力さ れるタイミング信号によって取得されるようになっていた。 このため、 出力デー タを被試験デバイスから出力されるクロックのエッジタイミングで取得すること も、 システムクロックの数倍の周波数の内部クロックのデータレートで取得する こともできなかった。
すなわち、 従来の半導体試験装置の構成では、 システムクロックのエッジタイ ミングで、 かつ、 システムクロックよりも高速な内部クロックのデータレートで データ出力が行われるデバイスについて試験を実施することができなかつた。 本発明は、 このような従来の技術が有する問題を解決するために提案されたも のであり、 ネ^:験デパイスから出力されるシステムクロックを取得し、 当該シス テムクロックの立ち上がりや立ち下がりのエッジタイミングで、 システムクロッ クより高速の内部クロックの周波数のリカバリクロックを取得することにより、 システムクロックのエッジタイミングで、 かつ、 システムクロックよりも高速な 内部クロックのデータレートでデータが出力される 験デパイス、 例えば O D R (Octal Data Rate) 型デバイスに代表されるような高速デバイスの試験を可 能とした半導体試験装置の提供を目的とする。 発明の開示
上記目的を達成するため、 本発明の半導体試験装置は、 請求の範囲第 1項に記 載するように、 被試験デバイスから出力されるクロックを入力し、 このクロック を一定のタイミング間隔を有する複数のストロープによって取得し、 時系列のレ ベルデータとして出力するとともに、 当該レベルデータの立ち上がりエッジ及ぴ 又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に入力 し、 選択されたレベルデータのエッジタイミングを示す位置データを出力する第 一のタイムインターポレータと、 ネ^;験デパイスから出力される出力データを入 力し、 この出力データを一定のタイミング間隔を有する複数のストローブによつ て取得し、 時系列のレベルデータとして出力する第二のタイムインターポレータ と、 第一のタイムインターポレータから出力される位置データを入力， 保持し、 一又は二以上の位置データから、 所定のエッジタイミングを示すリカバリクロッ クを出力するディジタルフィルタと、 第二のタイムインターポレータから出力さ れる時系列のレベルデータを入力し、 当該レベルデータをディジタルフィルタか ら出力されるリカバリクロックのエッジタイミングで選択して！^験デパイスの 被測定データとして出力するデータ選択回路と、 を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 まず、 第一及び第 二のタイムインターポレータを備えることにより、 ネ 験デバイスから出力され るクロック及び出力データを、 時系列のレベルデータとして取得することができ る。 この時系列のレベルデータは、 被試験デバイスのクロック （及び出力デー タ） の信号変化点であるエッジタイミングを示すものである。 従って、 タイムィ ンターポレータに ¾ 験デバイスから出力されるシステムクロック信号を入力し、 そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、 当該位置データを、 ネ^;験デパイスの出力データを取得するためのタイミング信 号として用いることができる。
特に本発明では、 エッジセレクタを備え、 タイムインターポレータで取得され る時系列のレべノレデータを、 ①クロックの立ち上がりエッジ、 ②立ち下がりエツ ジ、 又は、 ③立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデ ータとして選択的に出力することができる。 これにより、 ネ麟験デバイスのクロ ックの立ち上がりエツジ及び立ち下がりエツジの双方のェッジタイミングで出力 データを取り込むことが可能となり、 D D R型デバイスにも対応できるようにな る。
また、 このようにクロックの立ち上がりエッジと立ち下がりエッジのレべノレデ ータを選択的に出力可能とすることで、 例えば D D R型デバイスにおいて立ち下 がりエッジ （又は立ち上がりエッジ） の精度が悪い場合に、 立ち上がりエッジ (又は立ち下がりエッジ） のみを用いて出力データを取り込むことも可能となる。 そして、 本発明の試験装置では、 更にディジタルフィルタを備えることにより、 タイムインターポレータで取得されるクロックの位置データを保持， 格納し、 例 えばシステムクロックの n倍の周波数等の所望のタイミングに補正されたリカバ リクロックとして出力することができる。
第一のタイムインターポレータでは、 クロックのエッジタイミングを示すレべ ルデータ及び位置データを取得することができるが、 例えば、 ネ^:験デバイスが システムクロックの n倍の周波数の内部クロックに従ってデータを出力する場合、 l Z nの周波数のシステムクロックのエッジタイミングが得られても、 nサイク ルに 1回の立ち上がりエツジ又は立ち下がりエッジしか検出できず、 他のサイク ルでは信号変ィ匕点 （立ち上がりエッジ又は立ち下がりエッジ） が検出できず、 そ の結果、 n倍の周波数の内部クロックのタイミングェッジ jま nサイクルに 1回し か取得できないことになる。
また、 被試験デバイスから出力されるクロック信号はジッタを有しており、 取 得されるレベルデータ及ぴ位置データが示すエッジタイミングが、 試験データを 取得するためのタイミング信号として適正なタイミングとならな ヽ場合もある。 そこで、 タイムインターポレータで取得される被試験デパイスのシステムクロ ックの位置データをディジタルフィルタに入力， 格納することにより、 例えばシ ステムクロックの n倍の周波数の内部クロックに対応した周期のエッジタイミン グを示すク口ック信号であって、 正確かつ適正なタイミングに補正されたリカバ リクロックを出力させることができる。 そして、 このリカバリクロックを選択信 号として被試験デバイスの出力データを選択するデータ選択回路を備えることで、 タイムインターポレータで取得される出力データの時系列のレベルデータを、 所 定の期待値データと比較される被測定データとして選択， 出力することができる。 これにより、 被試験デバィスから出力される出力データが当該デバイスから出 力されるシステムクロックより高速の内部クロックに基づレ、て出力される場合に も、 また、 システムクロックがジッタにより変動した場合にも、 所望の周波数で 適正なエッジタイミングを示すリカバリクロックを出力することができる。
このように、 本発明に係る半導体試験装置によれば、 ^験デバイスのシステ ムクロックの周波数ゃジッタの影響等に左右されなレ、所望のリカバリクロックを 取得でき、 このリカバリクロックを用いてネ^:験デパイスの出力データを取り込 むことが可能となり、 O D R型デパイス等の高速ィ匕された半導体デバイスであつ ても、 容易かつ確実に正確な試験を実施できるようになる。 具体的には、 請求の範囲第 2項に記載するように、 第一のタイムインターポレ ータは、 被試験デバイスから出力されるクロックを入力する並列に接続された複 数の順序回路と、 一定のタイミング間隔で遅延させたストロープを複数の順序回 路に順次入力し、 当該順序回路から時系列のレベルデータを出力させる遅延回路 と、 複数の順序回路から出力される時系列のレベルデータの、 立ち上がりエッジ を示すレベルデータ， 立ち下がりエッジを示すレベルデータ、 又は立ち上がり及 び立ち下がりエツジを示すレベルデータを選択的に出力するエツジセレクタと、 エッジセレクタで選択されるレベルデータを入力し、 エッジタイミングを示す位 置データに符号化して出力するエンコーダと、 を備え、 ディジタルフィルタは、 第一のタイムィンターボレータから出力される位置データを順次格納するととも に、 格納された位置データを所定のタイミングで出力する、 直列に接続された一 又は二以上のレジスタを備え、 このレジスタから出力される一又は二以上の位置 データから、 所定のエッジタイミングを示すリカパリクロックを出力し、 第二の タイムインターポレータは、 ¾1¾験デバイスから出力される出力データを入力す る並列に接続された複数の順序回路と、 一定のタイミング間隔で遅延させたスト ロープを複数の順序回路に順次入力し、 当該順序回路から時系列のレベルデータ を出力させる遅延回路と、 を備え、 データ選択回路は、 ディジタルフィルタから 出力されるリカバリクロックを選択信号として、 第二のタイムィンターポレータ から入力される時系列のレベルデータのうち、 一のデータを選択し、 ネ^験デバ イスの被測定データとして出力するセレクタを備える構成としてある。
また、 請求の範囲第 3項に記載するように、 エッジセレクタは、 一の順序回路 の反転出力と次段の順序回路の非反転出力を入力する第一の AND回路と、 一の 順序回路の非反転出力と次段の順序回路の反転出力を入力する第二の AND回路 と、 第一及び第二の AND回路の出力を入力する O R回路と、 第一の AND回路, 第二の AND回路及び O R回路の出力のいずれかを選択するセレクタとからなる、 一又は二以上のセレクタ回路からなる構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 エッジセレクタを 含む第一及び第二のタイムインターポレータ， ディジタルフィルタ及びデータ選 択回路を、 序回路や遅延回路， エンコーダ， レジスタ， セレクタ， AND回路， O R回路等、 既存の手段を用いて簡単に構成することができる。 これにより、 L S Iテスタが複雑化， 大型化， 高コスト化等することなく、 簡易な構成によって 本発明に係る半導体試験装置を実現することができる。
また、 このように順序回路や遅延回路， レジスタで構成される本発明の半導体 試験装置によれば、 順序回路やレジスタの数、 遅延回路の遅延量を変更すること で、 タイムインターポレータ及びディジタルフィルタにおける時系列のレベルデ ータゃ位置データのビット幅 （順序回路， レジスタの数） や分解能 （遅延回路の 遅延量） を任意の値に設定することができる。 これにより、 データレートゃジッ タ幅等に応じて種々の設定が可能となり、 あらゆる L S Iにも対応できる汎用性， 利便性の高レヽ半導体試験装置を実現することが可能となる。
なお、 タイムインターポレータ及ぴディジタルフィルタに備えられる順序回路 やレジスタ.は、 フリップ'フロップゃラッチ等、 既存の回路を用いて簡単に構成 することができる。 但し、 被試験デバイスからの出力データを一定のタイミング 間隔で取得して時系列のレベルデータとして出力できる限り、 また、 エッジタイ ミングを示す位置データを保持， 格納して所定のタイミングで出力できる限り、 フリップ ·フ口ップゃラッチの他、 どのような回路構成とすることもできる。 そして、 本発明の半導体試験装置は、 請求の範囲第 4項に記載するように、 デ イジタルフィルタは、 第一のタイムインターポレータから入力される位置データ のエッジの有無を検出し、 エッジが検出された場合に、 レジスタに格納された位 置データを出力させるエッジ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 エッジ検出回路を 備えることで、 第一のタイムインターポレータで取得されるクロックの位置デー タのうち、 信号変化点を示すエッジが検出された位置データのみを、 リカバリク ロックの基準となる位置データとしてレジスタに格納， 出力させることができる。 例えば O D R型デパイスのシステムクロックの場合、 出力データのデータレー トの 1 8となる。 このため、 第一のタイムインターポレータで取得されるシス テムクロックの立ち上がり又は立ち下がりエツジの位置データのみでは、 出力デ ータの立ち上がり及び立ち下がりエッジの 8回に 1回分しカ 言号変ィ匕点 （立上が りエッジ及び立下がりエッジ） が検出されないことになり、 8倍のデータレート で出力される出力データを取得することができない。
そこで、 本発明では、 取得される位置データのエッジの有無を検出するエッジ 検出回路を備え、 エッジが検出された位置データをレジスタに格納し、 この位置 データに基づいて内部クロックの周波数タイミングでリカバリクロックを出力す るようにしてある。 これによつて、 ネ^;験デバイスのシステムクロックのエッジ タイミングを所定の周波数で出力し、 被試験デバイスの出力データのデータレー トに対応したリカバリクロックを出力することができる。
また、 このようにエツジが検出されたシステムクロックの位置データに基づ!/ヽ てリカパリクロックを出力することで、 例えば、 取得された位置データの平均値 を求めてリカパリクロックとして出力する場合にも、 実際のシステムクロックの エッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力す ることができ、 より正確で信頼性の高レ、半導体試験を実施できる。
また、 請求の範囲第 5項に記載するように、 ディジタルフィルタのレジスタは、 ェッジ検出回路で検出される位置データのェッジの有無に拘わらず、 格納してい る位置データを所定のタイミングで出力する構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 第一のタイムィン ターポレータで取得されるクロックの位置データの信号変化点を示すェッジが検 出されない場合に、 レジスタに既に格納されている前サイクルのクロックの位置 データを所定のタイミングで出力させることができ、 この前サイクルの位置デー タに基づいてリカパリクロックを出力することができる。 ' .
第一のタイムインターポレータから出力されるクロックの位置データのうち、 上述した請求の範囲第 4項のように、 エッジが検出された位置データのみをレジ スタに格納してリカバリクロックの基準とすることもできるが、 例えばジッタの 影響等により位置データのエッジが検出されない場合などに、 取得できる位置デ ータが少なくなつたり、 位置データを取得できる周期も一定とならないことがあ る。 このため、 例えば複数の位置データの平均値を求めてリカバリクロックを出 力する場合に、 正確なリカパリ.クロックを出力させるためにレジスタを多数備え る必要が生じる。 そこで、 本発明では、 取得される位置データのエッジが検出さ れない場合には、 既に前サイクルで格納されているエッジが検出された位置デー タをレジスタから出力させ、 その位置データに基づいてリカパリクロックを出力 することができるようにしてある。
これにより、 実際に取得される位置データのエッジタイミングを反映しつつ、 位置データの取得周期を一定とし、 レジスタの設置数の最適化を図ることができ、 テスタ構成が複雑化， 大型化， 高コスト化等することなく、 簡易な構成で、 信頼 性の高い半導体試験装置を実現できる。
なお、 第一のタイムインターポレータのクロックの位置データのエツジが検出 されない場合に、 レジスタに格納されている前サイクルの位置データをリカバリ ク口ックの基準として出力させる力否かは切替可能に構成できる。 これにより、 例えば^験デバイスのク口ックの実際のエッジタイミングのみを用いることで、 より厳密な機能試験やジッタ解析等を行うような場合には、 エッジが検出された 位置データのみを選択し、 一定周期の平均値から被試験デバィスの出力データや クロックデータを検査する口ジック試験を行うような場合には、 既に格納されて いる前サイクルの位置データも使用するというように、 試験内容等に応じて位置 データを選択的に採用することができる。
また、 請求の範囲第 6項に記載するように、 レジスタが二以上備えられる場合 に、 ディジタルフィルタは、 二以上のレジスタからそれぞれ出力される位置デー タを入力し、 各位置データが示すエッジタイミングの平均値を算出し、 当該平均 値を前記リカバリクロックとして出力する平均値算出回路を備える構成としてあ る。
このような構成からなる本発明の半導体試験装置によれば、 ディジタルフィル タに複数のレジスタと、 各レジスタの位置データを入力する平均値算出回路を備 えることで、 タイムインターポレータから出力される位置データを複数のレジス タに格納し、 この複数の位置データの平均値を算出してリカバリクロックとして 出力できる。 これにより、 複数の位置データが示すエッジタイミングの平均値を 本発明に係るリカパリクロックとして用いることができ、 各:^験デバイスの実 際のシステムクロックのエッジタイミングを反映した正確かつ適正なタイミング 信号とすることが可能となり、 クロックのエッジが検出されない場合や、 ジッタ によりエッジタイミングが変動した場合にも、 被試験デパイスのクロックのエツ ジタイミングを正確に示すリカパリクロックを取得することができる。
また、 請求の範囲第 7項に記載するように、 ディジタルフィルタは、 二以上の レジスタのうち一のレジスタから出力される位置データと、 平均値算出回路から 出力される平均値のいずれか一方を選択してリカバリクロックとして出力する平 均値切替スィツチを備える構成としてある。 ― このような構成からなる本発明の半導体試験装置によれば、 平均値切替スィッ チを備えることで、 ディジタルフィルタから出力されるリカパリクロックとして、 特定のレジスタから出力される位置データと、 複数のレジスタの位置データの平 均値とを、 選択的に切り替えて出力させることができる。
これにより、 例えば、 ネ^験デパイスのシステムクロックのジッタによるタイ ミング変動を考慮した機能試験を行うような場合には、 複数のレジスタの平均値 をリカパリクロックとして出力し、 ジッタによるタイミング変動に拘わらず、 被 試験デパイスのシステムクロックや出力データ自体を検査するロジック試験を行 うような場合には、 複数のレジスタのうち、 一のレジスタから出力される位置デ ータをリカバリクロックとして使用するとレ、うように、 試験内容等に応じてリカ パリクロックを選択的に使い分けることが可能となり、 より汎用性， 拡張性に優 れた半導体試験装置を実現することができる。
また、 請求の範囲第 8項に記載するように、 ディジタルフィルタは、 レジスタ から出力される位置デ^ "タに所定の補正値を加算し、 当該位置データが示すエツ ジタイミングを補正してリカバリクロックとして出力するタイミング補正回路を 備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 タイミング補正回 路を備えることにより、 一のレジスタから出力される位置データや、 二以上のレ ジスタから出力される位置データの平均値に対して、 セットアップタイムやホー ルドタイム等を加味した設定値 （補正値） を加算し、 適正なエッジタイミングに 補正されたリカバリクロックを出力させることができる。
一般に、 出力データをクロック信号により安定的に取得するためには、 クロッ クに対する出力データのセットアップタイム （又はホールドタイム） を考慮する 必要がある。 そこで、 本発明では、 ディジタルフィルタのレジスタから出力され る位置データに対して、 セットアップタイムやホールドタイムの設定値を加算す るタイミング補正回路を備えることにより、 出力データのセットアップタイムや ホールドタイムを加味して適正なエッジタイミングに補正されたリカパリクロッ クを出力できるようにしてある。 これにより、 タイムインターポレータから出力 される時系列のレベルデータを、 より適正なタイミングにネ 正されたリカパリク ロックによつて取得することができ、 より正確で信頼性の高レヽ半導体試験装置を 提供することができる。
また、 請求の範囲第 9項に記載するように、 本発明の半導体試験装置では、 デ イジタルフィルタから出力されるリカパリクロックを複数入力し、 各リカパリク ロックの示すェッジタイミングの位相差を検出して、 ¾ ^験デバイスのクロック のジッタを取得するジッタ検出回路を備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、 複数のリカバリク ロックを入力するジッタ検出回路を備えることにより、 各リカパリクロックのェ ッジタイミングを示す位置データを減算処理することで、 リカパリクロック間の 位相差を検出することができる。 また、 この位相差の分布を取得し、 位相差のば らつきや広がりを示す分布データとして出力することができる。 リカパリクロッ クの位相差は、 被試験デバイスのシステムクロックのジッタを示すものであり、 リカパリクロックの位相差とその分布データを取得することにより、 ネ^:験デバ イスのクロック及び出力データジッタ解析を行うことが可能となる。
これにより、 本発明では、 例えば、 オシロスコープ等の操作による誤差や測定 作業の困難性等、 既存のジッタ測定器を用いる場合のような問題が生じることな く、 容易かつ正確， 確実に、 精度の高い被試験デバイスの出力データ及びクロッ クのジッタ解析を行うことができる。
さらに、 本発明の半導体試験装置は、 請求の範囲第 1 0項に記載するように、 第一及び第二のタイムインターポレータをそれぞれ接続し、 当該第一及び第二の タイムィンターボレータから出力されるデータを所定のデータ選択回路に分配す るパスを備える構成としてある。
このような構成とすることにより、 本発明の半導体試験装置では、 第一， 第二 のタイムインターポレータから出力される時系列のレべノレデータは、 パスを介し てデータ選択回路に振り分けて入力することができ、 所望のクロックを所望の出 力データに割り当ててデータ選択回路に入力して被測定データを取得することが できる。 これにより、 ¾ ^験デパイスに応じて第一， 第二のタイムインターポレ 一タ及ぴデータ選択回路が複数備えられる場合にも、 各ク口ック及び出力データ を任意に組み合わせて被測定データを取り込むことができ、 より？凡用性， 利便性 の高い L S Iテスタを実現することができる。 図面の簡単な説明
第 1図は、 本発明の第一実施形態に係る半導体試験装置の構成を示すプロック 図である。
第 2図は、 ネ^:験デパイスのシステムクロックから得られるリカパリクロック のタイミングで内部クロックに従って出力される出力データを取得する Hold Edgeモードの動作例を示す信号図である。 - 第 3図は、 Hold Edge モードの動作例を示す信号図で、 エッジセレクタのモ ードとして S D R： Rise Edgeを選択した場合である。
第 4図は、 Hold Edge モードの動作例を示す信号図で、 エッジセレクタのモ ードとして D D R： Both Edgeを選択した場合である。
第 5図は、 ディジタルフィルタのモード切替スィツチを Direct Edgeに切替え た場合にシステムクロックのエッジタイミングで出力データを取得する場合の信 号図で、 （a ) はクロックのエッジタイミングを立ち上がりエッジで、 （b ) は 立ち上がり及び立ち下がりの両エッジでデータを取得する場合である。
第 6図は、 エッジセレクタのモードを S D R： Rise Edgeモードに切替えてデ イジタルフィルタにおいてシステムクロックの立ち上がり及ぴ立ち下がりのエツ ジタイミングでリカバリクロックを取得する場合の信号図である。
第 7図は、 本発明の第二実施形態に係る半導体試験装置の構成を示すプロック 図である。
第 8図は、 従来の一般的な半導体試験装置の概略構成を示すプロック図である。 第 9図は、 システムクロックより高速な内部クロックのデータレートでデータ を出力する半導体デバイスの概略構成を示すブロック図である。 発明を実施するための最良の形態
以下、 本発明に係る半導体試験装置の好ましい実施形態について、 図面を参照 しつつ説明する。
[第一実施形態]
まず、 第 1図〜第 6図を参照して、 本発明に係る半導体試験装置の第一実施形 態について説明する。 第 1図は、 本発明の第一実施形態に係る半導体試験装置の構成を示すプロック 図である。 同図に示すように、 本実施形態に係る半導体試験装置は、 被試験デバ イス （DU T) 1の機能試験を行う L S Iテスタ 1 0を備えており、 L S Iテス タ 1 0が被試験デバイス 1から出力される出力データを被測定データとして取得 し、 これを所定の期待値データと比較することにより、 当該ネ^;験デバイス 1の 良否を判定するようになっている。
ネ^:験デバイス 1は、 図示しないパターン発生器等から信号が入力されること により所定の出力データを出力するとともに、 クロック信号 （システムクロッ ク） を出力するようになつている。
このように L S I自体からクロックが出力されるものとして、 例えば上述した 「RapidIO」 （登録商標） や 「Hyper ranport」 （登録商標） 等を使用した L S ίや、 バス 'システムを P C Iバスから 「RapidIO」 に変換するためのブリッジ L S I等があり、 本実施形態の試験装置では、 このようなデパイスの試験が行え るようになっている。
そして、 本実施形態の被試験デバイス 1は、 第 9図で示したデバイスのように、 P L L回路等によってシステムクロックの n倍の周波数の内部クロックが生成さ れ、 システムクロックよりも高速な内部クロックのタイミングでデータ出力が行 われるデバイスを構成するようになっている。
この種のデバイスとしては、 例えば O D R型のデバイスがある。 O D R型デバ イスは、 システムクロックの 4倍の内部クロックが生成され、 更にこの内部クロ ックの立ち上がりと立ち下がりの両エッジに同期してデータが出力される （D D R ： Double Data Rate) ことで、 システムクロックの 8倍のデータレートのデ ータ出力が実現されるようになっている。 本実施形態の半導体試験装置では、 こ のような〇 D R型デパイスにつレ、ても正確な試験が行えるようになっている。
L S Iテスタ 1 0は、 ネ 験デバイス 1から出力されるクロック及び出力デー タを各チャンネル （各ソースシンクロナス回路） に入力することで、 ¾ 験デバ イス 1のシステムクロックから所望の周波数で、 かつ、 適正なエッジタイミング を示すリカパリクロックを取り出し、 当該リカノくリクロックが示すタィミングで 出力データを取得して、 被測定データとして出力できるようにしたものである。 具体的には、 L S Iテスタ 1 0は、 第 1図に示すように、 被試験デパイス 1か ら出力されるクロック信号を入力するクロック側のソースシンクロナス回路 （ク ロックリカパリ回路） 10 aを備えるとともに、 被試験デバイス 1から出力され る出力データを入力するデータ側のソースシンクロナス回路 10 b, 10 c. . . 10 n (図示せず） を備えている。
各ソースシンクロナス回路 10 a, 10 b, 10 c. . . は、 クロック側にデ イジタルフィルタ 40が備えられることを除いて同様の構成となっており、 被試 験デバイス 1から出力されるクロック又は出力データを、 それぞれ一定のタイミ ング間隔を有する複数のストローブで取得して、 時系列のレベルデータとして出 力するとともに、 当該時系列のレベルデータを用いて被試験デバイス 1のクロッ クのエッジタイミングで出力データを選択， 取得できるようになつている。
各ソースシンクロナス回路 10 a, 10 b, 10 c. . . は、 ！^験デパイス 1から出力される各クロック及び出力データについてパーピン対応となっており、 それぞれほぼ同一構成の回路が一つずつ割り当てられるようになつている。
本実施形態では、 第 1図に示すように、 ^験デバイス 1のクロック側に一つ のソースシンクロナス回路 10 aが備えられるとともに、 ネ^:験デパイス 1の出 力データ側に l〜n個のソースシンクロナス回路 10 b， 10 c. . . が備えら れている。 クロック側のソースシンクロナス回路 10 aは、 データ側のソースシ ンクロナス回路 10 b， 10 c. . . と異なり、 ディジタルフィルタ 40を備え たクロックリカパリ回路を構成している。
そして、 各ソースシンクロナス回路 10 a, 10 b, 10 c . . . 力 タイム インターポレータ 'バス 50を介して相互に接続されており、 後述するように、 タイムインターポレータ 'バス 50の制御により、 所定のチャンネル （ソースシ ンク口ナス回路） 間で信号の入出力が行われるようになっている。
各ソースシンクロナス回路は、 第 1図に示すように、 クロック側， 出力側とも、 それぞれがほぼ同一の構成となっており、 具体的には、 レベルコンパレータ 1 1 と、 パターン比較器 12を備えるとともに、 タイムインターポレータ 20， 及 ぴディジタルフィルタ 40を備えている。
レベルコンパレータ 1 1は、 従来の LS Iテスタの場合と同様、 被試験デバィ ス 1からの出力信号 （クロック又は出力データ） を入力し、 所定の比較電圧とレ ベル比較して、 タイムインターポレータ 20に信号を出力する„ パターン比較器 1 2は、 後述するタイムインターポレータ 2 0及びディジタル フィルタ 4 0を介してセレクタ 3 0で選択された被試験デパイス 1の出力データ を所定の期待値と比較し、 試験結果を出力する。
タイムインターポレータ 2 0は、 ネ獄験デパイス 1から出力されるクロック又 は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、 時系列のレべノレデータとして出力する。
具体的には、 タイムインターポレータ 2 0は、 複数の順序回路となるフリツ プ.フロップ 2 1 a〜2 1 nと、 遅延回路 2 2， エッジセレクタ 2 3及びェンコ ーダ 2 8を備えている。
複数のフリップ'フロップ 2 1 a〜 2 1 nは、 本実施形態では並列に接続され た D型フリップ ·フロップ群からなり、 それぞれレベルコンパレータ 1 1を介し て¾ ^験デバイスから出力される出力信号 （クロック又は出力データ） を、 入力 。データとして入力する。 そして、 遅延回路 2 2を介して入力されるストローブを クロック信号として、 所定のタイミングで入力されたデータを出力する。
なお、 複数のフリップ'フロップ 2 1 a〜2 1 nの一番目のフリップ'フロッ プ 2 1 aは初期値用で、 後述するセレクタ 3 0には二番目以降のフリップ'フロ ップ 2 1 b〜2 1 nの出力データが入力される。
ここで、 各タイムインターポレータ 2 0に備えられる複数の順序回路としては、 本実施形態のフリップ'フロップ 2 1 a〜.2 1 n以外の順序回路、 例えば、 ラッ チによって構成することもできる。
このようにタイムインターポレータ 2 0の順序回路としてラッチを備えるよう にしても、 本実施形態の場合と同様の効果を奏することができる。
また、 タイムインターポレータ 2 0に備えられる順序回路は、 ネ獄験デバイス 1からのク口ック及ぴ出力データを一定のタイミング間隔で取得し、 時系列のレ ベルデータとして出力できる限り、 本実施形態で示したフリップ ·フロップ 2 1 a〜2 I nやラッチの他、 どのような回路構成であっても良い。
遅延回路 2 2は、 一定のタイミング間隔で遅延させたストローブを複数のフリ ップ. フロップ 2 1 a〜2 1 nのクロック端子に順次入力し、 当該フリップ' フ ロップ 2 1 a〜2 1 nから時系列のレベルデータを出力させる。
ここで、 複数のフリップ ·フロップ 2 1 a〜2 1 nの数及び遅延回路 2 2の遅 延量は任意に設定， 変更することができ、 タイムインターポレータ 2 0で取得さ れる時系列のレベルデータのビット幅 （順序回路の数） や分解能 （遅延回路の遅 延量） を所望の値に設定することができる。
これにより、 試験対象となる被試験デバィス 1のデータレートゃジッタ幅等に 応じて、 取得される時系列のレベルデータを種々に設定でき、 どのような L S I にも対応が可能となっている。
また、 フリップ ·フロップ 2 1 a〜2 1 nに入力されるストローブは任意のタ イミング， 周波数に設定でき、 クロック側と出力データ側とで入力のタイミング や遅延量を異ならせることもできる。 本実施形態では、 ソースシンクロナス回路 の各チャンネル 1 0 a〜l 0 nごとに異なるタイミング発生器等を備えることに より、 クロック側と出力データ側とで、 それぞれ独立してストローブを入力でき ' るようにしてある （第 1図に示す STRB参照） 。 これにより、 被試験デバイス 1から出力されるクロックと出力データの位相差に応じて適切なタイミングに調 節することが可能となる。 被試験デパイス 1から出力されるクロックと出力デー タは、 位相が常に一致しているとは限らず、 例えば、 セットアップタイムがマイ ナスとなることも、 プラスとなることもある。 従って、 そのような場合に、 スト ローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることに より、 位相差のあるクロックと出力データに適切なタイミングでストローブが出 力されるように調節することができる。
エッジセレクタ 2 3は、 フリップ ·フロップ 2 1 a〜2 1 nから出力される時 系列のレベルデータを入力して、 当該レベルデータの、 立ち上がりエッジを示す レベルデータ， 立ち下がりエッジを示すレベルデータ、 又は立ち上がりエッジ及 び立ち下がりェッジを示すレベルデ一タを選択的に出力するようになっている。 具体的には、 本実施形態のエッジセレクタ 2 3は、 二個の AND回路 2 4， 2 5と、 一個の O R回路 2 6、 及び一個のセレクタ 2 7からなるセレクタ回路群が、 フリップ' フロップ 2 1 a〜2 1 nの出力に対応して複数備えられている。
第一の AND回路 2 4 ( 2 4 a〜2 4 n ) は、 第 1図に示すように、 複数のフ リップ'フロップ 2 1 a〜 2 1 nのうちの一のフリップ 'フロップ （例えば 2 1 a ) の反転出力と次段のフリップ'フロップ （例えば 2 l b ) の非反転出力を入 力する AND回路である。 この第一の AND回路 2 4の出力が、 クロックの立ち 上がりエッジを示す SDR用のレベルデータとして選択される （SDR： Rise Edgeモード) 。
第二の AND回路 25 (25 a〜25n) は、 第 1図に示すように、 複数のフ リップ .フロップ 21 a〜21 nのうちの一のフリップ ·フロップ （例えば 21 a ) の非反転出力と次段のフリップ ·フロップ （例えば 21 b) の反転出力を入 力する AND回路である。 この第二の AND回路 25の出力が、 クロックの立ち 下がりエッジを示す SDR用のレベルデータとして選択される （SDR： Fall Edgeモード) 。
OR回路 26 (26 a〜26n) は、 第 1図に示すように、 第一及ぴ第二の A ND回路24， 25の出力を入力する OR回路である。 この OR回路 26の出力 、 クロックの立ち上がり及び立ち下がりの双方のェッジを示す D D R用のレべ ルデータとして選択される （DDR： Both Edgeモード） 。
セレクタ 27 (27 a〜27n) は、 第 1図に示すように、 第一の AND回路 24, 第二の AND回路 25及び OR回路 26の各出力を入力し、 エッジセレク ト信号の切替によりいずれかを選択， 出力するマルチプレクサ等からなる選択回 路である。
このようなエッジセレクタ 23を備えることにより、 フリップ.フロップ 21 a〜 21 nを介して複数のストローブで取得される時系列のレベルデータが入力 されると、 セレクタ 27 a〜27 nの選択により、 ①第一の AND回路 24の出 力 （立ち上がりエッジのみ； S D R： Rise Edgeモード） 、 ②第二の AND回路 25の出力 （立ち下がりエッジのみ； SDR： Fall Edgeモード） 、 ③ OR回路 26の出力 （立ち上がり及ぴ立ち下がり双方のエッジ； DDR： Both Edge モ ード） のいずれかのモードが選択されて出力され、 選択されたレベルデータが示 すエッジタイミングが次段のエンコーダ 28で符号ィ匕される。
なお、 エッジセレクタ 23を構成する複数のセレクタ回路群は、 複数のフリツ プ 'フロップ 21 a〜 21 nの出力のうち、 一のフリップ'フロップと次段のフ リップ ·フロップの出力を入力するようになっているので、 セレクタ 27 a〜 2 7 nで選択されて出力されるレベルデータは、 フリップ ·フロップ 21 a〜21 n力 ら出力されるレベルデータより 1ビット分少ないデータとなる。 例えば、 5 個のフリップ'フロップ 21 a〜21 eから 5ビット分のレベルデータが出力さ れる場合、 エッジセレクタ 2 3で選択， 出力されるレベルデータは 4個のセレク タ 2 7 a〜2 7 dを介して出力される 4ビットのデータとなる。
従って、 エッジセレクタ 2 3に備えられる各回路、 すなわち、 第一の AND回 路 2 4 a〜2 4 n , 第二の AND回路 2 5 a〜 2 5 n， O R回路 2 6 a〜2 6 n， セレクタ 2 7 a〜2 7 nの数は、 それぞれ、 フリップ ·フロップ 2 1 a〜 2 1 n よりも一つ少ない数 （1〜 ー1個） となる。
エンコーダ 2 8は、 エッジセレクタ 2 3の複数のセレクタ 2 7 a〜 2 7 ηから 出力される時系列のレベルデータを入力し、 当該レベルデータを符号化して出力 するようになつている。 具体的には、 エンコーダ 2 8には、 フリップ 'フロップ 2 1 a〜 2 1 ηから一定間隔で順次出力され.るデータが、 エッジセレクタ 2 3の 各セレクタ 2 7 a〜2 7 nを介して順次入力され、 すべてのデータが揃ったタイ ミングでェンコ一ディングを行い、 その結果が出力される。
これにより、 フリップ'フロップ 2 1 a〜2 1 nから出力された時系列のレべ ルデータが、 エッジセレクタ 2 3を経由して選択され、 選択されたレベルデータ が符号ィヒされた位置データとして出力されることになる。 '
本実施形態では、 クロック側のソースシンクロナス回路 1 0 aのエンコーダ 2 8で符号ィヒされる位置データが、 ディジタルフィルタ 4 0に入力されることで、 ¾ 験デバイス 1のシステムロックのエッジタイミングを示すリカバリクロック が取得されるようになっている。
そして、 出力データ側のソースシンクロナス回路 1 0 b , 1 0 c . . では、 フ リップ · フロップ 2 1 a〜2 1 nから出力される時系列のレベルデータは、 セレ クタ 3 0に入力データとしてそのまま入力されるようになっており、 この出力デ ータ側のセレクタ 3 0に入力されたレベルデータのうち、 一のデータが、 デイジ タルフィルタ 4 0から出力されるリカパリクロックによって選択され、 選択され た一のデータが被試験デバィス 1の被測定データとして出力されることになる。 なお、 出力データ側のソースシンクロナス回路 1 0 b， 1 0 c . . . では、 本 実施形態ではェッジセレクタ 2 3とエンコーダ 2 8は使用されない （第 1図参 照） 。 従って、 出力データ側のタイムインターポレータ 2 0については、 エッジ セレクタ 2 3及びエンコーダ 2 8を省略することができる。
セレクタ 3 0は、 複数のフリップ 'フロップ 2 1 a〜2 1 nから出力される時 系列のレベルデータを入力データとして入力するとともに、 ディジタルフィルタ 4 0から出力されるリカパリクロック、 又はエンコーダ 2 8から出力される位置 データを選択信号として入力するデータ選択回路である。 そして、 リカパリクロ ック （又はエンコーダ 2 8の位置データ） が示すエッジタイミング、 すなわち、 被試験デバィス 1のシステムクロックのエッジタイミングで、 当該システムクロ ックのより高速の内部クロックの周波数タイミングで、 被試験デバイス 1の出力 データを選択し、 当該被試験デバィス 1の被測定データとして取得するようにな つている。 ' ·
具体的には、 セレクタ 3 0は、 マルチプレクサ等からなり、 データ入力側に複 数の各フリップ'フロップのうち初期値用のフリ "プ 'フロップ 2 1 aを除くフ リップ · フロップ 2 1 b〜2 1 nの各出力が直接接続されるとともに、 セレク ト 信号端子にはタイムインターポレータ 'パス 5 0が接続されている。
そして、 出力データ側のセレクタ 3 0には、 出力データ側のフリップ'フロッ プ 2 1 a〜2 1 nから出力される時系列のレベルデータが、 入力データとしてェ ッジセレクタ 2 3及びエンコーダ 2 8を介さず直接入力されるとともに、 タイム ィンターポレータ ·バス 5 0の制御により、 クロック側のディジタルフィルタ 4 0で取得されるリカバリクロックカ 又はクロック側のエンコーダ 2 8で取得さ れる位置データが選択信号として選択的に入力される。
これにより、 出力データ側のセレクタ 3 0では、 出力データ側タイムインター ポレータ 2 0のフリップ'フロップ 2 1 a〜2 1 nから出力される時系列のレべ ルデータが、 ディジタルフィルタ 4 0からのリカバリクロック、 又はエンコーダ 2 8からの位置データを選択信号として、 一のデータが選択されることになる。 そして、 このセレクタ 3 0で選択されたネ^験デパイス 1の出力データが、 パ ターン比較器 1 2に出力され、 ノ ターン比較器 1 2で所定の期待値と比較され、 試験結果が出力されることになる。
このセレクタ 3 0の選択信号の切替は、 後述するディジタルフィルタ 4 0の切 替スィツチ 4 7によって行われる。
—方、 クロック側のセレクタ 3 0には、 クロック側のフリップ.フロップ 2 1 a〜2 1 nから出力される時系列のレベルデータが、 入力データとしてエッジセ レクタ 2 3及びエンコーダ 2 8を介さず直接入力されるとともに、 上述したディ ジタルフィルタ 4 0の切替スィッチ 4 7の制御により、 クロック側のエンコーダ 2 8で取得される位置データ、 又はクロック側のディジタルフィルタ 4 0で取得 されるリカバリクロックが選択信号として選択的に入力される。
これにより、 クロック側のセレクタ 3 0では、 被試験デパイス 1のシステムク ロックがデータとして選択されることになり、 クロック側タイムインターポレー タ 2 0のフリップ ·フロップ 2 1 a〜2 1 nから出力される時系列のレベルデ一 タとして取得される！^験デパイス 1のクロックを、 ディジタルフィルタ 4 0か らのリカパリクロック、 又はエンコーダ 2 8からの位置データを選択信号として、 当該デパイスのク口ックの信号変化点であるエッジタイミングを示すレベルデー タによって取り込むことができる。 従って、 被試験デバイス 1のクロックについ て期待値が設定されている場合、 セレクタ 3 0を介して出力されるクロックデー タを、 クロック側のパターン比較器 1 2で所定の期待値と比較することができる。 ここで、 クロック側及び出力データ側の各セレクタ 3 0は、 タイムインターポ レータ ·バス 5 0の制御により、 入力される選択信号が切り換えられるようにな つており、 所望のセレクタ 3 0が使用できるようになつている。
具体的には、 出力データ側のセレクタ 3 0を使用して、 ¾ 験デバイス 1の出 力データを期待値と比較する場合には、 タイムインターポレータ 'バス 5 0を介 して、 ディジタルフィルタ 4 0のリカバリクロック、 又はクロック側のェンコ一 ダ 2 8からの信号が、 選択信号として出力側のセレクタ 3 0に入力される。 この 場合、 クロック側のセレクタ 3 0 (及びパターン比較器 1 2 ) は使用されなレヽこ とになる。
一方、 ク口ック側のセレクタ 3 0を使用して、 被試験デバィス 1のクロックを 期待値と比較する場合には、 タイムインターポレータ 'バス 5 0の制御により、 ディジタノレフィルタ 4 0のリカパリクロック、 又はクロック側のエンコーダ 2 8 からの信号は出力側のセレクタ 3 0に入力されない。 この場合には、 出力データ 側のセレクタ 3 0 (及びパターン比較器 1 2 ) は使用されないことになる。
このように、 本実施形態では、 ク口ック側及び出力データ側の各セレクタ 3 0 は、 試験内容等に応じてタイムインターポレータ 2 0からの出力信号が選択的に 入力されるようになっている。 その結果、 試験内容等によっては、 セレクタ 3 0 は、 クロック側又は出力データ側のソースシンクロナス回路の少なくとも一方に 備えられれば良く、 ク口ック側又は出力データ側のいずれかのセレクタ 3 0を省 略することも可能となる。
ディジタルフィルタ 4 0は、 クロック側のソースシンクロナス回路 1 0 aに備 えられ、 ク口ック側のタイムインターポレータ 2 0のエンコーダ 2 8から出力さ れるクロックの位置データを入力， 保持し、 一又は二以上の位置データから、 所 定のエッジタイミングを示すリカパリクロックを出力する。 具体的には、 デイジ タルフィルタ 4 0は、 複数のレジスタ 4 1 ( 4 1 a〜4 1 n ) と、 エッジ検出回 路 4 2， エッジ切替スィッチ 4 3 , 平均値算出回路 4 4， 平均値切替スィッチ 4 5， タイミング補正回路 4 6及びモード切替スィッチを備えている。
複数のレジスタ 4 1 a〜4 1 nは、 第 1図に示すように、 直列に接続された所 定数 （1〜！ 1 ) のレジスタ群からなり、 クロック側のタイムインターポレータ 2 0のエンコーダ 2 8から出力される位置データを順次格納するとともに、 格納さ れた位置データを所定のタイミングで出力する。 例えばエンコーダ 2 8が 3ビッ トの位置データを出力する場合には、 各レジスタ 4 1 a〜4 1 nは 3ビットの位 置データを入力， 格納するとともに、 所定のトリガ信号が入力されることで、 格 納している 3ビットの位置データを出力するようになっている。
より具体的には、 レジスタ 4 1 a〜4 1 nは、 まず、 エンコーダ 2 8の位置デ ータが最前段のレジスタ 4 1 aに入力， 格納され、 この位置データが所定のタイ ミングで出力されて、 直列に接続された次段のレジスタ 4 1 b〜4 1 nに順次入 力される。 最後段のレジスタ ηから出力される位置データは、 後述する平均値算 出回路 4 4に入力される。
また、 各レジスタ 4 1 a〜4 1 nから出力される位置データは、 次段のレジス タに入力されると同時に、 それぞれ、 平均値算出回路 4 4にも入力されるように なっている。 これによつて、 平均値算出回路 4 4において、 各レジスタ 4 1 a〜 4 1 nの位置データが示すエッジタイミングの平均値が算出されることになる。 さらに、 最前段のレジスタ 4 1 aから出力される位置データは、 後述する平均 値切替スィッチ 4 5にも入力されるようになっている。 これによつて、 平均値算 出回路 4 4から出力される位置データの平均値と、 最前段のレジスタ 4 1 aから 出力される位置データの、 いずれか一方の位置データが選択されるようになって いる。 なお、 本実施形態に係るレジスタ 4 1 a〜4 1 nの数は、 任意に設定， 変更す ることができ、 レジスタ 4 1 a〜4 1 nの数に応じて取得できる位置データの数， 位置データの平均値の分解能を調整することができる。
すなわち、 レジスタ 4 1 a〜4 1 nは、 タイムインターポレータから出力され る位置データを入力する少なくとも一つのレジスタ 4 1 aを備えていれば良く、 試験対象となるネ 験デバイス 1のデータレートゃジッタ幅等に応じて最適な数 とすることができる。
そして、 このレジスタ 4 1 a〜4 1 nに所定のタイミングでストローブが入力 され、 位置データが任意のタイミングで出力されることになる。
エッジ検出回路 4 2は、 タイムインターポレータ 2 0のエンコーダ 2 8から入 力される位置データのエッジの有無を検出する。 そして、 エッジが検出された場 合に、 最前段のレジスタ 4 1 aにエッジが検出された位置データを格納するとと もに、 各レジスタ 4 1 a〜4 1 nに既に格納されている位置データを出力させる ようになつている。
タイムインターポレータ 2 0で取得されるクロックの位置データは、 クロック の周波数に応じて一定周期で信号変化点 （立上がりエツジ又は立下がりエツジ） が検出される。 従って、 各レジスタ 4 1 a〜4 1 nにおいてクロック周期より高 速のスト口ープで位置データが取得されると、 信号変化点 （立上がりエツジ又は 立下がりエッジ） が存在しないデータも取得されることになり、 その場合には、 位置データにはエッジタイミングが示されないことになる。 このため、 このよう な位置データをレジスタ 4 1 a〜4 1 nに格納したとしても、 その位置データか らはクロックのエツジタィミングェッジは取得できないことになる。
そこで、 本実施形態では、 エンコーダ 2 8で取得される位置データのェッジの 有無を検出するエツジ検出回路 4 2を備えることにより、 エツジが検出された位 置データのみをレジスタ 4 1 a〜4 1 nに順次格納， 出力させ、 この位置データ に基づいてリカパリクロックを取得するようにしてある。
具体的には、 エッジ検出回路 4 2は、 エンコーダ 2 8からの位置データを入力 し、 当該位置データのエッジの有無を検出する。 そして、 位置データのエッジが 検出された場合には、'最前段のレジスタ 4 1 aにィネーブル信号を出力して （第 1図に示す 「E」 ) 、 最前段のレジスタ 4 1 aをデータ入力可能状態にする。 こ れによって、 最前段のレジスタ 4 1 aには、 エッジが検出された位置データが格 納されることになる。 一方、 位置データのエッジが検出されない場合には、 エツ ジ検出回路 4 2はイネ一プル信号を出力しない。 従って、 位置データのエッジが 検出されない場合、 最前段のレジスタ 4 1 aは入力不能状態となり、 エッジが検 出されなかった位置データはレジスタ 4 1 aに格納されない。
そして、 エッジ検出回路 4 2は、 さらに、 イネ一ブル信号をパルサ 4 2 a (第 2図に示す 「P」 ） に入力し、 各レジスタ 4 1 a〜4 1 ηに入力するトリガ信号 に変換し、 このトリガ信号を各レジスタ 4 1 a〜4 1 ηに入力して、 各レジスタ 4 1 a〜4 1 nに格納されている位置データを所定のタイミングで出力させる。 これにより、 タイムインターポレータ 2 0で取得された位置データのうち、 信 号変化点を示すェッジが検出された位置データのみが、 リカパリクロックの基準 となる位置データとしてレジスタ 4 1 a〜4 1 nに格納され、 出力されることに なる。 そして、 位置データのエッジが検出されなかった場合には、 それ以降のサ ィクルで位置データのエッジが検出されることにより、 各レジスタ 4 1 a〜4 1 nに格納された位置データが出力されることになる。
このようなエッジ検出回路 4 2を備えることで、 験デバイス 1のシステム クロックのエツジが検出されなレ、場合にも、 既に格納されている位置データに基 づいてリカパリクロックを取得することができ、 システムクロックの周波数より 高速なタイミングでデータを取得する場合にも、 正確なリカパリクロックを安定 的に出力させることができる。
また、 このようにエッジ検出回路 4 2を設けてエッジが検出された位置データ のみに基づいてリカパリクロックを出力させることで、 後述する平均値算出回路 4 4で位置データの平均値を求めてリカバリクロックとして出力する場合に、 シ ステムクロックの実際のエッジタイミングを反映した正確なタイミングを示すリ 力パリクロックを出力することができるようになる。
エッジ切替スィッチ 4 3は、 エッジ検出回路 4 2に接続され、 エッジ検出回路 4 2のパルサ 4 2 aを介して各レジスタ 4 1 a〜 4 1 ηに入力されるトリガ信号 と、 タイムインターポレータ 2 0の遅延回路 2 2から出力されるストローブとを 選択的に切り替える切替え手段である。
上述したエッジ検出回路 4 2の制御によりエッジが検出された位置データのみ をレジスタに格納してリカパリクロックの基準とした場合、 クロック周波数に応 じて位置データのェッジが検出されなレ、場合があり、 取得できる位置データが少 なくなることがある。 そこで、 本実施形態では、 信号切替え手段となるエッジ切 替スィッチ 4 3を設けて、 レジスタ 4 1 a〜4 1 nに所定のタイミングで出力さ れるストロープを入力できるようにしてあり、 取得される位置データのエッジの 有無に拘わらず、 所定の位置データを順次出力してリカパリクロックを取得でき るようにしてある。
具体的には、 エッジ切替スィッチ 4 3は、 レジスタ 4 1 a〜4 1 nに格納され ている位置データを出力させるタイミング信号 （トリガ信号） として、 上述した エッジ検出回路 4 2のパルサ 4 2 aから出力されるトリガ信号を入力するモード (第 2図に示す (DEdge Sync Mode) と、 タイムィンターポレータ 2 0の遅延回 路 2 2から出力されるストロープを入力するモード （同じく② Continuously Mode) とを切り替えるよ.うになつている。
そして、 このエッジ切替スィッチ 4 3を切り替えて、 遅延回路 2 2のストロー ブを選択することにより （② Continuously Mode) 、 レジスタ 4 1 a〜 4 1 ηに 対して、 タイムインターポレータ 2 0の遅延回路 2 2から所定のタイミングで出 力されるストロープ信号を入力し、 エッジ検出の有無に拘わらず、 各レジスタ 4 1 a〜4 1 nから位置データを出力させることができる。
この② Continuously Mode では、 最前段のレジスタ 4 1 aにィネーブル信号 が入力されないので、 レジスタ 4 1 aに格納されている位置データはそのまま保 持され、 次段以降のレジスタ 4 1 b〜4 1 nには、 その前段のレジスタ 4 1 a〜 4 1 η— 1から出力された位置データが格納されることになる。 従って、 各レジ スタ 4 1 a〜 4 1 ηは、 位置データのエッジが検出される場合には、 上述したェ ッジ検出回路 4 2における場合と同様、 その位置データを順次格納， 出力するこ とになり、 位置データのエッジが検出されない場合には、 既に格納している前サ イタルの位置データを順次出力し、 次段のレジスタに格納する。 その結果、 この ② Continuously Mode では、 位置データのエッジ検出の有無に拘わらず、 遅延 回路 2 2のストローブのタイミングで、 エッジタイミングを示す位置データが順 次出力されることになる。
このように、 本実施形態では、 ェッジ切替スイッチ 4 3を備えることで、 タイ ムインターポレータ 2 0からの位置データのエッジが検出されない場合に、 リカ バリクロックの基準となるレジスタ 4 1から位置データを出力させないか （① Edge Sync Mode) 、 レジスタに格納されている前サイクルの位置データを出力 させる力 （② Continuously Mode) を選択することができる。 これにより、 例え ば、 ^験デバイスのシステムクロックの実際のエッジタイミングのみを用いる ことで、 より厳密な機能試験やジッタ解析等を行う場合には、 エッジが検出され た位置データのみを選択し （① Edge Sync Mode) 、 一定周期の平均値から！^ 験デバイスの出力データゃクロックデータを検査するロジック試験を行う場合に は、 既に格納されている前サイクルの位置データも使用する （② Continuously Mode) というように、 試験内容等に応じて位置データを選択的に採用できる。 平均値算出回路 4 4は、 複数の各レジスタ 4 1 a〜4 1 nからそれぞれ出力さ れる位置データを入力し、 各位置データが示すェッジタイミングの平均値を算出 し、 当該平均値をリカパリクロックとして出力する。 具体的には、 平均値算出回 路 4 4は、 レジスタ 4 1 a〜4 1 nから出力される位置データを入力し、 全位置 データを加算する加算回路 4 4 aと、 この加算回路 4 4 aの加算結果をレジスタ 数 （n ) で除算する除算回路 4 4 bとを備えている。
このような平均値算出回路 4 4を備えることで、 各レジスタ 4 1 a〜4 1 nに 格納された複数の位置データの平均値を算出して、 その平均値をリカバリクロッ クとして出力することができる。 これによつて、 リカパリクロックを、 各ネ 験 デバイスの実際のクロックのエッジタイミングを反映した正確かつ適正なタイミ ング信号とすることができ、 クロックのエッジが検出されない場合や、 ジッタに よりエッジタイミングが変動した場合にも、 平均値に基づくより正確なリカパリ クロックを取得することが可能となる。
平均値切替スィッチ 4 5は、 平均値算出回路 4 4から出力される平均値と、 複 数のレジスタ 4 1のうち一のレジスタから出力される位置データのいずれか一方 を選択して、 リカパリクロックとして出力する切替え手段である。
具体的には、 本実施形態では、 平均値切替スィッチ 4 5が平均値算出回路 4 4 の出力側と、 最前段のレジスタ 4 1 aの出力側に選択的に接続されるようになつ ており、 上述した複数の位置データの平均値を出力するか （第 2図に示す① Smoothing Mode) 、 最前段のレジスタ 4 1 aから出力される位置データ、 すな わち、 現在のテストサイクルで取得された位置データを出力するか （同じく② Sampling Mode) を切り替えできるようになつている。
これにより、 ディジタルフィルタ 4 0から出力されるリカパリクロックとして、 特定のレジスタ （本実施形態では最前段のレジスタ 4 1 a ) から出力される位置 データと、 複数のレジスタの位置データの平均値とを、 選択的に出力させること ができ、 試験内容等に応じてリカパリクロックを選択的に使い分けることが可能 となる。 例えば、 被試験デバイスのシステムクロックについてジッタによるタイ ミング変動を考慮した機能試験を行うような場合には複数のレジスタの平均値を リカバリクロックとして出力し （① Smoothing Mode) 、 ジッタによるタイミン グ変動に拘わらず、 ネ^験デバイスのクロックデータ自体を検査するロジック試 験を行うような場合には、 複数のレジスタのうち、 一のレジスタ （最前段のレジ スタ 4 l a ) 力 ら出力される位置データをリカバリクロックとして使用する （② Sampling Mode) 等の使い分けができるようになる。
タイミング補正回路 4 6は、 平均値切替スィツチ 4 5を経て出力される位置デ ータに所定の補正値を加算し、 当該位置データが示すェッジタィミングを補正し てリカパリクロックとして出力する。 具体的には、 タイミングネ翁正回路 4 6は、 第 1図に示すように、 平均値切替スィッチ 4 5の出力側に接続されており、 平均 値切替スィッチ 4 5から出力される位置データに対して、 補正値レジスタ （Tsd Thd Reg) 4 6 aに格納されている所定の補正値を加算するようになっている。 このタイミング補正回路 4 6から出力される位置データが、 ディジタノレフィル タ 4 0から最終的に出力されるリカパリクロックとなる。
補正値レジスタ 4 6 aに格納される補正値は、 本実施形態では、 被試験デパイ ス 1の出力データのセットアップタイム及ぴホールドタイムを設定する設定値と なっている。 一般に、 出力データをクロック信号により安定的に取得するために は、 クロックに対する出力データのセットアップタイム及びホールドタイムを考 慮する必要がある。 そこで、 本実施形態では、 補正値レジスタ 4 6 aにセットァ ップタイム及ぴホールドタイムの設定値を示す補正値を格納し、 一のレジスタ (最前段のレジスタ 4 1 a ) から出力される位置データや、 全レジスタ 4 1 a〜 4 1 ηの位置データの平均値に対して、 タイミング補正回路 4 6でセットアップ タイムやホールドタイムの設定値を加算できるようにしてある。 ここで、 セットアップタイムやホールドタイムの設定値は、 タイムインターポ レータ 2 0で取得されるレベルデータの分解能に応じて設定することができる。 例えば、 ¾ ^験デバイス 1のク口ック力 8ビットのストローブで取得される 場合、 その 8ビットのストローブの範囲で、 任意のビット数分だけ位置データの エッジタイミングをずらす値として設定することができる。'具体的には、 設定値 として " 0 " や "+ 1 " 、 "- 2 " 等と設定でき、 このような設定値により、 位 置データのエッジタイミングを、 例えば 8ビットのストロープの範囲で、 1ビッ ト分遅らせる， 2ビット分早める等の補正することができるようになる。 これに より、 出力データのセットアップタイムやホールドタイムを加味して適正なエツ ジタイミングに補正されたリカバリクロックを出力することができる。
このタイミング補正回路 4 6から出力されるリカバリクロックが、 選択信号と してセレクタ 3 0に入力されることになり、 タイムインターポレータ 2 0から出 力される時系列のレベルデータを、 適正なタイミングに捕正されたリカバリクロ ックによって取得できることになる。
モード切替スィッチ 4 7は、 クロック側のエンコーダ 2 8から出力される位置 データと、 ディジタルフィルタ 4 0のタイミング補正回路 4 6から出力されるリ 力パリクロックのいずれ力一方を選択して、 クロック側及ぴ出力データ側のセレ クタ 3 0に選択信号として出力する切替え手段である。
具体的には、 本実施形態では、 モード切替スィッチ 4 7がクロック側のェンコ ーダ 2 8の出力側と、 ディジタルフィルタ 4 0のタイミング補正回路 4 6の出力 側に選択的に接続されるようになっており、 エンコーダ 2 8の位置データを取得 するか （第 1図に示す① Direct Edge) 、 ディジタルフィルタ 4 0で得られるリ 力パリクロックを取得する力、 （同じく② Hold Edge) を切り替えできるようにな つている。 このモード切替スィッチ 4 7の切替により、 例えば、 通常の S D R型 デパイスのようにデバイスのシステムクロックのタイミングで出力データが出力 されるデバイスの場合には① Direct Edgeを選択し、 O D R型デバイスのように デパイスのシステムクロックより高速の内部クロックのデータレートで出力デー タが出力されるデバイスを試験する場合には② Hold Edge を選択することがで さる。
なお、 以上のようなデイジタルフィルタ 4 0は、 本実施形態では、 クロック側 のソースシンクロナス回路 1 0 aにのみ備えられ、 データ側のソースシンクロナ ス回路 1 0 b , 1 0 c . . . には備えられていない。 但し、 ディジタルフィルタ 4 0を出力データ側のソースシンクロナス回路 1 0 b， 1 0 c . . . に備えるこ ともできる。 このようにすると、 クロック側と出力データ側のソースシンクロナ ス回路を、 まったく同一の構成とすることができ、 例えば L S Iテスタにパーピ ン対応の複数のソースシンク口ナス回路をすベて同一構成にすることができ、 各 ソースシンクロナス回路の任意のチヤンネルにネ^験デパイスのク口ックゃ出力 データを割り付けることが可能となり、 割付け作業を容易かつ効率的に行え、 ま た、 データピンとクロックピンを任意に入れ替えて設定できるようになる。
また、 出力データ側のソースシンクロナス回路 1 0 b， 1 0 c . . . にもディ ジタルフィルタ 4 0を備えるようにすると、 例えば S E R D E S (Serializer and Deserializer) 等に代表される、 デバイス内部で出力データにクロックが多 重され、 多重されたクロックのエッジタイミングで出力データが出力されるデバ イスについても、 多重化されたクロックをディジタルフィルタ 4 0でリカバリす ることで試験を行うことができる。
タイムインターポレータ ·パス 5 0は、 クロック側のソースシンクロナス回路 1 0 aと出力データ側のソースシンクロナス回路 1 0 b , 1 0 c . . . をそれぞ れ接続する伝送線路である。 第 1図に示すように、 本実施形態のタイムインター ポレータ 'バス 5 0は、 出力データ側の各チャンネル （ソースシンクロナス回 路） のセレクタ 3 0のセレクト端子と、 ディジタルフィルタ 4 0のタイミング捕 正回路 4 6の出力及ぴクロック側のエンコーダ 2 8の出力端子を接続しており、 出力データ側の各チャンネルのいずれかのセレクタ 3 0に対して、 ディジタルフ ィルタ 4 0のリカバリクロック力、 クロック側エンコーダ 2 8の位置データを選 択信号として入力するスィツチ制御を行うようになっている。
なお、 第 1図では図示を省略してあるが、 複数備えられるソースシンクロナス 回路にデータを振り分けるタイムインターポレータ ·バス 5 0は、 各ソースシン クロナス回路 （各チャンネル） に対応して複数備えられる。
また、 いずれのチャンネルのセレクタ 3 0にディジタルフィルタ 4 0のリカパ リクロック又はクロック側エンコーダ 2 8の信号が選択信号として入力されるか の情報は、 通常は予め与えられている。 従って、 その情報に従い、 試験装置を使 用する前に予めスィッチを O N/O F Fに設定することができる。 また、 この O N/O F Fの制御情報は、 図示しない制御用レジスタ等に情報を書き込んでおく ことができる。
このようなタイムインターポレータ 'バス 5 0を備えることで、 クロック側の ディジタルフィルタ 4 0で取得されるリカパリクロックを選択信号として、 出力 データ側の所望のセレクタ 3 0に入力することができる。 これにより、 所望のチ ャンネルで取得される出力データを被測定データとして取得することができる。 従って、 被試験デバイス 1の構成やデータレート， ジッタ幅等に応じて、 セレ クタ 3 0を含むソースシンクロナス回路が複数備えられる場合にも、 クロックデ ータと出力データを任意に組み合わせて被測定データを取り込むことができる。 例えば、 被試験デバイス 1からクロック及び出力データが複数送出される場合に、 「クロック 1と出力データ 1」 、 「クロック 2と出力データ 2」 、 とレヽうように、 クロックピンとデータピンを任意に入れ替えることができる。 この場合、 「出力 データ 1」 については 「クロック 1」 のタイミングで、 「出力データ 2」 につい ては 「クロック 2」 のタイミングで、 独立して被測定データを取得できることに なる。
なお、 クロック側のセレクタ 3 0には、 タイムインターポレータ 'パス 5 0を 介することなく、 モード切替スィッチ 4 7を介して、 ディジタルフィルタ 4 0の リカパリクロック、 又はクロック側エンコーダ 2 8の位置データが選択信号とし て直接入力される。 これによつて、 例えば、 「クロック 1」 のタイミングで 「ク ロック 1」 の信号が被測定データとして取得されることになる。 次に、 以上のような構成からなる本実施形態に係る半導体試験装置における試 験動作について説明する。
まず、 試験装置に備えられる図示しないパターン発生器からネ^験デバイス 1 に所定の試験パターン信号が入力されると、 被試験デバイス 1からパターン信号 に対応する所定のクロック （システムクロック） 及び出力データが出力される。
験デパイス 1から出力されたクロック及び出力データは、 出力端子ごとに 接続された各ソースシンクロナス回路 1 0 a， 1 0 b , 1 0 c . . . に入力され る。 各ソースシンク口ナス回路に入力されたク口ック及び出力データは、 レべノレコ ンパレータ 1 1に入力、 比較電圧とレベル比較された後、 各タイムインターポレ ータ 2 0に入力される。
各タイムインターポレータ 2 0に入力された信号 （クロック又は出力データ） は、 まず、 並列に接続された複数のフリップ 'フロップ 2 1 a〜2 1 nに入力さ れる。 そして、 クロック又は出力データが入力される各フリップ'フロップ 2 1 a〜2 1 nのクロック端子には、 遅延回路 2 2によって一定のタイミング間隔で ストロープが入力される。 これによつて、 各フリップ'フロップ 2 1 a〜2 1 n からは、 入力されたク口ック又は出力データが時系列のレベルデータとして取得, 出力されることになる。
そして、 クロック側のソースシンクロナス回路 1 0 aでは、 フリップ'フロッ プ 2 1 a〜2 1 nから出力された時系列のレベルデータは、 エッジセレクタ 2 3 に入力される。
エッジセレクタ 2 3に入力されたレベルデータは、 第一， 第二の AND回路 2 4， 2 5及び O R回路 2 6を介して複数の各セレクタ 2 7 a〜2 7 nに入力され、 エッジセレクト信号の切替によって一の信号が選択， 出力される。 このセレクタ 2 7 a〜2 7 nから出力されるレベルデータは、 当該レベルデータが示す①立ち 上がりエッジのみ （第一の AN D回路 2 4の出力） 、 ②立ち下がりエッジのみ (第二の AND回路 2 5の出力） 、 ③立ち上がり及び立ち下がりの双方のエッジ (O R回路 2 6の出力） 、 のいずれかのタイミングを示すレベルデータとして出 力される。
このエッジセレクタ 2 3で取得されたレベルデータが、 エンコーダ 2 8に入力 されて符号化される。
エンコーダ 2 8で符号化されたレベルデータは、 被試験デパイス 1のシステム クロックのエッジタイミング （①立ち上がりエッジ、 ②立ち下がりエッジ、 又は ③立ち上がり及び立ち下がりの両エッジ） を示す位置データとなる。 そして、 こ の位置データが、 ディジタルフィルタ 4 0に入力され、 適正なタイミングに補正 されるリカバリ ロックとして取得されることになる。
なお、 フリップ'フロップ 2 1 a〜 2 1 ηから出力された時系列のレベルデ一 タは、 そのままクロック側のセレクタ 3 0に入力データとして入力され、 クロッ クに期待値がある場合にはクロックデータが取得されてパタ一ン比較器 1 2で良 否判定できるようになっている。
ディジタルフィルタ 4 0では、 エンコーダ 2 8から出力されたシステムクロッ クの位置データが、 最前段のレジスタ 4 1 aに入力されるとともに、 順次、 次段 のレジスタ 4 1 b〜4 1 nに入力される。
まず、 位置データは、 エッジ検出回路 4 2に入力され、 エッジの有無が検出さ れる。 このとき、 エッジ切替スィッチ 4 3の切替えにより、 レジスタ 4. 1 a〜4 1 nに格納されている位置データを出力させるタイミング信号 （トリガ信号） と して、 エッジ検出回路 4 2から出力されるイネ一プル信号を入力する場合 （第 2 図に示す① Edge Sync Mode) と、 タイムインターポレータ 2 0の遅延回路 2 2 力 ら出力されるスト口ープ信号を入力する場合 （同じく② Continuously Mode) のいずれかのモードが選択される。
① Edge Sync Modeが選択された場合には、 エッジ検出回路 4 2がエンコーダ 2 8からの位置データを入力してエッジの有無を検出し、 位置データのエッジが 検出された場合には、 最前段のレジスタ 4 1 aにィネーブル信号を入力する。 こ れによって、 最前段のレジスタ 4 1 aには、 エッジが検出された位置データのみ が格納されることになる。
そして、 エッジ検出回路 4 2は、 パルサ 4 2 aを介してイネ一プル信号をトリ ガ信号に変換し、 このトリガ信号を各レジスタ 4 1 a〜4 1 nに入力して、 各レ ジスタ 4 1 a〜4 1 nに格納されている位置データを出力させる。
これにより、 タイムインターポレータ 2 0で取得された位置データのうち、 信 号変化点を示すェッジが検出された位置データのみが、 リカバリクロックの基準 となる位置データとしてレジスタ 4 1 a〜4 1 nに、 順次、 格納， 出力され、 位 置データのェッジが検出されなかつた場合には、 それ以降のサイクルで位置デー タのエッジが検出されることにより、 各レジスタ 4 1 a〜4 1 nに格納された位 置データが出力される。
一方、 ② Continuously Modeが選択された場合には、 エッジ検出回路 4 2で のエッジ検出の有無に拘わらず、 レジスタ 4 1 a〜4 1 nに、 タイムインターポ レータ 2 0の遅延回路 2 2からストロープ信号が入力される。
そして、 各レジスタ 4 1 a〜4 1 nでは、 システムクロックの位置データのェ ッジが検出される場合には、 上述したエッジ検出回路 4 2における場合と同様、 その位置データを順次格納， 出力する。 位置データのエッジが検出されない場合 には、 既に格納している前サイクルの位置データを出力し、 次段のレジスタに格 納する。
この結果、 ② Continuously Mode では、 位置データのエッジ検出の有無に拘 わらず、 遅延回路 2 2のストローブのタイミングで、 エッジタイミングを示す位 置データが,継続的に出力され、 各レジスタ 4 1 a〜4 1 nに格納， 出力される。 レジスタ 4 1 a〜4 1 nから出力された位置データは、 平均値算出回路 4 4に 入力され、 各位置データが示すエッジタイミングの平均値が算出される。
そして、 平均値切替スィッチ 4 5の切替えにより、 平均値算出回路 4 4から出 力される平均値を出力するか （① Smoothing Mode) 、 最前段のレジスタ 4 1 a から出力される位置データをそのまま出力するか （② Sampling Mode) が切り 替えられ、 いずれかの位置データがタイミング補正回路 4 6に出力される。 タイミング補正回路 4 6では、 補正値レジスタ 4 6 aに格納されているセット アップタイム又はホールドタイムの設定値 （補正値） を加算して、 位置データを 適正なエッジタイミングに補正されたリカバリクロックとして出力する。
そして、 このタイミング補正回路 4 6から出力されるリカパリクロックは、 モ ード切替スィッチ 4 7及びタイムインターポレータ 'パス 5 0を介して、 所定の 出力データ側のソースシンク口ナス回路に送出され、 該当する出力データ側のセ レクタ 3 0に選択信号として入力されることになる。
まず、 モード切替スィツチ 4 7の切替により① Direct Edgeが選択された場合 には、 クロック側のエンコーダ 2 8から出力される位置データが、 タイムインタ 一ポレータ ·パス 5 0を介して出力データ側のセレクタ 3 0の選択信号として入 力される。 これにより、 出力データ側のセレクタ 3 0では、 被試験デバイス 1か ら出力されるシステムクロックのエッジタイミングでデパイスの出力データが選 択されることになる。
出力データ側では、 フリップ'フロップ 2 1 a〜2 1 nで取得された時系列の レべノレデータは、 初期値用のフリップ' フロップ 2 1 aのデータを除いて、 その ままセレクタ 3 0に入力データとして入力され、 出力データ側のセレクタ 3 0で は、 ク口ック側のエンコーダ 2 8からのタイミングデータを選択信号として、 出 力データを示す時系列のレベルデータの中から、 一のデータを選択し、 このデー タが被測定データとして出力される。
これにより、 このモード （① Direct Edge) では、 デパイスのシステムクロッ クのタイミングで出力データが出力される S D R型のデバィス試験が行える。 一方、 モード切替スィツチ 4 7の切替により② Hold Edge が選択されると、 クロック側のディジタルフィルタ 4 0から出力されるリカパリクロックが、 タイ ムインターポレータ ·パス 5 0を介して出力データ側のセレクタ 3 0の選択信号 として入力される。 これにより、 出力データ側のセレクタ 3 0では、 ディジタル フィルタ 4 0で取得されるリカバリクロックを選択信号として、 リカパリクロッ クが示すエッジタイミングでネ^;験デバイス 1の出力データが選択される。
従って、 このモード （② Hold Edge) の場合には、 O D R型デパイスのように デパイスのシステムクロックより高速の内部クロックのデータレートで出力デー タが出力されるデバイスを試験することができる。
出力データ側のセレクタ 3 0で選択， 出力された出力データは、 パターン比較 器 1 2に入力され、 テスタ内のパターン発生器から出力される所定の期待値デ^" タと比較され、 比較結果が出力される。
そして、 この比較結果により、 出力データと期待値との一致， 不一致が検出さ れ、 被試験デバイス 1の良否 （P a s s /F a i l ) の判定が行われることにな る。 すなわち、 セレクタ 3 0の出力と期待値とがー致すれば P a s sの判定が、 不一致の場合には F a i 1の判定が下されることになる。
同様に、 クロック側のセレクタ 3 0では、 フリップ ·フロップ 2 1 a〜2 1 n で取得されたクロックの時系列のレベルデータ力 初期値用のフリップ'フロッ プ 2 1 aのデータを除いて、 そのままクロック側のセレクタ 3 0に入力データと して入力されるので、 クロック側のセレクタ 3 0では、 クロック側のエンコーダ 2 8からの位置データ （① Direct Edge) 、 又はディジタルフィルタ 4 0からの リカバリクロック （② Hold Edge) を選択信号として、 システムクロックを示す 時系列のレベルデータの中から、 一のデータが選択され、 このデータがクロック の被測定データとして出力される。
これにより、 クロック側のセレクタ 3 0から出力されるデータをパターン比較 器 1 2に入力することで、 被試験デバイス 1のシステムクロックを所定の期待値 データと比較することができ、 期待値との比較結果により、 クロックデータと期 待値との一致， 不一致を検出して、 ネ^;験デバイス 1の良否 （P a s s /F a i 1 ) の判定をクロック信号のみで行うことができるようになる。 [実施例]
以下、 第 2図〜第 6図を参照して、 具体的な実施例を説明する。
[Hold Edgeモードの基本動作]
まず、 第 2図を参照して、 本実施形態に係る半導体試験装置においてディジタ ルフィルタ 4 0で得られるリカパリクロックを用いて被試験デバイス 1の出力デ —タを取得する場合の基本動作を説明する。 第 2図は、 被試験デバィス 1のシス テムクロックから得られるリカパリクロックのタイミングで内部クロックに従つ て出力される出力データを取得する Hold Edge モードの動作例を示す信号図で める。
この第 2図に示す例では、 ネ^験デバィス 1が、 システムクロックの 4倍の周 波数の内部クロックの立ち上がりと立ち下がりの両エッジに同期してデータが出 力される O D R型のデバイスであり、 システムクロックの 8倍のデータレートで 出力データが出力される場合となっている。 従って、 本実施形態の試験装置にお いて、 リカバリクロックを使用した Hold Edge モードで試験を行う場合である。 各ソースシンクロナス回路のタイムインターポレータ 2 0では、 被試験デバィ ス 1から出力されるシステムクロック及び出力データを、 ネ^験デバイス 1の内 部クロックの周波数タイミングで、 ビット数 " 4 " のレベルデータとして取得さ れる。 そして、 タイムインターポレータ 2 0のエッジセレクタ 2 3では S D R： Rise Edgeが選択してあり、 ディジタルフィルタ 4 0では、 エッジ切替スィツチ 4 3が② Continuously Mode, 平均値切替スィツチ 4 6が① Smoothing Mode, モード切替スィツチ 4 7が② Hold Edgeとしてある （第 1図参照） 。
第 2図に示すように、 まず、 被試験デバイス 1から出力されるシステムクロッ クは、 クロック側のフリップ ·フロップ 2 1 a〜2 1 nにより、 4ビットのスト ロープでクロックの立ち上がりエッジのみが取得される （ S D R： Rise Edge) 。 同図の例では、 システムクロックが " L" から "H" になるエッジタイミング 力 4ビットのストローブの 3ビット目の位置で取得される場合を示している。 このシステムクロックは、 まず、 フリップ'フロップ 21 a〜21 nに入力さ れ、 例えば "0011" (ビット数 "3" の位置から "H" ) のレベルデータが 取得される。 そして、 このレベルデータがエッジセレクタ 23を介して選択され、 エンコーダ 28で、 ビット数 "3" を示す位置データ （例えば "10" ) に符号 ィ匕される。 これにより、 タイムインターポレータ 20から出力されるタイミング データは、 例えばビット数 " 3 " を示す位置データ "10" となる。
この位置データがディジタルフィルタ 40のレジスタ 41 a〜 41 ηに順次入 力されることになる。
ディジタ/レフィルタ 40では、 ェッジ切替スィツチ 43で② Continuously Modeが選択してあり、 位置データのェッジが検出される場合にはその位置デー タが、 エッジが検出されない場合には前サイクルの位置データが出力され、 レジ スタ 41 a〜41 nには、 最前段のレジスタ 41 aから順次、 ビット数 "3" を 示す位置データ （例えば "10" ) が格納， 出力される。
また、 ディジタルフィルタ 40では、 平均値切替スイッチ 46力 S Smoothing Mode を選択してあり、 n個のレジスタから出力される n個の位置データの平均 値が算出され、 その平均値ビット数 "3" を示す "10" が出力される。
この平均値に対しては、 タイミング補正回路 46でセットアップタイムの設定 値が加算される。 第 2図に示す例ではセットアップタイム "0" が加算される場 合となっており、 捕正後の位置データは例えば "10" となる。
そして、 この位置データがリカバリクロックとして出力され、 タイムインター ポレータ .バス 50を介して出力データ側の各セレクタ 30に入力される。
出力データ側のセレクタ 30では、 まず、 タイムインターポレータ 20のフリ ップ.フロップ 21 a〜21 nで取得される被試験デバイス 1の出力データが、 各入力端子に直接入力される。 同時に、 出力データ側の各セレグタ 30には、 デ イジタルフィルタ 40からリカパリクロックが選択信号として入力される。
これにより、 出力データ側のセレクタ 30では、 リカバリクロックを選択信号 として、 第 2図に示すように、 リカパリクロックが示す " 10" (ビット数 "3" ) に対応する入力端子のデータが内部クロックのサイクルで選択され （打 ち抜かれ） 、 その結果、 セレクタ 30から所定の "H" 又は "L" のデータが出 力されることになる。 そして、 このセレクタ 3 0から出力されるデータが、 パターン比較器 1 2で所 定の期待値と比較され、 その結果 （第 2図に示す Pass/Fail) 、 図示しない フェイル解析メモリに記憶されることになる。
[Hold Edgeモード]
次に、 第 2図で示した Hold Edgeモードで、 ク口ック側のェッジセレクタ 2 3を切替える場合の実施例を、 第 3図及び第 4図を参照しつつ説明ずる。 第 3図 及び第 4図は、 第 2図と同様、 Hold Edge モードの動作例を示す信号図で、 第 3図は、 エッジセレクタ 2 3のモードとして S D R： Rise Edgeを選択した場合、 第 4図は、 D D R : Both Edge を選択した場合である。 なお、 第 3図， 第 4図 に示す例においても、 第 2図で示した基本動作と同様、 ビット数 " 4 " のスト口 ーブで出力データを取得するようになっているが、 ストローブのビット数は任意 に変更することができる。
まず、 第 3図に示すように、 エッジセレクタ 2 3のセレクタ 2 7 a〜2 7 nの 選択信号を切り替えて、 第一の AND回路 2 4の出力を選択すると （S D R : Rise Edge) 、 被試験デバイス 1のシステムクロックの立ち上がりエッジのタイ ミングのみの位置データが取得される。 第 3図に示す例では、 システムクロック の 1サイクル目において、 クロックの " L" から "H" になるエッジタイミング 力 4ビットのストローブの " 3ビット目，， の位置で取得される場合となってい る。
そして、 この " 3ビット目" を示す位置データ " 1 0 " がディジタルフィルタ 4 0に格納され、 内部クロックの周波数タイミングで出力され、 この位置データ がリカバリクロックとして出力データ側の各セレクタ 3 0に入力される。
このように、 エッジセレクタ 2 3で S D R： Rise Edgeが選択されると、 シス テムクロックの立ち上がりエツジのみのェッジタィミングで出力データが取得さ れる。 なお、 システムクロックの立ち下がりエッジのみの位置データを取得する 場合 （ S D R： Fall Edge) も、 立ち上がりエツジのみの位置データを取得する 場合と同様である。
次に、 第 4図に示すように、 エッジセレクタ 2 3のセレクタ 2 7 a〜2 7 nの 選択信号を切り替えて、 O R回路 2 6の出力を選択すると （D D R : Both Edge) 、 被試験デバイス 1のシステムクロックの立ち上がり及び立ち下がりの 両エッジのタイミングの位置データが取得される。 第 4図に示す例では、 システ ムクロックの 1サイクノレ目において、 クロックカ " L" から "H" になるエッジ タイミングが、 4ビットのスト口ープの " 3ビット目 " の位置で取得され、 ク口 ックが "H" から " L " になるエッジタイミングが、 4ビットのストローブの " 2ビット目" の位置で取得される場合となっている。
そして、 この立ち上がりエッジ " 3ビット目" を示す位置データ （例えば " 1 0 " ) と、 立ち下がりエッジ " 2ビット目" を示す位置データ （例えば " 0 1 " ) がディジタルフィルタ 4 0に順次格納され、 内部クロックの周波数タイ'ミ ングで出力される。 そして、 この位置データがリカバリクロックとして出力デー タ側の各セレクタ 3 0に入力される。
この D D R ： Both Edge では、 被試験デバイス 1の出力データは、 第 4図に 示すように、 内部クロックの 1〜 2サイクル目では、 立ち上がり及び立ち下がり の " 3ビット目" のエッジタイミングで出力データが取得され、 3〜4サイクル 目では、 立ち上がり及び立ち下がりの " 2ビット目 " のェッジタイミングで出力 データが取得されるようになる。 従って、 この場合には、 第 3図で示した S D R ： Rise Edge (又は Fall Edge) の場合と比較して、 更にトラッキング性能を 向上させたデータ取得が可能となる。
[Direct Edgeモード]
次に、 本実施形態の試験装置で、 ディジタルフィルタ 4 0のモード切替スィッ チ 4 7を Direct Edgeに切替えた場合の実施例を、 第 5図を参照しつつ説明ずる。 第 5図は、 ディジタルフィルタ 4 0のモード切替スィツチ 4 7を Direct Edgeに 切替えた場合にシステムクロックのエッジタイミングで出力データを取得する場 合の信号図であり、 （a ) はクロックのエッジタイミングを立ち上がりエッジで、 ( b ) は立ち上がり及ぴ立ち下がりの両ェッジでデータを取得する場合である。 本実施形態の試験装置では、 モード切替スィツチ 4 7を Direct Edgeに切替え ることにより、 クロック側のエンコーダ 2 8で取得される位置データが出力側の セレクタに入力され、 通常の S D Rや D D R型デパイスのようにデバイスのシス テムクロックに同期したタイミングで出力データが出力されるデバイスの試験を 行うことができる。
まず、 第 5図 （a ) に示すように、 S D R型のデバイスに対して、 クロックの 立ち上がりエッジのタイミングで出力データを取得する場合には、 エッジセレク タ 23のセレクタ 27 a〜 27 nの選択信号を切り替えて、 第一の AND回路 2 4の出力を選択する （SDR： Rise Edge) 。 これにより、 被試験デバイス 1の 出力データは、 ¾ ^験デバイス 1のクロックの立ち上がりエッジのタイミングで 取得されることになる。
第 5図 （ a ) に示す例では、 1サイクル目は 8ビットのスト口ーブの " 3ビッ ト目" の位置のタイミングで、 2サイクル目も同様に "3ビット目" の位置のタ ィミングで出力データが取得される。
なお、 SDR型のデバイスに対して、 クロックの立ち下がりエッジのタイミン グで出力データを取得する場合には、 エッジセレクタ 23のセレクタ 27 a〜2 7 nの選択信号を切り替えて、 第二の AND回路 25の出力を選択する （SD R： Fall Edge) ことで、 同様に行うことができる。
次に、 DDR型のデバイスに対して、 システムクロックの立ち上がり及び立ち 下がりの双方のェッジタイミングで出力データを取得する場合には、 ェッジセレ クタ 23のセレクタ 27 a〜27 nの選択信号を切り替えて、 OR回路 26の出 力を選択する （DDR： Both Edge) 。 これにより、 被試験デバイス 1の出力デ ータは、 被試験デパイス 1のクロックの立ち上がり及び立ち下がりエツジの双方 のタイミングで取得されることになる。
第 5図 （b) に示す例では、 1サイクル目はクロックの立ち上がりエッジで 4 ビットのスト口ーブの " 3ビット目" のタイミングで、 立ち下がりエツジで 4ビ ットの "3ビット目" の位置のタイミングで出力データが取得される。
同様に、 2サイクル目はクロックの立ち上がりエツジで 4ビットの "3ビット 目" のタイミングで、 立ち下がりエッジでも "3ビット目" の位置のタイミング で出力データが取得される。 これにより、 通常の DDR型デパイスの出力データ をシステムクロックに同期した DDRのタイミングで取得することができる。 なお、 以上のような通常の SDRや DDR型デバイスについて、 ディジタルフ イノレタ 40で得られるリカバリクロックを使用して試験を行うことも勿論可能で ある。 DDR型デパイスについて、 ディジタルフィルタ 40で取得されるリカバ リクロックを用いることで、 例えばシステムクロックの立ち上がりエツジ又は立 ち下がりエッジのいずれかの精度が悪いデバイスの場合に、 精度の良いエッジタ ィミングのみを使用してデータを取得することが可能となる。
例えば、 第 6図 （a ) に示すように、 システムクロックの立ち下がりエッジの 精度が悪い場合、 この立ち下がりエッジのタイミングでデータを取得すると、 デ ータのタイミングが正常でも F a i 1となってしまう。
そこで、 このような場合には、 エッジセレクタ 2 3を S D R ： Rise Edgeモー ドに切替え、 ディジタルフィルタ 4 0においてシステムク口ックの立ち上がりの エッジタイミングでリカバリクロックを取得する。 そして、 このリカパリクロッ クのエッジタイミングで出力データを取得することで、 第 6図 （b ) に示すよう に、 出力データを D D Rのデータレートで、 かつ、 精度の良いシステムクロック の立ち上がりエッジのタイミングで取得することができる。 以上説明したように、 本実施形態に係る半導体試験装置によれば、 まず、 ソー スシンクロナス回路の各チャンネルにタイムインターポレータ 2 0を備えること により、 被試験デバイス 1から出力されるクロック及び出力データを、 時系列の レベルデータとして取得することができる。 この時系列のレベルデータは、 被試 験デバイス 1のクロック （及び出力データ） の信号変化点であるエツジタイミン グを示すものである。 従って、 タイムインターポレータ 2 0に被試験デバイス 1 から出力されるシステムクロック信号を入力し、 そのエッジタイミングを示すレ ベルデータ及び位置データを取得することにより、 当該位置データをネ ^験デバ イス 1の出力データを取得するタイミング信号として用いることができる。 そして、 特に本実施形態では、 クロック側のタイムインターポレータ 2 0にェ ッジセレクタ 2 3を備え、 タイムインターポレータ 2 0で取得される時系列のレ ベルデータを、 クロックの立ち上がりエッジ、 又は立ち下がりエッジ、 又は立ち 上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的 に出力することができる。 これにより、 ネ職験デパイス 1のクロックの立ち上が りエツジ及び立ち下がりエツジの双方のェッジタイミングで出力データを取り込 むことが可能となり、 D D R型デバイスにも対応できるようになる。 '
さらに、 本実施形態では、 クロック側のソースシンクロナス回路 1 0 aにディ ジタルフィルタ 4 0を備えることで、 タイムインターポレータ 2 0で取得される クロックの位置データを保持， 格納し、 システムクロックの数倍の周波数で所望 のタイミングにネ甫正されたリカバリクロックとして出力することができる。 ク口ック個 jのタイムィンターポレータ 2 0では、 ク口ックのエッジタイミング を示すレベルデータ及ぴ位置データを取得することができる。 しかし、 上述した ように、 被試験デパイス 1がシステムクロックの 4倍の周波数の内部クロックの 立ち上がり及び立ち下がりの両エッジタイミングでデータを出力する O D R型デ バイスの場合、 1ノ4の周波数のシステムクロックの立ち上がりエッジ （又は立 ち下がりエッジ） のタイミングが得られても、 8回に 1回の立ち上がりエッジ (又は立ち下がりエッジ） し力検出できないことになる。 そして、 他のサイクル では信号変化点 （立ち上がり又は立ち下がりエッジ） が検出できず、 その結果、 4倍の周波数の内部ク口ックのタイミングエッジが 8回に 1回しか取得できない ことになる。 また、 ¾ ^験デバイス 1から出力されるクロック信号はジッタを有 しており、 クロックの位置データが示すェッジタイミングが、 試験データを取得 するためのタイミング信号として適正なタイミングとならない場合もある。 そこで、 ク口ック側のタイムインターポレータ 2 0で取得される被試験デパイ ス 1のシステムクロックの位置データをディジタルフィルタ 4 0に入力， 格納す ることにより、 システムクロックの n倍の周波数の内部クロックに対応したエツ ジタイミングを示すク口ック信号であって、 正確かつ適正なタイミングに補正さ れたリカバリクロックを出力させることができる。
そして、 このリカバリクロックを選択信号としてネ^験デバィス 1の出力デー タを選択するセレクタ （データ選択回路） 3 0を備えることで、 タイムインター ポレータ 2 0で取得される出力データの時系列のレベルデータを、 所定の期待値 データと比較される被測定データとして選択， 出力することができる。
これにより、 被試験デバイス 1から出力される出力データが当該デバイスから 出力されるシステムクロックより高速の内部クロックに基づいて出力される場合 にも、 また、 システムクロックがジッタにより変動した場合にも、 所望の周波数 の、 適正なエッジタイミングを示すリカバリクロックを出力することができる。 このようにして、 本実施形態に係る半導体試験装置によれば、 被試験デバイス 1のシステムクロックの周波数ゃジッタの影響等に左右されない所望のリカパリ クロックを取得でき、 このリカパリクロックを用いて ¾ ^験デバイス 1の出力デ ータを取り込むことが可能となり、 O D R型デパイス等の高速化された半導体デ バイスであっても、 容易力つ確実に正確な試験を実施できるようになる。 [第二実施形態]
次に、 第 7図を参照して、 本発明に係る半導体試験装置の第二実施形態につい て説明する。
第 7図は、 本発明の第二実施形態に係る半導体試験装置の構成を示すプロック 図である。 同図に示すように、 本実施形態に係る半導体試験装置は、 上述した第 一実施形態の変更実施形態であり、 第一実施形態におけるク口ック側のソースシ ンクロナス回路 （クロックリカバリ回路） 1 0 aに、 更にジッタ検出回路 6 0を 備えるようにしたものである。
従って、 その他の構成部分は、 第一実施形態と同様となっており、 同様の構成 部分については、 図中で第一実施形態と同一符号を付し、 詳細な説明は省略する。 ジッタ検出回路 6 0は、 ディジタルフィルタ 4 0のレジスタ 4 1 a〜4 1 n力 ら出力されるリカバリクロックの基準となる位置データを入力し、 位置データが 示すエッジタイミングの位相差を検出することにより、 当該位相差を!^験デバ イス 1のクロック （システムクロック） のジッタとして取得， 角军析するようにな つている。 具体的には、 ジッタ検出回路 6 0は、 減算回路 6 1と、 ジッタリミツ ト値レジスタ 6 .2 , 比較判定回路 6 3を備えている。
減算回路 6 1は、 ディジタルフィルタ 4 0から対比する 2個の位置データを入 力し、 各位置データが示すエッジタイミングの位相差を算出する。
ディジタルフィルタ 4 0で取得される位置データ （リカパリクロック） は、 被 試験デバイス 1のクロックのエッジタイミングを示しており、 この位置データ同 士を減算することで、 位置データの位相差、 すなわち被試験デバィス 1のクロッ クが有するジッタ幅を取得することができる。
例えば、 ¾ ^験デバイス 1から出力される出力データが 7ビットのストローブ で取得される場合、 そのエッジタイミングを示す位置データは 「一 3， 一 2 , ― 1， 0 , + 1 , + 2， + 3」 の 7種類が取得されることになる。 従って、 この位 置データ同士を減算処理すると、 取得される位相差データは 「一 6， 一 5， 一 4， — 3 , - 2 , 一 1， 0， + 1 , + 2 , + 3 , + 4， + 5， + 6」 の 1 3通りとな る。 そして、 減算回路 6 1に、 例えばエッジタイミングの位置がビット数 "一 2 " を示す位置データと、 ビット数 "+ 1 " を示す位置データが入力された場合、 これらの位置データが減算処理されると、
"+ 1 " 一 "一 2 " = "+ 3 "
となり、 位置データの位相差が "+ 3 " であることが算出される。
このように減算回路 6 1で算出される位相差は、 被試験デバイス 1の出力デー タが有するジッタ幅を示すことになり、 この位相差を取得することで、 被試験デ バイス 1のジッタ解析が行えることになる。
ここで、 本実施形態では、 減算回路 6 1は、 ディジタルフィルタ 4 0の最前段 のレジスタ 4 1 aの出力側に接続されるとともに、 ジッタセレクタ 6 1 aを介し て、 次段のレジスタ 4 1 b〜4 1 n及ぴ平均値算出回路 4 4の出力側のうち、 い ずれか一つに選択的に接続されるようになつている。
これによつて、 減算回路 6 1には、 最前段のレジスタ 4 1 aから出力される位 置データと、 次段のレジスタ 4 1 b〜4 1 nのいずれか一つの位置データが入力 されて減算処理される場合 （第7図に示す① Cycle To Cycle Jitter) と、 最前段 のレジスタ 4 1 aの位置データと、 平均値算出回路 4 4で算出された平均値を示 す位置データとが減算処理される場合 （第 7図に示す② Cycle To Smoothing Jitter) とが切り替えできるようになつている。
ジッタリミツト値レジスタ 6 2は、 減算回路 6 1で算出される位相差と比較す る所定のジッタリミツト値を格納している。
比較判定回路 6 3は、 減算回路 6 1で算出される位相差とジッタリミツト値レ ジスタ 6 2に格納されているジッタリミット値とを比較し、 その良否 （Pass/ Fail) を判定する。 例えば、 減算回路 6 1で算出された位相差が、 ジッタリミツ ト値を超える場合には 「F a i 1」 と判定し、 ジッタリミツト値を超えない場合 には 「P a s s」 と判定する。
そして、 この比較判定回路 6 3の判定結果は、 第一実施形態で説明したパター ン比較器 1 2における良否判定結果と同様、 フェイル解析メモリ等に記憶される。 本実施形態では、 第 7図に示すように、 フェイル解析メモリ等への入力部に判 定切替スィッチ 6 4が備えてあり、 フェイル解析メモリ等に対して、 パターン比 較器 1 2における良否判定結果を記憶させるモード （第 7図に示す① Data Exp Mode) と、 比較判定回路 6 3の判定結果を記憶させるモード （同じく② Jitter Fail Mode) を切り替えできるようになつている。
このように、 本実施形態に係る半導体試験装置によれば、 複数のリカパリクロ ックを入力するジッタ検出回路 6 0を備えることにより、 各リカパリクロックの ェッジタイミングを示す位置データを減算処理することで、 リカパリクロック間 の位相差を検出することができる。 また、 ジッタ検出回路 6 0で検出される位相 差の分布を取得し、 位相差のばらつきや広がりを示す分布データとして出力する ことができる。
リカノ リクロックの位相差は、 ¾ 験デパイス 1の出力データに多重されたク ロック信号のジッタを示すものであり、 このリカバリクロックの位相差とその分 布データを取得することにより、 ネ^:験デバイス 1の出力データ及び多重された クロックのジッタ解析を行うことが可能となる。
これにより、 本実施形態では、 例えばオシロスコープ等の操作による誤差や測 定作業の困難性等、 既存のジッタ測定器を用 ヽる場合のような問題が生じること なく、 容易かつ正確， 確実に、 精度の高いネ^:験デパイスのクロック （又は出力 データ） のジッタ解析を行うことができるようになる。 以上、 本発明の半導体試験装置の好ましい実施形態について説明したが、 本発 明に係る半導体試験装置は上述した実施形態にのみ限定されるものではなく、 本 発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、 上述した第二実施形態では、 被試験デバイスのジッタを取得， 解析す るジッタ検出回路を備える試験装置を示したが、 ジッタを検出， 解析する手段と しては、 第二実施形態に示したジッタ検出回路に限定されるものではなく、 他の ジッタ解析手段を備えることもできる。
例えば、 第二実施形態で示したジッタ検出回路で検出されるリカパリクロック の位相差を入力し、 当該位相差の分布を取得して、 被測定 L S Iの出力データの ジッタの分布データとして出力する位相差分布回路を備えることができる。 また、 第一， 第二実施形態で示したタイムインターポレータから出力される位 置データと、 ディジタルフィルタから出力される対応するリカバリクロックとを 入力し、 当該位置データ及ぴリカパリクロックの示すェッジタィミングの位相差 を検出して、 当該位相差の分布を取得して、 被試験デパイスのクロックや出力デ 一タのジッタの分布データとして出力するジッタ分布回路を備えることもできる。 すなわち、 本発明に係る半導体試験装置を構成するクロックリ力パリ回路は、 被試験デバイスの出力データを時系列のレベルデータとして取得するタイムィン ターポレータと、 タイムィンターポレータで取得されるレベルデータに基づいて リカパリクロックを取得， 出力できるディジタルフィルタを備える限り、 どのよ うな回路や装置等と組み合わせることもできるもので、 半導体試験装置としての 用途， 目的等は特に限定されない。 産業上の利用可能性
以上説明したように、 本発明の半導体試験装置によれば、 タイムインターポレ 一タ及びデイジタルフィルタを備えることにより、 ¾ 験デバイスから出力され るシステムクロックを取得し、 当該システムクロックの立ち上がりや立ち下がり のエッジタイミングで、 システムクロックより高速の内部クロックの周波数のリ カバリクロックを取得することができる。
これにより、 被試験デバイスのシステムクロックのエッジタイミングで、 かつ、 システムクロックよりも高速な内部クロックのデータレートでデータが出力され るネ獄験デバイスの試験を確実に行うことができ、 O D R型デバイスに代表され るような高速デバイスの試験に好適な半導体試験装置を提供することができる。

Claims

請 求 の 範 囲
1 . 被試験デバイスから出力されるクロックを入力し、 このクロックを一定のタ ィミング間隔を有する複数のストロープによって取得し、 時系列のレベルデータ として出力するとともに、 当該レベルデータの立ち上がりエッジ及び Z又は立ち 下がりエツジのェッジタイミングを示すレベルデータを選択的に入力し、 選択さ れたレベルデータのエッジタイミングを示す位置データを出力する第一のタイム ィンターポレータと、
¾ 験デバイスから出力される出力データを入力し、 この出力データを一定の タイミング間隔を有する複数のストローブによって取得し、 時系列のレベルデ一 タとして出力する第二のタイムインターポレータと、
第一のタイムインターポレータから出力される位置データを入力， 保持し、 一 又は二以上の位置データから、 所定のエッジタイミングを示すリカバリクロック を出力するディジタルフィルタと、
第二のタイムインターポレータから出力される時系列のレベルデータを入力し、 当該レベルデータをディジタルフィルタから出力されるリカバリクロックのエツ ジタイミングで選択して！^験デバイスの被測定データとして出力するデータ選 択回路と、
を備えることを特徴とする半導体試験装置。
2 . 第一のタイムインターポレータは、
¾ ^験デバイスから出力されるクロックを入力する並列に接続された複数の順 序回路と、 一定のタイミング間隔で遅延させたストローブを複数の順序回路に順 次入力し、 当該順序回路から時系列のレベルデータを出力させる遅延回路と、 複 数の順序回路から出力される時系列のレベルデータの、 立ち上がりエッジを示す レベルデータ， 立ち下がりエッジを示すレベルデータ、 又は立ち上がり及び立ち 下がりエツジを示すレベルデ一タを選択的に出力するエッジセレクタと、 エッジ セレクタで選択されるレベルデ一タを入力し、 エッジタイミングを示す位置デー タに符号ィ匕して出力するエンコーダと、 を備え、
ディジタルフィルタは、 第一のタイムインターポレータから出力される位置データを順次格納するとと もに、 格納された位置データを所定のタイミングで出力する、 直列に接続された 一又は二以上のレジスタを備え、 このレジスタから出力される一又は二以上の位 置データから、 所定のエッジタイミングを示すリカバリクロックを出力し、 第二のタイムインターポレータは、
ネ^:験デバイスから出力される出力データを入力する並列に接続された複数の 順序回路と、 一定のタイミング間隔で遅延させたストロープを複数の順序回路に 順次入力し、 当該順序回路から時系列のレベルデ一タを出力させる遅延回路と、 を備え、
データ選択回路は、
ディジタルブィルタから出力されるリカパリクロックを選択信号として、 第二 のタイムインターポレータから入力される時系列のレベルデータのうち、 一のデ ータを選択し、 被試験デバイスの被測定データとして出力するセレクタを備える 請求の範囲第 1項記載の半導体試験装置。
3 . エッジセレクタは、
一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一の AN D回路と、 一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第 二の AND回路と、 第一及ぴ第二の AND回路の出力を入力する O R回路と、 第 一の AN D回路， 第二の AN D回路及ぴ O R回路の出力のいずれかを選択するセ レクタとからなる、 一又は二以上のセレクタ回路からなる請求の範囲第 2項記載 の半導体試験装置。
4 . ディジタルフィルタは、
第一のタイムインターポレータから入力される位置データのエッジの有無を検 出し、 エッジが検出された場合に、 レジスタに格納された位置データを出力させ るエツジ検出回路を備える請求の範囲第 2項又は第 3項記載の半導体試験装置。
ェッジ検出回路で検出される位置データのェッジの有無に拘わらず、 格納され た位置データを所定のタイミングで出力する請求の範囲第 4項記載の半導体試験
6 . レジスタが二以上備えられる場合に、 ディジタルフィルタは、
二以上のレジスタからそれぞれ出力される位置データを入力し、 各位置データ が示すェッジタィミングの平均値を算出し、 当該平均値をリカバリクロックとし て出力する平均値算出回路を備える請求の範囲第 2項乃至第 5項記載の半導体試
7 . ディジタルフィルタは、
二以上のレジスタのうち一のレジスタから出力される位置データと、 平均値算 出回路から出力される平均値のいずれか一方を選択してリカパリクロックとして 出力する平均値切替スイッチを備える請求の範囲第 6項記載の半導体試験装置。
8 . デイジタノレフイノレタは、
レジスタから出力される位置データに所定の補正値を加算し、 当該位置データ が示すエッジタイミングを補正してリカバリクロックとして出力するタイミング 補正回路を備える請求の範囲第 2項乃至第 7項記載の半導体試験装置。
9 . ディジタルフィルタから出力されるリカパリクロックを複数入力し、 各リカ ノ リクロックの示すェッジタィミングの位相差を検出して、 被試験デバイスのク ロックのジッタを取得するジッタ検出回路を備える請求の範囲第 1項乃至第 8項 記載の半導体試験装置。
1 0 . 第一及び第二のタイムインターポレータをそれぞれ接続し、 当該第一及び 第二のタイムインターポレータから出力されるデータを所定のデータ選択回路に 分配するバスを備える請求の範囲第 1項乃至第 9項記載の半導体試験装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006329735A (ja) * 2005-05-25 2006-12-07 Agilent Technol Inc 時間間隔測定方法および装置
WO2006132329A1 (ja) 2005-06-10 2006-12-14 International Business Machines Corporation マイクロコンピュータ及びそのテスト方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4006260B2 (ja) * 2002-04-26 2007-11-14 株式会社アドバンテスト 半導体試験装置
US7196534B2 (en) * 2002-12-20 2007-03-27 Advantest Corp. Semiconductor test instrument
US7296195B2 (en) * 2005-05-02 2007-11-13 Credence Systems Corporation Bit synchronization for high-speed serial device testing
JP4896450B2 (ja) 2005-06-30 2012-03-14 株式会社東芝 記憶装置
US7587640B2 (en) * 2005-09-27 2009-09-08 Agere Systems Inc. Method and apparatus for monitoring and compensating for skew on a high speed parallel bus
US7844022B2 (en) * 2005-10-31 2010-11-30 Guide Technology, Inc. Jitter spectrum analysis using random sampling (RS)
US20070104219A1 (en) * 2005-11-09 2007-05-10 Honeywell International Inc. System and method to facilitate testing of rapidio components
US7349818B2 (en) * 2005-11-10 2008-03-25 Teradyne, Inc. Determining frequency components of jitter
US7668235B2 (en) * 2005-11-10 2010-02-23 Teradyne Jitter measurement algorithm using locally in-order strobes
EP1860808A1 (en) * 2006-05-25 2007-11-28 STMicroelectronics (Research & Development) Limited Frame synchronization and clock recovery using preamble data that violates a bi-phase mark coding rule
US7574633B2 (en) * 2006-07-12 2009-08-11 Advantest Corporation Test apparatus, adjustment method and recording medium
AT9243U3 (de) * 2007-03-06 2007-12-15 Avl List Gmbh Verfahren und vorrichtung zur verarbeitung von daten oder signalen mit unterschiedlichen synchronisationsquellen
JP5171442B2 (ja) * 2008-07-08 2013-03-27 株式会社アドバンテスト マルチストローブ回路および試験装置
JP2011090361A (ja) * 2009-10-20 2011-05-06 Renesas Electronics Corp 位相キャリブレーション回路、メモリカード制御装置、及び位相キャリブレーション方法
CN101820338B (zh) * 2010-03-30 2013-03-06 中国科学院武汉物理与数学研究所 一种核磁共振谱仪接收机数字抽取滤波器的同步方法
US8855179B1 (en) 2012-05-24 2014-10-07 Pmc-Sierra Us, Inc. Measuring impairments of digitized signals in data and timing recovery circuits
CN109884518A (zh) * 2017-12-06 2019-06-14 爱德万测试公司 测试装置及测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052097A1 (en) * 2000-01-18 2001-12-13 Advantest Corporation Method and apparatus for testing semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4876655A (en) * 1985-12-02 1989-10-24 Tektronix, Inc. Method and apparatus for evaluating jitter
JPH01164118A (ja) * 1987-12-21 1989-06-28 Nec Corp 時間差測定回路
US5886536A (en) * 1995-07-20 1999-03-23 Advantest Corp. Semiconductor tester synchronized with external clock
JP3331109B2 (ja) * 1996-01-23 2002-10-07 株式会社アドバンテスト 半導体試験装置の比較器
JP3672136B2 (ja) * 1996-10-04 2005-07-13 株式会社アドバンテスト Ｉｃ試験装置
JPH10188597A (ja) * 1996-12-19 1998-07-21 Advantest Corp メモリ試験装置
JP2000314767A (ja) * 1999-04-30 2000-11-14 Asahi Kasei Microsystems Kk クロックジッタの測定方法
JP4495308B2 (ja) * 2000-06-14 2010-07-07 株式会社アドバンテスト 半導体デバイス試験方法・半導体デバイス試験装置
US6920470B2 (en) * 2001-03-08 2005-07-19 Cirrus Logic, Inc. Signal processing integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052097A1 (en) * 2000-01-18 2001-12-13 Advantest Corporation Method and apparatus for testing semiconductor devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006329735A (ja) * 2005-05-25 2006-12-07 Agilent Technol Inc 時間間隔測定方法および装置
WO2006132329A1 (ja) 2005-06-10 2006-12-14 International Business Machines Corporation マイクロコンピュータ及びそのテスト方法
EP1890234A4 (en) * 2005-06-10 2008-11-05 Ibm MICROCOMPUTER AND METHOD FOR TESTING IT
JPWO2006132329A1 (ja) * 2005-06-10 2009-01-08 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation マイクロコンピュータ及びそのテスト方法
US7793183B2 (en) 2005-06-10 2010-09-07 International Business Machines Corporation Microcomputer and method of testing the same
JP4701244B2 (ja) * 2005-06-10 2011-06-15 インターナショナル・ビジネス・マシーンズ・コーポレーション マイクロコンピュータ及びそのテスト方法

Also Published As

Publication number Publication date
CN1732388A (zh) 2006-02-08
DE10393879T5 (de) 2005-10-20
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KR20050085898A (ko) 2005-08-29
US7078889B2 (en) 2006-07-18
US20050149801A1 (en) 2005-07-07
CN100422756C (zh) 2008-10-01
JP4319146B2 (ja) 2009-08-26

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