CN1732388A - 半导体试验装置 - Google Patents

Abstract

在从DUT输出的系统时钟的边沿定时，取得与比系统时钟高速的内部时钟同步的恢复时钟。包括：时间插补器(20)、数字滤波器(40)和数据侧选择器(30)。时间插补器包括输入DUT(1)的系统时钟的触发器(21a～21n)、顺次将以一定的定时间隔延迟的选通脉冲输入到FF(21)并输出时间系列的电平数据的延迟电路(22)、输入从FF输出的时间系列的电平数据并编码成表示边沿定时的位置数据的编码器(28)。数字滤波器包括顺次存储编码器的位置数据在预定的定时输出的多个寄存器(41a～41n)，输出来自寄存器(41)的位置数据作为恢复时钟。数据侧选择器将恢复时钟作为选择信号选择DUT的输出数据。

Description

半导体试验装置

技术领域

本发明涉及比较从被试验器件输出的输出数据和预定的期待值数据，判定该被试验器件是否良好的半导体试验装置，特别涉及适合于以比器件的系统时钟还高的内部时钟的数据速率输出数据，例如以ODR(Octal DataRate：八进制数据速率)型器件为代表的那种高速器件的试验的半导体试验装置。

背景技术

一般，进行半导体器件试验的半导体试验装置(LSI试验器)将预定的试验样式信号输入到成为试验对象的被试验器件(DUT：Device UnderTest)，通过比较从该被试验器件输出的输出数据和预定的期待值样式信号，判定其一致、不一致，检测、判定该被试验器件是否良好。

现在我们参照图8，说明这种半导体试验装置。图8是表示已有的一般的半导体试验装置(LSI试验器)的概略构成的框图。

如该图所示，已有的LSI试验器110具有：将被试验器件(DUT)101的输出数据与比较电压进行电平比较的电平比较器111、将被试验器件101的输出数据与预定的期待值进行比较的样式比较器112、和用于在预定的定时将被试验器件101的输出数据输入到样式比较器112的触发器121等。

在由这种结构形成的已有的半导体试验装置中，首先，从图中未画出的样式发生器将预定的试验样式信号输入到被试验器件101，从被试验器件101输出预定的信号作为输出数据。将从被试验器件101输出的输出数据输入到电平比较器111。将输入到电平比较器111的输出数据与比较电压进行电平比较，输出到触发器121。

在触发器121中，保持来自电平比较器111的信号作为输入数据，将来自图中未画出的定时发生器的选通脉冲作为时钟信号，在预定的定时输出输出数据。将从触发器121输出的输出数据输入到样式比较器112，与从试验器内的样式发生器输出的预定的期待值数据比较，输出比较结果。根据该比较结果，检测输出数据和期待值的一致、不一致，判定该被试验器件101是否良好(Pass/Fail：通过/失败)。

这样，在已有的半导体试验装置(LSI试验器)中，在试验器内部在预定的定时输出的选通脉冲的定时取得从被试验器件输出的输出数据，该选通脉冲成为从与被试验器件独立地设置的定时发生器输出的定时信号。可是，在这样地根据从与试验器输出的独立的定时信号取得被试验器件的输出数据的已有半导体试验装置中，发生在器件内部生成速度比系统时钟高的内部时钟，不能够与在该内部时钟的定时输出输出数据的高速器件的试验对应那样的问题。

近年来，LSI的高速化的进展很显著，为了达到数据传输的高速化，例如能够提供以ODR(Octal Data Rate)型器件为代表的新的半导体器件。这种器件，如图9所示，由PLL电路等生成频率为器件101的系统时钟的n倍的内部时钟，在速度比系统时钟高的内部时钟的定时进行数据输出。例如，在ODR型器件中，生成频率为系统时钟的4倍的内部时钟，进一步与内部时钟的上升沿和下降沿的两个边沿同步，以DDR(Double DataRate：双数据速率)输出数据，实现数据速率为系统时钟的8倍的数据输出。DDR是在各时钟信号的上升沿和下降沿双方的定时进行数据传输的方式中，与只在时钟的上升沿(或下降沿)进行数据传输的SDR(Single DataRate：单数据速率)方式比较，在相同的时钟循环中可以进行2倍的数据传输的数据速率。

当对这样的器件进行试验时，必须在器件的系统时钟的上升沿和下降沿的两个边沿定时，并且以在系统时钟的数倍频率输出的内部时钟的数据速率，取得数据。

但是，如上所述，在已有的半导体试验装置中，根据从与被试验器件独立的定时发生器输出的定时信号取得来自被试验器件的输出数据。因此，既不能够在从被试验器件输出的时钟的边沿定时取得输出数据，也不能够以频率为系统时钟的数倍的内部时钟的数据速率取得输出数据。

即，在已有的半导体试验装置的构成中，不能够在系统时钟的边沿定时，并且以比系统时钟高的内部时钟的数据速率对进行数据输出的器件实施试验。

发明内容

本发明就是为了解决这种已有技术具有的问题提出的，其目的在于提供一种半导体试验装置，通过取得从被试验器件输出的系统时钟，在该系统时钟的上升沿和下降沿的边沿定时，取得比系统时钟高速的内部时钟的频率的恢复时钟，可以进行在系统时钟的边沿定时，并且以比系统时钟高的内部时钟的数据速率输出数据的被试验器件，例如，以ODR(Octal DataRate)型器件为代表的高速器件的试验。

为了达到上述目的，本发明之一，提供一种半导体试验装置，包括：第一时间插补器，其输入从被试验器件输出的时钟，通过具有一定的定时间隔的多个选通脉冲取得该时钟，作为时间系列的电平数据进行输出，并且选择输入表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据，输出表示所选择的电平数据的边沿定时的位置数据；第二时间插补器，其输入从被试验器件输出的输出数据，通过具有一定的定时间隔的多个选通脉冲取得该输出数据，作为时间系列的电平数据进行输出；数字滤波器，输入并保持从第一时间插补器输出的位置数据，从一个或二个以上的位置数据，输出表示预定的边沿定时的恢复时钟；和数据选择电路，其输入从第二时间插补器输出的时间系列的电平数据，在从数字滤波器输出的恢复时钟的边沿定时选择该电平数据，作为被试验器件的被测定数据进行输出。

根据由这种构成形成的半导体试验装置，则首先，通过包括第一和第二时间插补器，能够取得从被试验器件输出的时钟和输出数据作为时间系列的电平数据。该时间系列的电平数据表示作为被试验器件的时钟(和输出数据)的信号变化点的边沿定时。从而，通过将从被试验器件输出的系统时钟信号输入到时间插补器，取得表示该边沿定时的电平数据和位置数据，能够将该位置数据用作为了取得被试验器件的输出数据的定时信号。

特别是在本发明中，包括边沿选择器，能够选择地输出由时间插补器取得的时间系列的电平数据，作为表示①时钟的上升沿、②下降沿、或③上升沿和下降沿的两边沿定时的电平数据。因此，可以在被试验器件的时钟的上升沿和下降沿双方的边沿定时取入输出数据，也能够与DDR型器件对应。

又，这样可以选择地输出时钟的上升沿和下降沿的电平数据，例如在DDR型器件中当下降沿(或上升沿)的精度不好时，也可以只用上升沿(或下降沿)取入输出数据。

而且，在本发明的试验装置中，通过进一步包括数字滤波器，能够保持、存储由时间插补器取得的时钟的位置数据，例如，作为在频率为系统时钟的n倍等的所要的定时经过校正的恢复时钟进行输出。

用第一时间插补器，能够取得表示时钟的边沿定时的电平数据和位置数据，但是例如，当被试验器件按照频率为系统时钟的n倍的内部时钟输出数据时，即便得到1/n频率的系统时钟的边沿定时，只能够在n个循环中检测出1次上升沿或下降沿，不能够在其它循环中检测出信号变化点(上升沿或下降沿)，结果，频率n倍的内部时钟的定时边沿在n个循环中只能够取得1次。

又，也存在着从被试验器件输出的时钟信号具有抖动，取得的电平数据和位置数据表示的边沿定时成为不适合于作为用于取得试验数据的定时信号的定时的情形。

因此，通过将由时间插补器取得的被试验器件的系统时钟的位置数据输入并存储到数字滤波器中，例如作为与频率为系统时钟的n倍的内部时钟对应的周期的边沿定时的时钟信号，能够输出在正确并且适当的定时经过校正的恢复时钟。而且，通过包括将该恢复时钟作为选择信号选择被试验器件的输出数据的数据选择电路，能够选择、输出由时间插补器取得的输出数据的时间系列的电平数据，作为与预定的期待值数据比较的被测定数据。

因此，当根据速度比从被试验器件输出的系统时钟高的内部时钟输出从该被试验器件输出的输出数据时，或者，当系统时钟由于抖动而变动时，都能够以预定的频率输出表示适当的边沿定时的恢复时钟。

这样，如果根据与本发明有关的半导体试验装置，则能够取得不受被试验器件的系统时钟的频率和抖动的影响等左右的所要的恢复时钟，可以用该恢复时钟取入被试验器件的输出数据，即便是ODR型器件等的高速化的半导体器件，也能够容易并且确实地实施正确的试验。

具体地说，本发明之二的构成，在本发明之一的半导体试验装置中，第一时间插补器包括：多个顺序电路，其并联连接，输入从被试验器件输出的时钟；延迟电路，其顺次将以一定的定时间隔延迟的选通脉冲输入到多个顺序电路，从该顺序电路输出时间系列的电平数据；边沿选择器，其选择输出从多个顺序电路输出的时间系列的电平数据的、表示上升沿的电平数据、表示下降沿的电平数据、或表示上升沿和下降沿的电平数据；和编码器，其输入由边沿选择器选择的电平数据，对表示边沿定时的位置数据进行编码并输出。数字滤波器包括串联连接的一个或二个以上的寄存器，其顺次存储从第一时间插补器输出的位置数据，并且在预定的定时输出存储的位置数据，从该寄存器输出的一个或二个以上的位置数据，输出表示预定的边沿定时的恢复时钟。第二时间插补器包括：多个顺序电路，其并联连接，输入从被试验器件输出的输出数据；延迟电路，其顺次将以一定的定时间隔延迟的选通脉冲输入到多个顺序电路，从该顺序电路输出时间系列的电平数据。数据选择电路包括选择器，其将从数字滤波器输出的恢复时钟作为选择信号，在从第二时间插补器输入的时间系列的电平数据中，选择一个数据，作为被试验器件的被测定数据进行输出。

又，本发明之三的构成，在本发明之二的半导体试验装置中，边沿选择器由一个或二个以上的选择电路构成，该选择电路包括：第一AND电路，其输入一个顺序电路的反相输出和下段的顺序电路的非反相输出；第二AND电路，其输入一个顺序电路的非反相输出和下段的顺序电路的反相输出；OR电路，其输入第一和第二AND电路的输出；和选择器，其选择第一AND电路、第二AND电路和OR电路的输出中的任一个。

根据这样构成的本发明的半导体试验装置，则能够用顺序电路和延迟电路、编码器、寄存器、AND电路、OR电路等已有的部件简单地构成包含边沿选择器的第一和第二时间插补器、数字滤波器和数据选择电路。因此，能够不使LSI试验器复杂化、大型化、高成本化等，通过简易的构成实现与本发明有关的半导体试验装置。

又，根据这样由顺序电路和延迟电路、寄存器构成的本发明的半导体试验装置，则通过变更顺序电路和寄存器的数量、延迟电路的延迟量，能够将时间插补器和数字滤波器中的时间系列的电平数据和位置数据的位宽度(顺序电路、寄存器的数量)和分辨率(延迟电路的延迟量)设定在任意值上。因此，可以根据数据速率和抖动幅度等进行种种设定，可以实现也能够与所有的LSI对应的通用性、便利性高的半导体试验装置。

此外，包括时间插补器和数字滤波器的顺序电路和寄存器能够用触发器和锁存器等已有的电路简单地构成。但是，只要能够以一定的定时间隔取得来自被试验器件的输出数据作为时间系列的电平数据进行输出，又只要能够保持、存储表示边沿定时的位置数据在预定的定时进行输出，除了触发器和寄存器外，可以采用无论什么样的电路构成。

而且，本发明之四的构成，在本发明之二或之三的半导体试验装置中，数字滤波器包括边沿检测电路，其检测有无从第一时间插补器输入的位置数据的边沿，当检测出边沿时，输出存储在寄存器中的位置数据。

根据这样构成的本发明的半导体试验装置，则通过包括边沿检测电路，能够在由第一时间插补器取得的时钟的位置数据中，只将检测出表示信号变化点的边沿的位置数据作为成为恢复时钟的基准的位置数据存储在寄存器中并进行输出。

例如在ORD型器件的系统时钟的情形中，成为输出数据的数据速率的1/8。因此，只在由第一时间插补器取得的系统时钟的上升沿或下降沿的位置数据中，在输出数据的上升沿和下降沿的8次中只能够检测出1次份数的信号变化点(上升沿和下降沿)，不能够取得以8倍的数据速率输出的输出数据。

因此，在本发明中，通过包括检测有无取得的位置数据的边沿检测电路，将检测出边沿的位置数据存储在寄存器中，根据该该位置数据在内部时钟的频率定时输出恢复时钟。因此，能够以预定的频率输出被试验器件的系统时钟的边沿定时，输出与被试验器件的输出数据的数据速率对应的恢复时钟。

又，在通过根据这样检测出边沿的系统时钟的位置数据输出恢复时钟，例如，求得取得的位置数据的平均值作为恢复时钟进行输出的情形中，也能够输出表示反映实际的系统时钟的边沿定时的正确的定时的恢复时钟，能够更正确地实施可靠性高的半导体试验。

又，本发明之五的构成，在本发明之四的半导体试验装置中，数字滤波器的寄存器，不管由边沿检测电路检测的位置数据有无边沿，在预定的定时输出存储的位置数据。

根据这样构成的本发明的半导体试验装置，则当没有检测出由第一时间插补器取得的时钟的位置数据的信号变化点的边沿时，能够在预定的定时输出已经存储在寄存器中的前一循环的时钟的位置数据，能够根据该前一循环的时钟的位置数据输出恢复时钟。

在从第一时间插补器输出的时钟的位置数据中，如上述本发明之四那样，也能够只将检测出边沿的位置数据存储在寄存器中作为恢复时钟的基准，但是例如当由于抖动的影响等没有检测出位置数据的边沿时等，能够取得的位置数据减少，能够取得位置数据的周期也变得不一定。因此，例如当通过求得多个位置数据的平均值输出恢复时钟时，为了输出正确的恢复时钟需要包括多个寄存器。因此，在本发明中，当没有检测出取得的位置数据的边沿时，能够从寄存器输出检测出已经在前一循环中存储的边沿的位置数据，根据该位置数据输出恢复时钟。

因此，能够一面反映实际取得的位置数据的边沿定时，一面使位置数据的取得周期一定，达到使寄存器的设置数最佳化的目的，能够不使试验器构成复杂化、大型化、高成本化等，通过简易的构成实现可靠性高的半导体试验装置。

此外，当没有检测出第一时间插补器的时钟的位置数据的边沿时，能够形成可以切换是否将存储在寄存器中的前一循环的位置数据作为恢复时钟的基准进行输出的构成。因此，例如当只用被试验器件的时钟的实际的边沿定时，进行更严密的功能试验和抖动解析等时，当只选择检测出抖动的位置数据，进行从一定周期的平均值检查被试验器件的输出数据和时钟数据的逻辑试验时，能够以也使用已经存储的前一循环的位置数据的方式，根据试验内容，选择采用位置数据。

又，本发明之六的构成，在本发明之二～之五任一项的半导体试验装置中，当寄存器具有二个以上时，数字滤波器包括平均值算出电路，其输入分别从二个以上的寄存器输出的位置数据，算出各位置数据表示的边沿定时的平均值，将该平均值作为恢复时钟输出。

根据这样构成的本发明的半导体试验装置，则在数字滤波器中包括多个寄存器和输入各寄存器的位置数据的平均值算出电路，将从时间插补器输出的位置数据存储在多个寄存器中，能够算出该多个位置数据的平均值作为恢复时钟进行输出。因此，能够将多个位置数据表示的边沿定时的平均值用作与本发明有关的恢复时钟，可以作为反映各被试验器件的实际的系统时钟的边沿定时的正确适当的定时信号，当没有检测出时钟的抖动时和由于抖动引起边沿定时变动时，也能够取得正确表示被试验器件的时钟的边沿定时的恢复时钟。

又，本发明之七的构成，在本发明之六的半导体试验装置中，数字滤波器包括平均值切换开关，其选择从二个以上的寄存器中的一个寄存器输出的位置数据和从平均值算出电路输出的平均值中的任一个作为恢复时钟进行输出。

根据这样构成的本发明的半导体试验装置，则包括平均值切换开关，作为从数字滤波器输出的恢复时钟，能够选择地切换并输出从特定的寄存器输出的位置数据和多个寄存器的位置数据的平均值。

因此，例如，当进行考虑由被试验器件的系统时钟的抖动引起的定时变动的功能试验时，输出多个寄存器的平均值作为恢复时钟，当不管由抖动引起的定时变动，进行检查被试验器件的系统时钟和输出数据自身的逻辑试验时，可以将从多个寄存器中一个寄存器输出的位置数据用作恢复时钟，根据试验内容，选择地分开使用恢复时钟，能够实现通用性、扩展性更优越的半导体试验装置。

又，本发明之八的构成，在本发明之一～之七任一项的半导体试验装置中，数字滤波器包括定时校正电路，其将预定的校正值加在从寄存器输出的位置数据上，对该位置数据表示的边沿定时进行校正后，作为恢复时钟输出。

根据这样构成的本发明的半导体试验装置，则通过包括定时校正电路，能够对从一个寄存器输出的位置数据和从二个以上的寄存器输出的位置数据的平均值，加上考虑了设置时间和保持时间等的设定值(校正值)，输出在适当的边沿定时经过校正的恢复时钟。

一般，为了比时钟信号更稳定地取得输出数据，需要考虑对时钟的输出数据的设置时间(或保持时间)。因此，在本发明中，通过包括对从数字滤波器的寄存器输出的位置数据加上设置时间和保持时间等的设定值的定时校正电路，考虑输出数据的设置时间和保持时间，输出在适当的边沿定时经过校正的恢复时钟。从而，能够根据在更适当的定时经过校正的恢复时钟取得从时间插补器输出的时间系列的电平数据，能够提供更正确的可靠性高的半导体试验装置。

又，本发明之九的构成，在本发明之一～之八任一项的半导体试验装置中，包括抖动检测电路，其输入多个从数字滤波器输出的恢复时钟，检测各恢复时钟所示的边沿定时的相位差，取得被试验器件的时钟的抖动。

根据这样构成的本发明的半导体试验装置，则通过包括输入多个恢复时钟的抖动检测电路，对表示各恢复时钟的边沿定时的位置数据进行减算处理，能够检测出恢复时钟间的相位差。又，能够取得该相位差的分布，作为表示相位差的零散和扩散的分布数据进行输出。恢复时钟间的相位差表示被试验器件的系统时钟的抖动，通过取得恢复时钟的相位差及其分布数据，可以进行被试验器件的时钟和输出数据抖动的解析。

因此，在本发明中，例如，不会产生由操作示波器等引起的误差和测定作业的困难性等，用已有的抖动测定器时的那种问题，能够容易并且正确地、确实地进行高精度的被试验器件的输出数据和时钟的抖动的解析。

进一步，本发明之十的构成，在本发明之一～之九任一项的半导体试验装置中，包括总线，其分别与第一和第二时间插补器连接，将从该第一和第二时间插补器输出的数据分配给预定的数据选择电路。

根据这种构成，在本发明的半导体试验装置中，能够经过总线将从第一、第二时间插补器输出的时间系列的电平数据分配输入到数据选择电路，能够通过将所要的时钟分配给所要的输出数据输入到数据选择电路，取得被测定数据。因此，当与被试验器件相应地包括多个第一和第二时间插补器和数据选择电路时，也能够通过任意组合各时钟和输出数据取入被测定数据，能够实现通用性、便利性更高的LSI试验器。

附图说明

图1是表示有关本发明第一实施方式的半导体试验装置的构成框图。

图2是表示在从被试验器件的系统定时得到的恢复时钟的定时，取得按照内部时钟输出的输出数据的Hold Edge(保持边沿)模式的工作例的信号图。

图3是表示Hold Edge模式的工作例的信号图，是作为边沿选择器的模式选择SDR：Rise Edge(上升沿)的情形。

图4是表示Hold Edge模式的工作例的信号图，是作为边沿选择器的模式选择DDR：Both Edge(两个边沿)的情形。

图5是当将数字滤波器的模式切换开关切换到Direct Edge(直接边沿)时在系统时钟的边沿定时取得输出数据时的信号图，(a)是使时钟的边沿定时上升的上升沿，(b)是在上升沿和下降沿的两个边沿取得数据的情形。

图6是当将边沿选择器的模式切换到SDR：Rise Edge模式在数字滤波器中在系统时钟的上升沿和下降沿的边沿定时取得恢复时钟时的信号图。

图7是表示有关本发明第二实施方式的半导体试验装置的构成框图。

图8是表示已有的一般的半导体试验装置的概略构成框图。

图9是表示以比系统时钟高的内部时钟的数据速率输出数据的半导体器件的概略构成框图。

具体实施方式

下面，我们一面参照附图一面说明与本发明有关的半导体试验装置的优先实施方式。

(第一实施方式)

首先，我们参照图1～图6，说明与本发明有关的半导体试验装置的第一实施方式。

图1是表示与本发明第一实施方式有关的半导体试验装置的构成框图。如图1所示，与本实施方式有关的半导体试验装置包括进行被试验器件(DUT)1的功能试验的LSI试验器10，LSI试验器10取得从被试验器件1输出的输出数据作为被测定数据，通过将它与预定的期待值数据比较，判定该被试验器件1是否良好。

被试验器件1通过从图中未画出的样式发生器等输入信号，输出预定的输出数据，并且输出时钟信号(系统时钟)。

这样，作为从LSI自身输出时钟的设备，例如是使用上述“RapidIO”(注册商标)或“HyperTranport”(注册商标)等的LSI、和用于从PCI总线将总线·系统变换成“RapidIO”的桥式LSI等，在本实施方式的试验装置中，进行这种器件的试验。

而且，本实施方式的被试验器件1，如图9所示的器件那样，构成由PLL电路等生成频率为系统时钟的n倍的内部时钟，在速度比系统时钟高的内部时钟的定时进行数据输出的器件。

作为这种器件，例如是ODR型器件。ODR型器件生成频率为系统时钟的4倍的内部时钟，进一步与内部时钟的上升沿和下降沿的两个边沿同步，输出数据(DDR：Double Data Rate，双数据速率)，实现数据速率为系统时钟的8倍的数据输出。在本实施方式的半导体试验装置中，即便关于这种ODR型器件也能够进行正确的试验。

LSI试验器10是将从被试验器件1输出的时钟和输出数据输入到各频道(各源同步电路)，从被试验器件1的系统时钟取出在所要频率并且表示适当的边沿定时的恢复时钟(recovery clock)，在该恢复时钟所示的定时取得输出数据，能够作为被测定数据进行输出的设备。

具体地说，LSI试验器10，如图1所示，包括输入从被试验器件1输出的时钟信号的时钟侧的源同步电路(时钟恢复电路)10a，并且包括输入从被试验器件1输出的输出数据的数据侧的源同步电路10b、10c…10n(图中未画出)。

各源同步电路10a、10b、10c…除了在时钟侧包括数字滤波器40外具有同样的构成，能够用分别具有一定的定时间隔的多个选通脉冲(strobe)取得从被试验器件1输出的时钟或输出数据，作为时间系列的电平数据进行输出，并且能够用该时间系列的电平数据在被试验器件1的时钟的边沿定时选择、取得输出数据。

各源同步电路10a、10b、10c…，关于从被试验器件1输出的各时钟和输出数据是与每个引脚对应，分别每个分配一个大致同一构成的电路。

在本实施方式中，如图1所示，在被试验器件1的时钟侧包括1个源同步电路10a，并且在被试验器件1的输出数据侧包括1～n个的源同步电路10b、10c…。时钟侧的源同步电路10a与数据侧的源同步电路10b、10c…不同，构成包括数字滤波器40的时钟恢复电路。

而且，各源同步电路10a、10b、10c…经过时间插补器·总线50相互连接，如后所述，根据时间插补器·总线50的控制，在预定频道(源同步电路)间进行信号的输入输出。

各源同步电路，如图1所示，具有时钟侧、输出侧，分别形成大致同一的构成，具体地说，包括电平比较器11和样式比较器12，并且包括时间插补器(time interpolator)20和数字滤波器40。

电平比较器11，与已有的LSI试验器的情形同样，输入来自被试验器件1的输出信号(时钟或输出数据)，与预定的比较电压进行电平比较，将信号输出到时间插补器20。

样式比较器12，比较经过后述的时间插补器20和数字滤波器40由选择器30选择的被试验器件1的输出数据和预定的期待值，输出试验结果。

时间插补器20，由具有一定的定时间隔的多个选通脉冲取得从被试验器件1输出的时钟或输出数据，作为时间系列的电平数据进行输出。

具体地说，时间插补器20包括成为多个顺序电路的触发器21a～21n、延迟电路22、边沿选择器23和编码器28。

多个触发器21a～21n，在本实施方式中由并联连接的D型触发器组构成、分别经过电平比较器11输入从被试验器件输出的输出信号(时钟或输出数据)作为输入数据。而且，将经过延迟电路22输入的选通脉冲作为时钟信号，输出在预定的定时输入的数据。

此外，多个触发器21a～21n的第一个触发器21a用于初始值，将第二个以后的触发器21b～21n的输出数据输入到后述的选择器30。

这里，作为在各时间插补器20中包括的多个顺序电路，也能够由本实施方式的触发器21a～21n以外的顺序电路，例如，锁存器构成。

这样即便作为时间插补器20的顺序电路包括锁存器，也能够实现与本实施方式的情形同样的效果。

又，在各时间插补器20中包括的顺序电路，只要能够在一定的定时间隔取得来自被试验器件1的时钟和输出数据，作为时间系列的电平数据进行输出，则除了本实施方式所示的触发器21a～21n和锁存器外，也可以是无论什么样的电路构成。

延迟电路22顺次地将以一定的定时间隔延迟的选通脉冲输入到多个触发器21a～21n的时钟端子，从该触发器21a～21n输出时间系列的电平数据。

这里，能够任意设定、变更多个触发器21a～21n的数量和延迟电路22的延迟量，能够将由时间插补器20取得的时间系列的电平数据的位宽度(顺序电路的数量)和分辨率(延迟电路的延迟量)设定在所要的值上。

因此，能够与成为试验对象的被试验器件1的数据速率和抖动幅度等相应，设定种种取得的时间系列的电平数据，也可以与任何LSI对应。

又，能够将输入到触发器21a～21n的选通脉冲设定在任意的定时、频率上，也能够使在时钟侧和输出数据侧输入的定时和延迟量不同。在本实施方式中，通过在每个源同步电路的各频道10a～10n上包括不同的定时发生器等，在时钟侧和输出数据侧，能够分别独立地输入选通脉冲(请参照图1所示的STRB)。因此，可以根据从被试验器件1输出的时钟和输出数据的相位差，调节到适当的定时。从被试验器件1输出的时钟和输出数据，不限于相位总是一致的情形，例如，设置时间既可以是负的，也可以是正的。从而，在这种情形中，通过使选通脉冲的定时在时钟侧和输出数据侧分别不同，能够以在适当的定时输出选通脉冲的方式在具有相位差的时钟和输出数据中进行调节。

边沿选择器23输入从触发器21a～21n输出的时间系列的电平数据，选择地输出该电平数据的，表示上升沿的电平数据、表示下降沿的电平数据、或表示上升沿和下降沿的电平数据。

具体地说，本实施方式的边沿选择器23与触发器21a～21n的输出对应地包括多个由2个AND电路24、25、1个OR电路26和1个选择器27构成的选择器电路组。

第一AND电路24(24a～24n)，如图1所示，是输入多个触发器21a～21n中的1个触发器(例如21a)的反相输出和下段的触发器(例如21b)的非反相输出的AND电路。选择该第一AND电路24的输出作为表示时钟上升沿的SDR用的电平数据(SDR：Rise Edge模式)。

第二AND电路25(25a～25n)，如图1所示，是输入多个触发器21a～21n中的1个触发器(例如21a)的非反相输出和下段的触发器(例如21b)的反相输出的AND电路。选择该第二AND电路25的输出作为表示时钟下降沿的SDR用的电平数据(SDR：Fall Edge模式)。

OR电路26(26a～26n)，如图1所示，是输入第一和第二AND电路24、25的输出的OR电路。选择该OR电路26的输出作为表示时钟上升沿和下降沿这两者的边沿的DDR用的电平数据(SDR：Both Edge模式)。

选择器27(27a～27n)，如图1所示，是由输入第一AND电路24、第二AND电路25和OR电路26的各输出，通过边沿选择信号的切换，选择并输出其中某一个的多路复用转换器等构成的选择电路。

通过包括这种边沿选择器23，经过触发器21a～21n输入用多个选通脉冲取得的时间系列的电平数据时，根据选择器27a～27n的选择并输出①第一AND电路24的输出(只是上升沿，SDR：Rise Edge模式)、②第二AND电路25的输出(只是下降沿，SDR：Fall Edge模式)、③OR电路26的输出(上升沿和下降沿这两者的边沿，SDR：Both Edge模式)中的某一个模式，用下段的编码器28对表示选出的电平数据的边沿定时进行编码。

此外，因为构成边沿选择器23的多个选择器电路组，以在多个触发器21a～21n的输出中，输入1个触发器和下段的触发器的输出的方式进行构成，所以由选择器27a～27n选择并输出的电平数据成为比从触发器21a～21n输出的电平数据少1位量的数据。例如，当从5个触发器21a～21e输出5位量的电平数据时，由边沿选择器23选择并输出的电平数据成为经过4个选择器27a～27d输出的4位的数据。

从而，包括边沿选择器23的各电路，即，第一AND电路24a～24n、第二AND电路25a～25n、OR电路26a～26n、选择器27a～27n的数量分别成为比触发器21a～21n少一个的数量(1～n-1个)。

编码器28输入从边沿选择器23的多个选择器27a～27n输出的时间系列的电平数据，对该电平数据进行编码并输出。具体地说，将从触发器21a～21n以一定间隔，顺序输出的数据经过边沿选择器23的各选择器27a～27n顺次输入到编码器28，在汇集了全部数据的定时进行编码，输出其结果。

因此，经过边沿选择器23选择从触发器21a～21n输出的时间系列的电平数据，作为对选出的电平数据进行编码后的位置数据进行输出。

在本实施方式中，将由时钟侧的源同步电路10a的编码器28进行编码的位置数据输入到数字滤波器40，取得表示被试验器件1的系统锁定的边沿定时的恢复时钟。

而且，在输出数据侧的源同步电路10b、10c…中，将从触发器21a～21n输出的时间系列的电平数据作为输入数据原封不动地输入到选择器30，在输入到该输出数据侧的选择器30的电平数据中，根据从数字滤波器40输出的恢复时钟选择1个数据，输出选出的1个数据作为被试验器件1的被测定数据。

此外，在输出数据侧的源同步电路10b、10c…中，在本实施方式中不使用边沿选择器23和编码器28(请参照图1)。从而，关于输出数据侧的时间插补器20，能够省略边沿选择器23和编码器28。

选择器30是输入从触发器21a～21n输出的时间系列的电平数据作为输入数据，并且输入从数字滤波器40输出的恢复时钟或从编码器28输出的位置数据作为选择信号的数据选择电路。而且，在表示恢复时钟(或编码器28的位置数据)的边沿定时，即，被试验器件1的系统时钟的边沿定时，在速度比该系统时钟的边沿定时高的内部时钟的频率定时，选择被试验器件1的输出数据，作为该被试验器件1的被测定数据取得。

具体地说，选择器30，由多路复用转换器等构成，除了多个的各触发器中初始值用的触发器21a外，触发器21b～21n的各个输出直接与在数据输入侧连接，并且时间插补器·总线50与选择信号端子连接。

而且，将从输出数据侧的触发器21a～21n输出的时间系列的电平数据作为输入数据不经过边沿选择器23和编码器28直接输入到输出数据侧的选择器30，并且根据时间插补器·总线50的控制，选择地输入由时钟侧的数字滤波器40取得的恢复时钟或由时钟侧的编码器28取得的位置数据作为选择信号。

因此，在输出数据侧的选择器30中，从输出数据侧的时间插补器20的触发器21a～21n输出的时间系列的电平数据，将来自数字滤波器40的恢复时钟或来自编码器28的位置数据作为选择信号，选择一个数据。

而且，将由该选择器30选出的被试验器件1的输出数据输出到样式比较器12，在样式比较器12中与预定的期待值进行比较，输出试验结果。

由后述的数字滤波器40的切换开关47进行该选择器30的选择信号的切换。

另一方面，将从时钟侧的触发器21a～21n输出的时间系列的电平数据，作为输入数据不经过边沿选择器23和编码器28直接输入到时钟侧的选择器30，并且根据上述数字滤波器40的切换开关47的控制，选择地输入由时钟侧的编码器28取得的位置数据或由时钟侧的数字滤波器40取得的恢复时钟作为选择信号。

因此，在时钟侧的选择器30中，选择被试验器件1的系统时钟作为数据，将来自数字滤波器40的恢复时钟或来自编码器28的位置数据作为选择信号，根据表示作为该器件的时钟的信号变化点的边沿定时的电平数据，能够取入作为从时钟侧的时间插补器20的触发器21a～21n输出的时间系列的电平数据取得的被试验器件1的时钟。从而，当关于被试验器件1的时钟设定期待值时，能够在时钟侧的样式比较器12中比较经过选择器30输出的时钟数据和预定的期待值。

这里，时钟侧和输出数据侧的各选择器30，根据时间插补器·总线50的控制，切换输入的选择信号，能够使用所要的选择器30。

具体地说，当使用输出数据侧的选择器30，比较被试验器件1的输出数据和期待值时，经过时间插补器·总线50，将数字滤波器40的恢复时钟或来自时钟侧的编码器28的信号作为选择信号输入到输出侧的选择器30。这时，不使用时钟侧的选择器30(和样式比较器12)。

另一方面，当使用时钟侧的选择器30，比较被试验器件1的时钟和期待值时，根据时间插补器·总线50的控制，不将数字滤波器40的恢复时钟或来自时钟侧的编码器28的信号输入到输出侧的选择器30。这时，不使用输出数据侧的选择器30(和样式比较器12)。

这样，在本实施方式中，时钟侧和输出数据侧的各选择器30，根据试验内容，选择地输入来自时间插补器20的输出信号。结果，根据试验内容等，可以在时钟侧或输出数据侧的源同步电路的至少一方包括选择器30，也可以省略时钟侧或输出数据侧的某一方的选择器30。

在时钟侧的源同步电路10a中包括数字滤波器40，输入、保持从时钟侧的时间插补器20的编码器28输出的时钟位置数据，从一个或二个以上的位置数据，输出表示预定的边沿定时的恢复时钟。具体地说，数字滤波器40包括多个寄存器41(41a～41n)、边沿检测电路42、边沿切换开关43、平均值算出电路44、平均值切换开关45、定时校正电路46和模式切换开关47。

多个寄存器41a～41n，如图1所示，由串联连接的给定数(1～n)的寄存器组构成，顺次存储从时钟侧的时间插补器20的编码器28输出的位置数据，并且在预定的定时输出存储的位置数据。例如，当编码器28输出3位的位置数据时，各寄存器41a～41n输入、存储3位的位置数据，并且通过输入预定的触发信号，输出存储的3位的位置数据。

更具体地说，寄存器41a～41n，首先，将编码器28的位置数据输入到最前段的寄存器41a，并存储起来，在预定的定时输出该位置数据，顺次输入到串联连接的下段的寄存器41b～41n。将从最后段的寄存器41n输出的位置数据输入到后述的平均值算出电路44。

又，将从各寄存器41a～41n输出的位置数据输入到下段的寄存器同时，也分别输入到平均值算出电路44。因此，在平均值算出电路44中，算出各寄存器41a～41n的位置数据表示的边沿定时的平均值。

进一步，也将从最前段的寄存器41a输出的位置数据输入到后述的平均值切换开关45。因此，能够选择从平均值算出电路44输出的位置数据的平均值和从最前段的寄存器41a输出的位置数据中任一个的位置数据。

此外，能够任意设定、变更与本实施方式有关的寄存器41a～41n的数量，根据寄存器41a～41n的数量能够取得的位置数据的数量，能够调整位置数据的平均值的分辨率。

即，寄存器41a～41n，可以包括输入从时间插补器输出的位置数据的至少一个的寄存器41a，能够根据成为试验对象的被试验器件1的数据速率和抖动幅度等，得到最佳数量。

而且，在预定的定时将选通脉冲输入到该寄存器41a～41n，在任意的定时输出位置数据。

边沿检测电路42检测有无从时间插补器20的编码器28输入的位置数据的边沿。而且，当检测出边沿时，将检测出边沿的位置数据存储在最前段的寄存器41a中，并且将已经存储的位置数据输出到各寄存器41a～41n中。

由时间插补器20取得的时钟的位置数据，根据时钟的频率，以一定的周期检测信号变化点(上升沿或下降沿)。从而，当在各寄存器41a～41n中用速度比时钟周期高的选通脉冲取得位置数据时，也取得不存在信号变化点(上升沿或下降沿)的数据，这时，在位置数据中不表示边沿定时。因此，即便将这种位置数据存储在寄存器41a～41n中，也不能够从该位置数据取得时钟的边沿定时。

因此，在本实施方式中，通过包括检测有无由编码器28取得的位置数据的边沿的边沿检测电路42，只将检测出边沿的位置数据顺次存储在寄存器41a～41n中并进行输出，根据该位置数据取得恢复时钟。

具体地说，边沿检测电路42输入来自编码器28的位置数据，检测有无该位置数据的边沿。而且，当检测出位置数据的边沿时，将使能信号输出到最前段的寄存器41a(图1所示的“E”)，使最前段的寄存器41a处于可以输入数据的状态。因此，将检测出边沿的位置数据存储在最前段的寄存器41a中。另一方面，当没有检测出位置数据的边沿时，不将使能信号输出到边沿检测电路42。从而，当没有检测出位置数据的边沿时，最前段的寄存器41a成为不能输入状态，不将没有检测出边沿的位置数据存储在寄存器41a中。

而且，边沿检测电路42，进一步，将使能信号输入到脉冲发生器42a(图2所示的“P”)，变换成输入到各寄存器41a～41n的触发信号，将该触发信号输入到各寄存器41a～41n，在预定的定时输出存储在各寄存器41a～41n中的位置数据。

因此，在由时间插补器20取得的位置数据中，只将检测出表示信号变化点的边沿的位置数据作为成为恢复时钟的基准的位置数据存储在寄存器41a～41n中，并进行输出。而且，当没有检测出位置数据的边沿时，通过在以后的循环中检测出位置数据的边沿，输出存储在寄存器41a～41n中的位置数据。

通过包括这种边沿检测电路42，当没有检测出被试验器件1的系统时钟的边沿时，也能够根据已经存储的位置数据取得恢复时钟，当在比系统时钟高速的频率的定时取得数据时，也能够稳定地输出正确的恢复时钟。

又，当通过这样地设置边沿检测电路42，根据检测出边沿的位置数据输出恢复时钟，用后述的平均值算出电路44求得位置数据的平均值作为恢复时钟进行输出时，能够输出表示反映系统时钟的实际边沿定时的正确的定时的恢复时钟。

边沿切换开关43是与边沿检测电路42连接的、选择切换经过边沿检测电路42的脉冲发生器42a输入到各寄存器41a～41n的触发信号和从时间插补器20的延迟电路22输出的选通脉冲的切换部件。

存在着当根据上述边沿检测电路42的控制，只将检测出边沿的位置数据存储在寄存器中作为恢复时钟的基准时，不能够与时钟频率相应地检测出位置数据的边沿的情形。因此，在本实施方式中，通过设置成为信号切换部件的边沿切换开关43，能够将在预定的定时输出的选通脉冲输入到寄存器41a～41n，不管取得的位置数据有无边沿，通过顺次输出预定的位置数据，能够取得恢复时钟。

具体地说，边沿切换开关43，作为输出存储在寄存器41a～41n中的位置数据的定时信号(触发信号)，切换输入从上述边沿检测电路42的脉冲发生器42a输出的触发信号的模式(图2所示的①Edge SyncMode(边沿同步模式))、和输入从时间插补器20的延迟电路22输出的选通脉冲的模式(同图的②Continuously Mode(连续模式))。

而且，通过切换该边沿切换开关43、选择延迟电路22的选通脉冲(②Continuously Mode)，将在预定的定时从时间插补器20的延迟电路22输出的选通脉冲信号输入到寄存器41a～41n，不管有无检测出边沿，能够从各寄存器41a～41n输出位置数据。

在该②Continuously Mode中，因为将使能信号输入到最前段的寄存器41a，所以原封不动地保持存储在寄存器41a中的位置数据，将从该前段的寄存器41a～41n-1输出的位置数据存储在下段以后的寄存器41b～41n中。从而，各寄存器41a～41n，当检测出位置数据的边沿时，与在上述边沿检测电路42中的情形相同，顺次存储该位置数据，并进行输出，当没有检测出位置数据的边沿时，顺次输出已经存储的前一循环的位置数据，存储在下段的寄存器中。结果，在该②Continuously Mode中，不管有无检测出位置数据的边沿，在延迟电路22的选通脉冲的定时，顺次输出表示边沿定时的位置数据。

这样，在本实施方式中，通过包括边沿切换开关43，当没有检测出来自时间插补器20的位置数据的边沿时，能够选择从成为恢复时钟的基准的寄存器41输出位置数据(①Edge Sync Mode)、或输出存储在寄存器中的前一循环的位置数据(②Continuously Mode)。因此，例如，当通过只用被试验器件的系统时钟的实际的边沿定时，进行更严密的功能试验和抖动解析等时，当只选择检测出边沿的位置数据(①Edge Sync Mode)，进行从一定周期的平均值检查被试验器件的输出数据和时钟数据的逻辑试验时，能够以也使用已经存储的前一循环的位置数据(②ContinuouslyMode)的方式，根据试验内容等，选择采用位置数据。

平均值算出电路44，输入分别从多个的各个寄存器41a～41n输出的位置数据，算出表示各位置数据的边沿定时的平均值，输出该平均值作为恢复时钟。具体地说，平均值算出电路44包括输入从寄存器41a～41n输出的位置数据，将全部位置数据加起来的加算电路44a、和使该加算电路44a的加算结果除以寄存器数(n)的除算电路44b。

通过包括这种平均值算出电路44，能够算出存储在各寄存器41a～41n中的多个位置数据的平均值，输出该平均值作为恢复时钟。因此，能够将恢复时钟作为反映各被试验器件的实际的时钟的边沿定时的、正确并适当的定时信号，当没有检测出时钟的边沿时和由于抖动边沿定时发生变动时，也可以根据平均值取得更正确的恢复时钟。

平均值切换开关45是选择从平均值算出电路44输出的平均值和从多个寄存器41中的一个寄存器输出的位置数据中的某一方，作为恢复时钟进行输出的切换部件。

具体地说，在本实施方式中，平均值切换开关45选择地与平均值算出电路44的输出侧和最前段的寄存器41a的输出侧连接，能够切换是输出上述多个位置数据的平均值(图2所示的①Smoothing Mode(平滑模式))还是输出从最前段的寄存器41a的输出的位置数据，即在现在试验循环中取得的位置数据(同图的①Sampling Mode(取样模式))。

因此，作为从数字滤波器40输出的恢复时钟，能够选择地输出从特定的寄存器(在本实施方式中最前段的寄存器41a)输出的位置数据、和多个寄存器的位置数据的平均值，可以与试验内容等相应，选择地分开使用恢复时钟。例如，当进行考虑到关于被试验器件的系统时钟由抖动引起的定时变动的功能试验时，输出多个寄存器的平均值作为恢复时钟(①Smoothing Mode)，当不管由抖动引起的定时变动，进行检查被试验器件的系统时钟自身的逻辑试验时，能够分开使用将从多个寄存器中的一个寄存器(最前段的寄存器41a)输出的位置数据用作恢复时钟(②SamplingMode(取样模式))等。

定时校正电路46将预定的校正值加到经过平均值切换开关45输出的位置数据上，校正该位置数据表示的边沿定时，作为恢复时钟进行输出。具体地说，定时校正电路46，如图1所示，与平均值切换开关45的输出侧连接，在从平均值切换开关45输出的位置数据上，加上存储在校正值寄存器(Tsd Thd Reg)46a中的预定校正值。

从定时校正电路46输出的位置数据成为最终从数字滤波器40输出的恢复定时。

存储在校正值寄存器46a中的校正值，在本实施方式中，成为设定被试验器件1的输出数据的设置时间和保持时间的设定值。一般，为了比时钟信号更稳定地取得输出数据，需要考虑对时钟的输出数据的设置时间和保持时间的设定值。因此，在本实施方式中，将表示设置时间和保持时间的设定值的校正值存储在校正值寄存器46a中，能够用定时校正电路46，在从一个寄存器(最前段的寄存器41a)输出的位置数据和全部寄存器41a～41n的位置数据的平均值上，加上设置时间和保持时间的设定值。

这里，能够根据由时间插补器20取得的电平数据的分辨率，设定设置时间和保持时间的设定值。

例如，被试验器件1的时钟，当由8位的选通脉冲取得时，能够在8位的选通脉冲的范围内，作为只以任意的位数量错开位置数据的边沿定时的值进行设定。具体地说，作为设定值能够设定“0”、“+1”和“-2”等。根据这种设定值，能够在例如8位选通脉冲的范围内，对位置数据的边沿定时进行延迟1位量、超前2位量等的校正。因此，能够考虑输出数据的设置时间和保持时间，输出在适当的边沿定时经过校正的恢复时钟。

将从该定时校正电路46输出的恢复时钟作为选择信号输入到选择器30，能够根据在适当的定时经过校正的恢复时钟取得从时间插补器20输出的时间系列的电平数据。

模式切换开关47是如下切换部件，其选择从时钟侧的编码器28输出的位置数据和从数字滤波器40的定时校正电路46输出的恢复时钟的某一方，作为选择信号输出到时钟侧和输出数据侧的选择器30。

具体地说，在本实施方式中，模式切换开关47选择地与时钟侧的编码器28的输出侧和数字滤波器40的定时校正电路46的输出侧连接，能够切换是取得编码器28的位置数据(图1所示的①Direct Edge)还是取得由数字滤波器40得到的恢复时钟(图1所示的②Hold Edge)。通过该模式切换开关47的切换，能够例如，在如通常的SDR型器件那样在器件的系统时钟的定时输出输出数据的器件的情形中选择①Direct Edge，在如ORD型器件那样试验以速度比器件的系统时钟高的内部时钟的数据速率输出输出数据的器件的情形中选择②Hold Edge。

此外，只在时钟侧的源同步电路10a中包括以上那样的数字滤波器40，而在数据侧的源同步电路10b、10c…中不包括。但是，也能够在输出数据侧的源同步电路10b、10c…中包括数字滤波器40。当这样做时，能够使时钟侧和输出数据侧的源同步电路具有完全相同的构成，例如能够使在LSI试验器中与每个引脚对应的多个源同步电路都具有相同的构成，可以将被试验器件的时钟和输出数据分配给各源同步电路的任意频道，能够容易并高效率地进行分配作业，又，能够任意地改换数据引线和时钟引线地进行设定。

又，当在输出数据侧的源同步电路10b、10c…中也包括数字滤波器40时，例如即便关于在以SERDES(Serializer and Deserializer)等为代表的、在器件内部在输出数据中多路复用时钟，在多路复用的时钟的边沿定时输出输出数据的器件，也能够通过在数字滤波器40中恢复多工化的时钟进行试验。

时间插补器·总线50是分别连接时钟侧的源同步电路10a和输出数据侧的源同步电路10b、10c…的传输线路。如图1所示，本实施方式的时间插补器·总线50连接输出数据侧的各频道(源同步电路)的选择器30的选择端子、数字滤波器40的定时校正电路46的输出和时钟侧的编码器28的输出端子，进行开关控制，向输出数据侧的各频道的某一个的选择器30，作为选择信号输入数字滤波器40的恢复时钟或时钟侧的编码器28的位置数据。

此外，虽然在图1中省略了图示，但是与各源同步电路(各频道)对应包括多个时间插补器·总线50，其将数据分配给包括的多个源同步电路。

又，通常预先给予是否将数字滤波器40的恢复时钟或时钟侧的编码器28的信号作为选择信号输入到某个频道的选择器30的信息。从而，能够按照该信息，在使用试验装置前预先将开关设定在ON/OFF(接通/断开)上。又，该ON/OFF的控制信息能够将信息写入图中未画出的控制用寄存器等。

通过包括这种时间插补器·总线50，能够将在时钟侧的数字滤波器40取得的恢复时钟作为选择信号，输入到输出侧的所要的选择器30。因此，能够取得在所要的频道取得的输出数据作为被测定数据。

从而，在根据与被试验器件1的构成和数据速率、抖动幅度，包括多个包含选择器30的源同步电路时，也能够通过任意组合时钟数据和输出数据取入被测定数据。例如，当从被试验器件1输出多个时钟和输出数据时，能够以“时钟1和输出数据1”、“时钟2和输出数据2”的方式任意改换时钟引脚和数据引脚。这时，能够关于“输出数据1”在“时钟1”的定时，关于“输出数据2”在“时钟2”的定时，独立取得被测定数据。

此外，在时钟侧的选择器30中，不经过时间插补器·总线50，而经过模式切换开关47，直接输入数字滤波器40的恢复时钟或时钟侧的编码器28的位置数据作为选择信号。因此，例如，在“时钟1”的定时取得“时钟1”的信号作为被测定数据。

下面，我们说明具有上述那种构成的与本实施方式有关的半导体试验装置中试验工作。

首先，当从试验装置中包括的图中未画出的样式发生器将预定的试验样式信号输入到被试验器件1时，从被试验器件1输出与样式信号对应的预定的时钟(系统工程时钟)和输出数据。

将从被试验器件1输出的时钟和输出数据输入到与每个输出端子连接的各源同步电路10a、10b、10c…。

将输入到各源同步电路的时钟和输出数据输入到电平比较器11，在与比较电压进行电平比较后，输入到各时间插补器20。

首先，将输入到各时间插补器20的信号(时钟和输出数据)输入到并联连接的多个触发器21a～21n。而且，通过延迟电路22以一定的时间间隔将选通脉冲输入到输入时钟和输出数据的各触发器21a～21n的时钟端子。因此，从各触发器21a～21n取得输入的时钟和输出数据作为时间系列的电平数据，并进行输出。

而且，用时钟侧的源同步电路10a，将从触发器21a～21n输出的时间系列的电平数据输入到边沿选择器23。

经过第一、第二AND电路24、25、和OR电路26将输入到边沿选择器23的电平数据输入到多个的各个选择器27a～27n，通过切换边沿选择信号选择、输出1个信号。输出该从选择器27a～27n输出的电平数据，作为表示该电平数据表示的①只是上升沿(第一AND电路24的输出)、②只是下降沿(第二AND电路25的输出)、③上升沿和下降沿两者的边沿(OR电路26的输出)中的某一个定时的电平数据。

将由该边沿选择器23取得的电平数据输入到编码器28进行编码。

用编码器28进行了编码的电平数据成为表示被试验器件1的系统时钟的边沿定时(①上升沿、②下降沿或③上升沿和下降沿的两个边沿)位置数据。而且，将该位置数据输入到数字滤波器40，作为在适当的定时经过校正的恢复时钟而取得。

此外，将从触发器21a～21n输出的时间系列的电平数据作为输入数据原封不动地输入到时钟侧的选择器30，当在时钟中存在期待值时，能够取得时钟数据用样式比较器12判定是否良好。

在数字滤波器40中，将从编码器28输出的系统时钟的位置数据输入到最前段的寄存器41a，并且顺次地输入到下段的寄存器41b～41n。

首先，将位置数据输入到边沿检测电路42，检测有无边沿。这时，当通过边沿切换开关43的切换，选择作为输出存储在寄存器41a～41n中的位置数据的定时信号(触发信号)，输入从边沿检测电路42输出的使能信号的情形(图2所示的①Edge Sync Mode)、和输入从时间插补器20的延迟电路22输出的选通脉冲信号的情形(同图的②Continuously Mode)中的某一个模式。

当选择①Edge Sync Mode时，边沿检测电路42输入来自编码器28的位置数据检测有无边沿，当检测出位置数据的边沿时，将使能信号输入到最前端的寄存器41a。因此，只将检测出边沿的位置数据存储在最前端的寄存器41a中。

而且，边沿检测电路42经过脉冲发生器42a将使能信号变换成触发信号，将该触发信号输入到各寄存器41a～41n，输出存储在各寄存器41a～41n中的位置数据。

因此，在由时间插补器20取得的时钟的位置数据中，只将检测出表示信号变化点的边沿的位置数据作为成为恢复时钟的基准的位置数据顺次地存储在寄存器41a～41n中并进行输出，当没有检测出位置数据的边沿时，在以后的循环中通过检测出位置数据的边沿，输出存储在寄存器41a～41n中的位置数据。

另一方面，当选择②Continuously Mode时，不管由边沿检测电路42有无检测出边沿，从时间插补器20的延迟电路22将选通脉冲信号输入到寄存器41a～41n。

而且，当在各寄存器41a～41n中，检测出系统时钟的位置数据的边沿时，与上述的边沿检测电路42中的情形相同，顺次地存储、输出该位置数据。当没有检测出位置数据的边沿时，输出已经存储的前一循环的位置数据，存储在下段的寄存器中。

结果，在②Continuously Mode中，不管有无检测出位置数据的边沿，在延迟电路22的选通脉冲的定时，继续输出表示边沿定时的位置数据，存储在各寄存器41a～41n中，并进行输出。

将从寄存器41a～41n输出的位置数据输入到平均值算出电路44，算出表示各位置数据的边沿定时的平均值。

而且，通过平均值切换开关45的切换，进行切换，输出从平均值算出电路44输出的平均值(①Smoothing Mode)，或者直接输出从最前段的寄存器41a输出的位置数据(②Sampling Mode)，将任一个位置数据输出到定时校正电路46。

在定时校正电路46中，将存储在校正值寄存器46a中的设置时间或保持时间的设定值(校正值)加起来，作为在适当的边沿定时校正了位置数据的恢复时钟进行输出。

而且，经过模式切换开关47和时间插补器·总线50，将从定时校正电路46输出的恢复时钟传送给预定的输出数据侧的源同步电路，作为选择信号输入到该输出数据侧的选择器30。

首先，当通过模式切换开关47的切换选择①Direct Edge时，经过时间插补器·总线50输入从时钟侧的编码器28输出的位置数据作为输出数据侧的选择器30的选择信号。因此，在输出数据侧的选择器30中，在从被试验器件1输出的系统时钟的边沿定时，选择器件的输出数据。

在输出数据侧，由触发器21a～21n取得的时间系列的电平数据，除去初始值用的触发器21a的数据外，作为输入数据直接输入到选择器30，在输出数据侧的选择器30中，将来自时钟侧的编码器28的定时数据作为选择信号，从表示输出数据的时间系列的电平数据中，选择一个数据，输出该数据作为被测定数据。

因此，在该模式(①Direct Edge)中，进行在器件的系统时钟的定时将输出数据输出的SDR型器件试验。

另一方面，当通过模式切换开关47的切换选择②Hold Edge时，经过时间插补器·总线50输入从时钟侧的数字滤波器40输出的恢复时钟，作为输出数据侧的选择器30的选择信号。因此，在输出数据侧的选择器30中，将由数字滤波器40取得的恢复时钟作为选择信号，在表示恢复时钟的边沿定时选择被试验器件1的输出数据。

从而，在该模式(②Hold Edge)的情形中，能够对如ODR型器件那样以速度比器件的系统时钟高的内部时钟的数据速率将输出数据输出的器件进行试验。

将由输出数据侧的选择器30选择、输出的输出数据输入到样式比较器12，与从试验器内的样式发生器输出的预定的期待值数据比较，输出比较结果。

而且，根据该比较结果，检测输出数据和期待值的一致、不一致，判定该被试验器件1是否良好(Pass/Fail)。即，如果选择器30的输出和期待值一致，则判定为Pass，但是当不一致时判定为Fail。

同样，因为在时钟侧的选择器30中，由触发器21a～21n取得的时钟的时间系列的电平数据，除去初始值用的触发器21a的数据外，作为输入数据直接输入到时钟侧的选择器30，所以在时钟侧的选择器30中，将来自在时钟侧的编码器28的位置数据(①Direct Edge)，或来自数字滤波器40的恢复时钟(②Hold Edge)作为选择信号，从表示系统时钟的时间系列的电平数据中，选择一个数据，输出该数据作为时钟的被测定数据。

因此，通过将从时钟侧的选择器30输出的数据输入到样式比较器12，能够比较被试验器件1的系统时钟和预定的期待值数据，根据与期待值的比较结果，检测时钟数据和期待值的一致、不一致，能够只用时钟信号判定被试验器件1是否良好(Pass/Fail)。

(实施例)

下面，参照图2～图6，说明具体的实施例。

[Hold Edge模式的基本工作]

首先，参照图2，说明在与本实施方式有关的半导体试验装置中用由数字滤波器40得到的恢复时钟取得被试验器件1的输出数据时的基本工作。图2是表示在从被试验器件1的系统定时得到的恢复时钟的定时取得按照内部时钟输出的输出数据的Hold Edge模式的工作例的信号图。

在该图2所示的例子中，被试验器件1是与频率为系统定时的4倍的内部时钟的上升沿和下降沿的两个边沿同步输出数据的ODR型器件，是以系统时钟的8倍的数据速率将输出数据输出的情形。从而，在本实施方式的试验装置中，是在使用恢复时钟的Hold Edge模式中进行试验的情形。

在各源同步电路的时间插补器20中，在被试验器件1的内部时钟的频率定时，取得从被试验器件1输出的系统时钟和输出数据作为位数“4”的电平数据。而且，由时间插补器20的边沿选择器23选择SDR：Rise Edge，在数字滤波器40中，边沿切换开关43处于②Continuously Mode，平均值切换开关46处于①Smoothing Mode、模式切换开关47处于②Hold Edge模式(请参照图1)。

如图2所示，首先，从被试验器件1输出的系统时钟，通过时钟侧的触发器21a～21n，在4位的选通脉冲中只取得时钟的上升沿(SDR：RiseEdge)。

在图2的例子中，表示了在4位的选通脉冲的第3位的位置中取得系统时钟从“L”变到“H”的边沿定时的情形。

首先，将该系统时钟输入到触发器21a～21n，取得例如“0011”(从位数“3”的位置，“H”)的电平数据。而且，经过边沿选择器23选择该电平数据，在编码器28中，编码成表示位数“3”的位置数据(例如“10”)。因此，从时间插补器20输出的定时数据成为表示例如位数“3”的位置数据“10”。

顺次地将该位置数据输入到数字滤波器40的寄存器41a～41n。

在数字滤波器40中，用边沿切换开关43选择②Continuously Mode，当检测出位置数据的边沿时输出该位置数据，但是当没有检测出边沿时，输出前一循环的位置数据，从最前段的寄存器41a开始顺次地将表示位数“3”的位置数据(例如“10”)存储在寄存器41a～41n中，并进行输出。

又，在数字滤波器40中，平均值切换开关45选择Smoothing Mode，算出从n个寄存器输出的n个位置数据的平均值，输出表示该平均值位数“3”的“10”。

在定时校正电路46中将设置时间的设定值与该平均值相加。在图2所示的例子中成为加上设置时间“0”的情形，校正后的位置数据例如成为“10”。

而且，输出该位置数据作为恢复时钟，经过时间插补器·总线50输入到输出数据侧的各选择器30。

在输出数据侧的选择器30中，首先，将由时间插补器20的触发器21a～21n取得的被试验器件1的输出数据直接输入到各输入端子。同时，从数字滤波器40将恢复时钟作为选择信号输入到输出数据侧的各选择器30。

因此，在输出数据侧的各选择器30中，将恢复时钟作为选择信号，如图2所示，在内部时钟的循环中选择(提取)与恢复时钟表示的“10”(位数“3”)对应的输入端子的数据，结果，从选择器30输出预定的“H”或“L”的数据。

而且，在样式比较器12中将从该选择器30输出的数据与预定的期待值比较，将其结果(图2所示的Pass/Fail)存储在图中未画出的失败解析存储器中。

[Hold Edge模式]

下面，参照图3和图4，说明在图2所示的Hold Edge模式中，切换时钟侧的边沿选择器23时的实施例。图3和图4，与图2相同，是表示Hold Edge模式的工作例的信号图，图3是作为边沿选择器的模式选择SDR：Rise Edge的情形，图4是选择DDR：Both Edge的情形。此外，在图3、图4所示的例子中，虽然也与图2所示的基本工作相同，用位数“4”的选通脉冲取得输出数据，但是能够任意变更选通脉冲的位数。

首先，如图3所示，当切换边沿选择器23的选择器27a～27n的选择信号，选择第一AND电路24的输出时(SDR：Rise Edge)，取得只是被试验器件1的系统时钟的上升沿定时的位置数据。在图3所示的例子中，成为在系统时钟的第1循环中，在4位的选通脉冲的“第3位”的位置取得时钟的从“L”变到“H”的边沿定时的情形。

而且，将表示该“第3位”的位置数据“10”存储在数字滤波器40中，在内部时钟的频率定时进行输出，将该位置数据作为恢复时钟输入到输出数据侧的各选择器30。

这样，当在边沿选择器23中选择SDR：Rise Edge时，在只是系统时钟的上升沿的边沿定时取得输出数据。此外，取得只是系统时钟的下降沿的位置数据的情形(SDR：Fall Edge)，也与取得只是上升沿的位置数据的情形相同。

下面，如图4所示，当切换边沿选择器23的选择器27a～27n的选择信号，选择OR电路26的输出时(DDR：Both Edge)，取得被试验器件1的系统时钟的上升沿和下降沿的两个边沿定时的位置数据。在图4所示的例子中，在系统时钟的第1循环中，成为在4位的选通脉冲的“第3位”的位置取得时钟从“L”变到“H”的边沿定时，在4位的选通脉冲的“第2位”的位置取得时钟从“H”变到“L”的边沿定时的情形。

而且，顺次地将表示该上升沿“第3位”的位置数据(例如“10”)和表示下降沿“第2位”的位置数据(例如“01”)存储在数字滤波器40中，在内部时钟的频率定时进行输出。而且，将该位置数据作为恢复时钟输入到输出数据侧的各选择器30。

在该DDR：Both Edge中，被试验器件1的输出数据，如图4所示，在内部时钟的第1～第2循环中，在上升沿和下降沿的“第3位”的边沿定时取得输出数据，在第3～第4循环中，在上升沿和下降沿的“第2位”的边沿定时取得输出数据。从而，在该情形中，与图3所示的SDR：Rise Edge(或SDR：Fall Edge)的情形比较，可以取得进一步提高了跟踪性能的数据。

[Direct Edge模式]

下面，参照图5，说明在与本实施方式的试验装置中将数字滤波器40的模式切换开关47切换到Direct Edge时的实施例。图5是当将数字滤波器40的模式切换开关47切换到Direct Edge时在系统时钟的边沿定时取得输出数据时的信号图，(a)是在上升沿取得时钟的边沿定时的情形，(b)是在上升沿和下降沿的两个边沿取得数据的情形。

在本实施方式的试验装置中，通过将模式切换开关47切换到DirectEdge，将由时钟侧的编码器28取得的位置数据输入到输出侧的选择器，能够如通常的SDR和DDR型器件那样在与器件的系统时钟同步的定时进行输出输出数据的器件的试验。

首先，如图5(a)所示，当对SDR型器件，在时钟的上升沿定时取得输出数据时，切换边沿选择器23的选择器27a～27n的选择信号，选择第一AND电路24的输出(SDR：Rise Edge)。因此，在被试验器件1的时钟的上升沿定时取得被试验器件1的输出数据。

在图5(a)所示的例子中，第1循环在8位的选通脉冲的“第3位”的位置的定时取得输出数据，第2循环也同样在“第3位”的位置的定时取得输出数据。

此外，当对SDR型器件，在时钟的上升沿定时取得输出数据时，切换边沿选择器23的选择器27a～27n的选择信号，选择第二AND电路25的输出(SDR：Fall Edge)，能够同样地进行。

其次，当对DDR型器件，在系统时钟的上升沿和下降沿两者的边沿定时取得输出数据时，切换边沿选择器23的选择器27a～27n的选择信号，选择OR电路26的输出(DDR：Both Edge)。因此，在被试验器件1的时钟的上升沿和下降沿两者的定时取得被试验器件1的输出数据。

在图5(b)所示的例子中，第1循环在时钟的上升沿在4位的选通脉冲的“第3位”的定时，在下降沿在4位的“第3位”的位置的定时取得输出数据。

同样，第2循环在时钟的上升沿在4位的“第3位”的定时，在下降沿也在“第3位”的位置的定时取得输出数据。因此，能够在与系统定时同步的DDR的定时取得通常的DDR型器件的输出数据。

此外，关于以上那样的通常的SDR和DDR型器件，当然也可以使用由数字滤波器40得到的恢复时钟进行试验。关于DDR型器件，在用由数字滤波器40得到的恢复时钟，例如系统时钟的上升沿或下降沿中的某个边沿的精度恶化的器件的情形中，可以只使用精度良好的边沿定时取得数据。

例如，如图6(a)所示，在系统时钟的下降沿的精度恶化的情形中，当在下降沿定时取得数据时，即便数据的定时正常也成为Fail。

因此，在这种情形中，将边沿选择器23切换到SDR：Rise Edge，在数字滤波器40中在系统时钟的上升沿的边沿定时取得恢复时钟。而且，通过在该恢复时钟的边沿定时取得输出数据，如图6(b)所示，能够以DDR的数据速率，并且在精度良好的系统时钟的上升沿定时取得输出数据。

如以上说明的那样，如果根据与本发明有关的半导体试验装置，则首先，通过在源同步电路的各频道中包括时间插补器20，能够取得从被试验器件1输出的时钟和输出数据作为时间系列的电平数据。该时间系列的电平数据表示作为被试验器件1的时钟(或输出数据)的信号变化点的边沿定时。从而，通过将从被试验器件1输出的系统时钟信号输入到时间插补器20，取得表示该边沿定时的电平数据和位置数据，能够将该位置数据用作取得被试验器件1的输出数据的定时信号。

而且，特别在本实施方式中，在时钟侧的时间插补器20中包括边沿选择器23，能够选择地输出由时间插补器20取得的时间系列的电平数据，作为表示时钟的上升沿，或下降沿，或上升沿和下降沿两个边沿定时的电平数据。因此，可以在被试验器件1的时钟的上升沿和下降沿两者的边沿定时取入输出数据，也能够与DDR型器件对应。

进一步，在本实施方式中，在时钟侧的源同步电路10a中包括数字滤波器40，保持、存储由时间插补器20取得的时钟的位置数据，能够以系统时钟数倍的频率在所要的定时进行输出作为经过校正的恢复时钟。

在时钟侧的时间插补器20中，能够取得表示时钟的边沿定时的电平数据和位置数据。但是，如上所述，当被试验器件1是在频率为系统定时的4倍的内部时钟的上升沿和下降沿的两个边沿定时输出数据的ODR型器件时，即便得到1/4频率的系统时钟的上升沿(或下降沿)的定时，也只能够在8次中检测出1次上升沿(或下降沿)。而且，在其它循环中不能够检测出信号变化点(上升沿或下降沿)，结果，只能够在8次中取得1次4倍频率的内部时钟的定时边沿。又，也存在着从被试验器件1输出的时钟信号具有抖动，表示时钟的位置数据的边沿定时作为用于取得试验数据的定时信号不能够成为适当的定时的情形。

因此，通过将由时钟侧的时间插补器20取得的被试验器件1的系统时钟的位置数据输入并存储在数字滤波器40中，作为表示与频率为系统时钟的n倍的内部时钟对应的边沿定时的时钟信号，能够输出在正确并且适当的定时经过校正的恢复时钟。

而且，通过包括将该恢复时钟作为选择信号选择被试验器件1的输出数据的选择器(数据选择电路)30，能够选择、输出由时间插补器20取得的输出数据的时间系列的电平数据，作为与预定的期待值数据比较的被测定数据。

因此，当根据速度比从被试验器件1输出的系统时钟高的内部时钟输出从该器件输出的输出数据时，又，当系统时钟由于抖动而变动时，都能够输出预定频率的、表示适当的边沿定时的恢复时钟。

这样，如果根据与本发明有关的半导体试验装置，则能够取得不受被试验器件1的系统时钟的频率和抖动的影响等左右的所要的恢复时钟，可以用该恢复时钟取入被试验器件1的输出数据，即便是ODR型器件等的高速化的半导体器件，也能够容易并且确实地实施正确的试验。

(第二实施方式)

下面，参照图7，说明有关本发明的半导体试验装置的第二实施方式。

图7是表示与本发明第二实施方式有关的半导体试验装置的构成框图。如图7所示，与本实施方式有关的半导体试验装置是上述第一实施方式的变更实施方式，在第一实施方式中的时钟侧的源同步电路(时钟恢复电路)10a中，进一步包括抖动检测电路60。

从而，其它的构成部分与第一实施方式相同，在图中，相同的构成部分采用与第一实施方式相同的标号，并省略对其详细说明。

抖动检测60，通过输入成为从数字滤波器40的寄存器41a～41n输出的恢复时钟的基准的位置数据，检测位置数据表示的边沿定时的相位差，取得、解析该相位差作为被试验器件1的时钟(系统时钟)的抖动。具体地说，抖动检测60包括减算电路61、抖动限制值寄存器62、和比较判定电路63。

减算电路61，从数字滤波器40输入对比的2个位置数据，算出各位置数据表示的边沿定时的相位差。

由数字滤波器40取得位置数据(恢复时钟)表示被试验器件1的时钟的边沿定时，通过减算这些位置数据，能够取得位置数据的相位差，即被试验器件1的时钟具有的抖动幅度。

例如，当用7位的选通脉冲取得从被试验器件1输出的输出数据时，表示它的边沿定时的位置数据取得“-3，-2，-1，0，+1，+2，+3”的7类。从而，当对这些位置数据进行减算处理时，取得的相位差成为“-6，-5，-4，-3，-2，-1，0，+1，+2，+3，+4，+5，+6”的13类。而且，当将例如边沿定时的位置表示位数“-2”的位置数据和表示位数“+1”的位置数据输入到减算电路61时，当对这些位置数据进行减算处理时，成为

“+1”-“-2”＝“+3”，算出位置数据的相位差为“+3”。

这样由减算电路61算出的相位差表示被试验器件1的输出数据具有的抖动幅度，通过取得该相位差，进行被试验器件1的抖动解析。

这里，在本实施方式中，减算电路61与数字滤波器40的最前段的寄存器41a的输出侧连接，并且经过抖动选择器61a，选择地与在下段的寄存器41b～41n和平均值算出电路44的输出侧中的某一个连接。

因此，在减算电路61中，切换通过输入从最前段的寄存器41a输出的位置数据和下段的寄存器41b～41n中的某一个的位置数据进行减算处理的情形(图7所示的①Cycle To Cycle Jitter(循环到循环的抖动))、和对最前段的寄存器41a的位置数据和表示由平均值算出电路44算出的平均值的位置数据进行减算处理的情形(图7所示的②Cycle To SmoothingJitter(循环到平滑的抖动))。

抖动限制值寄存器62存储与由减算电路61算出的相位差进行比较的预定的抖动限制值。

比较判定电路63比较由减算电路61算出的相位差和存储在抖动限制值寄存器62中的抖动限制值，判定它是否良好(Pass/Fail)。例如，当由减算电路61算出的相位差超过抖动限制值时，判定为“Fail”，不超过抖动限制值时，判定为“Pass”。

而且，将该比较判定电路63的判定结果，与在第一实施方式中说明的样式比较器12中是否良好判定结果相同，存储在失败解析存储器等中。

在本实施方式中，如图7所示，在到失败解析存储器等的输入单元中包括判定切换开关64，对失败解析存储器等，切换存储样式比较器12中的是否良好判定结果的模式(图7所示的①Data Exp Mode)和存储比较判定电路63的判定结果的模式(图7所示的②Jitter Fail Mode)。

这样，如果根据与本发明有关的半导体试验装置，则通过包括输入多个恢复时钟的抖动检测电路60，对表示各恢复时钟的边沿定时的位置数据进行减算处理，能够检测出恢复时钟间的相位差。又，能够取得由抖动检测电路60检测出的相位差的分布，作为表示相位差的零散和扩散的分布数据进行输出。

恢复时钟的相位差表示在被试验器件1的输出数据中多路复用的时钟信号的抖动，通过取得该恢复时钟的相位差和它的分布数据，可以进行被试验器件1的输出数据和多路复用的时钟的抖动解析。

因此，在本实施方式中，例如，不会产生由操作示波器等引起的误差和测定作业的困难性等，用已有的抖动测定器时的那种问题，能够容易并且正确地、确实地进行高精度的被试验器件的时钟(或输出数据)的抖动解析。

以上，我们说明了本发明的半导体试验装置的优先实施方式，但是与本发明有关的半导体试验装置不只限定于上述实施方式，显然在本发明的范围内可以实施种种变更。

例如，在上述第二实施方式中，表示了包括取得、解析被试验器件的抖动的抖动检测电路的试验装置，但是作为检测、解析抖动的部件，不限定于第二实施方式所示的抖动检测电路，也能够包括其它抖动解析装置。

例如，能够包括输入由第二实施方式所示的抖动检测电路检测出的恢复时钟的相位差，取得该相位差的分布，作为被测定LSI的输出数据的抖动的分布数据进行输出的相位差分布电路。

又，也能够包括输入从第一、第二实施方式所示的时间插补器输出的位置数据和从数字滤波器输出的对应的恢复时钟，检测该位置数据和恢复时钟所示的边沿定时的相位差，取得该相位差的分布，作为被试验器件的时钟和输出数据的抖动的分布数据进行输出的抖动分布电路。

即，构成与本发明有关的半导体试验装置的时钟恢复电路，只要包括将被试验器件的输出数据作为时间系统的电平数据取得的时间插补器、和根据由时间插补器取得的电平数据能够取得并输出恢复时钟的数字滤波器，能够与无论什么样的电路和装置组合起来，不特别限定作为半导体试验装置的用途、目的等。

如以上说明的那样，如果根据本发明的半导体试验装置，则通过包括时间插补器和数字滤波器，能够取得从被试验器件输出的系统时钟，在该系统时钟的上升沿和下降沿的边沿定时，能够取得速度比系统时钟高的内部时钟的频率的恢复时钟。

因此，能够确实地进行在被试验器件的系统时钟的边沿定时，并且以比系统时钟高速的内部时钟的数据速率输出数据的被试验器件的试验，能够提供适合以ODR型器件为代表的高速器件的试验的半导体试验装置。

Claims (10)

1、一种半导体试验装置，其特征在于，包括：

第一时间插补器，其输入从被试验器件输出的时钟，通过具有一定的定时间隔的多个选通脉冲取得该时钟，作为时间系列的电平数据进行输出，并且选择输入表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据，输出表示所选择的电平数据的边沿定时的位置数据；

第二时间插补器，其输入从被试验器件输出的输出数据，通过具有一定的定时间隔的多个选通脉冲取得该输出数据，作为时间系列的电平数据进行输出；

数字滤波器，输入并保持从第一时间插补器输出的位置数据，从一个或二个以上的位置数据，输出表示预定的边沿定时的恢复时钟；和

数据选择电路，其输入从第二时间插补器输出的时间系列的电平数据，在从数字滤波器输出的恢复时钟的边沿定时选择该电平数据，作为被试验器件的被测定数据进行输出。

2、根据权利要求1所述的半导体试验装置，其特征在于，

第一时间插补器包括：多个顺序电路，其并联连接，输入从被试验器件输出的时钟；延迟电路，其顺次将以一定的定时间隔延迟的选通脉冲输入到多个顺序电路，从该顺序电路输出时间系列的电平数据；边沿选择器，其选择输出从多个顺序电路输出的时间系列的电平数据的、表示上升沿的电平数据、表示下降沿的电平数据、或表示上升沿和下降沿的电平数据；和编码器，其输入由边沿选择器选择的电平数据，对表示边沿定时的位置数据进行编码并输出；

数字滤波器包括串联连接的一个或二个以上的寄存器，其顺次存储从第一时间插补器输出的位置数据，并且在预定的定时输出存储的位置数据，从该寄存器输出的一个或二个以上的位置数据，输出表示预定的边沿定时的恢复时钟；

第二时间插补器包括：多个顺序电路，其并联连接，输入从被试验器件输出的输出数据；延迟电路，其顺次将以一定的定时间隔延迟的选通脉冲输入到多个顺序电路，从该顺序电路输出时间系列的电平数据；

数据选择电路包括选择器，其将从数字滤波器输出的恢复时钟作为选择信号，在从第二时间插补器输入的时间系列的电平数据中，选择一个数据，作为被试验器件的被测定数据进行输出。

3、根据权利要求2所述的半导体试验装置，其特征在于，

边沿选择器由一个或二个以上的选择电路构成，该选择电路包括：第一AND电路，其输入一个顺序电路的反相输出和下段的顺序电路的非反相输出；第二AND电路，其输入一个顺序电路的非反相输出和下段的顺序电路的反相输出；OR电路，其输入第一和第二AND电路的输出；和选择器，其选择第一AND电路、第二AND电路和OR电路的输出中的任一个。

4、根据权利要求2或3所述的半导体试验装置，其特征在于，

数字滤波器包括边沿检测电路，其检测有无从第一时间插补器输入的位置数据的边沿，当检测出边沿时，输出存储在寄存器中的位置数据。

5、根据权利要求4所述的半导体试验装置，其特征在于，

数字滤波器的寄存器，不管由边沿检测电路检测的位置数据有无边沿，在预定的定时输出存储的位置数据。

6、根据权利要求2～5中任一项所述的半导体试验装置，其特征在于，

当寄存器具有二个以上时，数字滤波器包括平均值算出电路，其输入分别从二个以上的寄存器输出的位置数据，算出各位置数据表示的边沿定时的平均值，将该平均值作为恢复时钟输出。

7、根据权利要求6所述的半导体试验装置，其特征在于，

数字滤波器包括平均值切换开关，其选择从二个以上的寄存器中的一个寄存器输出的位置数据和从平均值算出电路输出的平均值中的任一个作为恢复时钟进行输出。

8、根据权利要求2～7中任一项所述的半导体试验装置，其特征在于，

数字滤波器包括定时校正电路，其将预定的校正值加在从寄存器输出的位置数据上，对该位置数据表示的边沿定时进行校正后，作为恢复时钟输出。

9、根据权利要求1～8中任一项所述的半导体试验装置，其特征在于，

包括抖动检测电路，其输入多个从数字滤波器输出的恢复时钟，检测各恢复时钟所示的边沿定时的相位差，取得被试验器件的时钟的抖动。

10、根据权利要求1～9中任一项所述的半导体试验装置，其特征在于，

包括总线，其分别与第一和第二时间插补器连接，将从该第一和第二时间插补器输出的数据分配给预定的数据选择电路。

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