CN1525187A - 半导体集成电路测试装置及半导体集成电路制造方法 - Google Patents

半导体集成电路测试装置及半导体集成电路制造方法 Download PDF

Info

Publication number
CN1525187A
CN1525187A CNA2003101036093A CN200310103609A CN1525187A CN 1525187 A CN1525187 A CN 1525187A CN A2003101036093 A CNA2003101036093 A CN A2003101036093A CN 200310103609 A CN200310103609 A CN 200310103609A CN 1525187 A CN1525187 A CN 1525187A
Authority
CN
China
Prior art keywords
test
signal
test pattern
semiconductor integrated
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2003101036093A
Other languages
English (en)
Inventor
ɭ��Ҳ
森长也
船仓辉彦
花井寿佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1525187A publication Critical patent/CN1525187A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提出了无需特别开发外部测试机而能够简单且快捷地进行测试的半导体集成电路的测试装置，以及采用该装置的半导体集成电路的制造方法。半导体集成电路的数字电路的测试装置，配置在与半导体集成电路进行信号交换的测试电路板附近。测试辅助装置设有：用以存储对应于多个测试项目的多个测试模式数据的测试模式存储器，以及被写入从多个测试模式数据中选择的测试模式数据的测试模式信号发生器。从测试模式存储器中读出被选择的测试模式数据的操作和将该数据写入测试模式信号发生器的操作，均由控制部加以控制。

Description

半导体集成电路测试装置及半导体集成电路制造方法
技术领域
本发明涉及在与被测试半导体集成电路进行信号交换的测试电路板附近设置测试辅助装置的半导体集成电路的测试装置，及使用该装置的半导体集成电路的制造方法。
背景技术
一般来说，通过使用模拟专用测试机来进行模拟的大规模半导体集成电路(以下称为LSI)的测试。该模拟专用测试机的结构设计成：可经由与被测试半导体集成电路(以下称为DUT)进行信号交换的测试电路板，给DUT提供测试输入信号，并从DUT接收测试输出信号进行分析。但是，在最近的半导体集成电路中，在模拟的LSI上加上了数字电路的LSI，具体说就是加上了逻辑电路和存储电路的混合型LSI正在增多。在该混合型LSI中，如果被加上的数字电路的规模小，而且低速动作，那么通过模拟专用测试机的内设的低性能的功能测试功能，能够对数字电路进行测试，但是，最近随着系统单片化的急速发展，模拟LSI上所加的数字电路已经大规模化，因此很难用传统的测试功能进行测试。
作为改善这种很难进行测试的状况的对策，可以考虑扩展模拟专用测试机的内部所具有的数字功能测试功能，但在该数字功能测试功能的扩展中，出于扩展目的需要个别开发的专用测试机。另外，作为另一对策，可以考虑分别对模拟电路和数字逻辑电路以及数字存储器准备专用的测试机，但是，需要对逻辑电路专用测试机和存储器专用测试机进行设备投资，而且，测试时需要增加的测试时间也令人担心。另外，也可以考虑准备对混合型LSI的混合信号型测试机，但需要对这种特别的测试机进行高额投资。
另一方面，在对数字LSI的测试中，内装的逻辑电路、存储电路也正在大规模化，而且，在与逻辑电路和存储电路对应的专用的测试机中，也有同样的问题产生。另外，在数字LSI上加上模拟电路的混合型LSI的测试中，也存在同样的问题。
在特开平8-179013号公报和特开2001-83216号公报中，公开了内部装有模式发生器并具有数字功能测试功能的测试机。但是，这些是有关具有数字功能测试功能的测试机，而且是在所谓的专用测试机自身上设有数字功能测试功能的测试机，所以，对于该数字功能测试功能的扩展，与前述相同地也需要个别的开发。另外，在对这样的数字功能测试功能不能进行扩展的测试机中，就需要大幅度地改造测试机，因此，从成本和扩展的容易性两方面来说都存在问题。
在本申请之前本发明人等已提出申请的特开2002-236143号中，提出了在测试电路板附近配置的测试辅助装置中设置了对A/D转换电路和D/A转换电路的测试电路的测试装置，作为含A/D转换电路和D/A转换电路的半导体集成电路的测试装置。该装置，对在数字LSI上混合了模拟电路的混合型LSI，通过测试辅助装置对该模拟电路中所包含的A/D转换电路和D/A转换电路进行测试。通过设置将测试用A/D转换电路和测试用D/A转换电路设于测试电路板的附近的测试辅助装置，不需要对测试机进行大的改造，而且，能够消除测试机和测试电路板之间的模拟测定线，消除噪声对该模拟测定线的影响，同时通过在测试电路板附近设置的测试辅助装置，能够进行有效的测试。但是，即使该前一申请的测试机，也还是不足以进一步扩展其测试功能。
发明内容
本发明的目的在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、并能够迅速地执行数字电路的测试的、经改良的半导体集成电路的测试装置。
另外，本发明的目的还在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、能够迅速地执行数字电路的测试的、并能将测试所需的测试模式数据容易且充分地准备的、经改良的半导体集成电路的测试装置。
另外，本发明的目的还在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、能够有效率地执行来自测试模式存储器的测试模式数据的传送的、并能够迅速执行数字电路测试的经改良的半导体集成电路的测试装置。
另外，本发明的目的还在于，提供一种不需要花太大的费用就能够简单地实现对在半导体集成电路的测试工序中的半导体集成电路的数字电路测试的功能扩展的、并能够迅速实施其测试的经改良的半导体集成电路的制造方法。
附图说明
图1是本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例1的结构图。
图2是详细表示实施例1的主要部分的框图。
图3是表示实施例1的操作的时序图。
图4是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-1中的BOST控制部与PG部的框图。
图5是表示实施例2-1的操作的时序图。
图6是表示实施例2-1的操作的时序图。
图7是表示实施例2-1的操作的时序图。
图8是表示实施例2-1的操作的时序图。
图9是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-2中的BOST控制部与PG部的框图。
图10是表示实施例2-2的一部分电路的详细结构的该图。
图11是详细表示实施例2-2中的程序计数器的框图。
图12是表示实施例2-2的操作的时序图。
图13是表示与图12的时序图对应的控制代码的图表。
图14是表示实施例2-2的操作的时序图。
图15是表示与图14的时序图对应的控制代码的图表。
图16是表示实施例2-2的操作的时序图。
图17是表示与图16的时序图对应的控制代码的图表。
图18是表示实施例2-2的操作的时序图。
图19是表示与图18的时序图对应的控制代码的图表。
图20是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-3中的BOST控制部的框图。
图21是详细表示实施例2-3中的并串行转换器的框图。
图22是表示实施例2-3的操作的时序图。
图23是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-4的框图。
图24是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-5的框图。
图25是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-6的框图。
图26是详细表示实施例2-6的主要电路部分的框图。
图27是表示实施例2-6的操作的时序图。
图28是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-7中的DUT-BOST I/F部的框图。
图29是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例2-8中的输出判定部和差错信息存储部的框图。
图30是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例3-1中BOST组合的展开图。
图31是表示实施例3-1中的BOST组合的侧面图。
图32是实施例3-1中存储媒体的数据写入系统的说明图。
图33是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例3-2中的BOST控制部、TPM部与PG部的框图。
图34是详细表示实施例3-2的框图。
图35是表示实施例3-2中的测试顺序的流程图。
图36是表示实施例3-2的操作的时序图。
图37是表示实施例3-2中的测试顺序的流程图。
图38是表示实施例3-2的操作的时序图。
图39是表示本发明的半导体集成电路的制造方法中使用的本发明的半导体集成电路的测试装置的实施例3-3中的PG部的框图。
具体实施方式
实施例1
图1是表示本发明的半导体集成电路的测试装置的实施例1的电路结构的框图。图2是表示实施例1的测试辅助装置的电路结构的框图。图3是表示实施例1的测试操作的时序图。在本发明的半导体集成电路的制造方法的测试工序中，采用了本实施例1的测试装置。
首先，参照图1就实施例1的整体电路结构进行说明。本实施例1的半导体集成电路的测试装置，是针对被测试半导体集成电路10的测试装置，其中设有测试电路板11、外部测试机18和测试辅助装置20。被测试半导体集成电路10也可以称为DUT(Device Under Test)。在该DUT10中，可以采用各种类型的LSI，但本实施例1中，设想采用在模拟LSI中加入了数字电路的、具体说就是加入了逻辑电路和存储电路的混合型LSI或数字LSI。测试电路板11也称为DUT板。外部测试机18也称为测试机。此外，测试辅助装置20也称为BOST装置。
另外，在图1中，加阴影线的中等粗度的信号线表示地址信号线，中等粗度的黑信号线表示数据信号线，细的信号线表示控制信号线。另外，黑的粗信号线表示从BOST装置20提供的给DUT10的对DUT的输入模式信号线，加网纹的粗信号线表示从DUT10提供给BOST装置20的DUT输出信号线，加点的粗信号线表示相对于DUT10的预期模式信号线。
DUT板11是配置在DUT10附近的电路板，是在DUT10和测试机18之间进行信号交换的测试机-DUT接口板。
在图1中，DUT10被描绘在DUT板11中，但该DUT板11和DUT10相互分开构成，并且，在它们之间直接进行信号交换。
BOST装置(Built Off Self Test装置)20是一种不依赖于测试机18的测试辅助装置，其目的在于辅助DUT10的进行自测试(Built In SelfTest)的测试功能，并扩展测试机18的测试功能。
该BOST装置20包含电路板201。电路板201也称为BOST(Built OffSelf Test)板。该板是在用一块电路板构成BOST装置20场合采用的电路板。
图1中，BOST板201被描绘在DUT板11中，表示BOST板201配置在DUT板11的附近。
下面，就BOST装置20进行详细的说明。BOST装置20具有在图1中所示的硬件结构，具体地说，其中设有：(1)BOST通信接口部(BOST通信I/F部)30，(2)CPU部33，(3)基准时钟部38，(4)BOST控制部40，(5)测试模式存储部(Test Pattern Memory/TPM部)50，(6)测试模式信号发生器(Pattern Generator/PG部)60，(7)定时信号发生器(Timing Generator/TG部)70，(8)波形整形部(WaveForm/WF部)80，(9)输出判定部85，(10)差错信息存储部90，(11)DUT-BOST接口部(DUT-BOST I/F部)95，(12)电源部99。
BOST通信I/F部30是用于在测试机18和BOST装置20之间进行通信的接口，在BOST装置20内部的TPM部50和测试机18之间进行通信，即从测试机18向TPM部50写入测试模式数据TPD，从TPM部50向测试机18读出测试模式数据TPD。BOST通信I/F部30从测试机18接收这些用于写入和读出的测试模式数据TPD的地址信号ATP。同时，BOST通信I/F部30在BOST装置20的CPU部33和测试机18之间进行通信，具体地说，从测试机18向CPU部33提供测试代码(测试号)TCD和测试开始信号TST，并从CPU部33向测试机18提供差错代码(Pass/Fail信息)ECD。
另外，可以不使用测试机18，而从测试机18以外的别的测试数据源向TPM部50写入和从中读出测试模式数据TPD。
CPU部33是BOST装置20的主计算机，由数字信号处理器(DSP)或微处理器构成。该CPU部33按照从测试机18经由BOST通信I/F部30提供的测试代码(测试号)TCD与测试开始信号TST，对BOST装置20的各部分进行初始设定，并进行BOST装置20的自身诊断，还对测试结果进行分析。CPU部33按照测试代码TCD，向控制部40提供选择指示信号SIS。该选择指示信号SIS用以从存储于TPM部50的对应于多个测试项目的多个测试模式数据TPD中，选择要执行的测试模式数据TPD。
基准时钟部38发生基准时钟信号SCK，并将该基准时钟信号SCK提供给包含CPU部33在内的BOST装置20的各电路部分。
BOST控制部40接收来自CPU部33的指示，并控制BOST装置20的各电路部分。同时，给BOST装置20的TPM部50和PG部60生成地址。
TPM部50是存储数字的测试模式数据TPD的存储器。该测试模式数据TPD成为用以发生针对DUT10的测试输入模式信号TIP、来自DUT10的测试输出模式信号TOP以及其他测试模式信号的基本数据。分别对应于各种半导体集成电路的数字电路测试所需要的各种测试项目的多个测试模式数据TPD，存储在该TPM部50中。
该TPM部50有较低速的即较低的工作频率，它由具有大存储容量的半导体存储器构成。构成该TPM部50的半导体存储器的大存储容量，有效地存储测试所需的很多测试模式数据TPD，而且，其比较低速的较低的工作频率，对于构成TPM部50的半导体存储器的低成本化、小型化是有效的。由于BOST装置20配置在DUT10近旁的DUT板11上，因此，其尺寸受到制限，但TPM部50的小型化，对于整个BOST装置20的进一步小型化是有效的。
具体地说，TPM部50由10千兆(G)字节至20千兆(G)字节的大存储容量的半导体存储器装置构成。另外，构成TPM部50的半导体存储器，由具有10兆赫至20兆赫的较低工作频率的半导体存储器构成。作为半导体存储器，例如可采用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪速存储器等，由这些存储器多个组合而成。
接着，PG部60从分别对应于存于TPM部50的多个测试项目的各项的多个测试模式数据TPD中，下载与要执行的测试对应的测试模式数据TPD，并基于该被下载的测试模式数据TPD，高速发生测试模式信号TPS。而且，该PG部60基于被下载到该PG部60的测试模式数据TPD，发生测试输入/判定模式信号JPS。这些测试模式信号TPS和测试输入/判定模式信号JPS，是测试模式数据TPD所包含的信号，通过由PG部60读出从TPM部50下载的测试模式数据TPD而取出。
该PG部60由比构成TPM部50的半导体存储器高速的半导体存储器构成。构成该PG部60的半导体存储器，与构成TPM部50的半导体存储器相比，具有较高的工作频率，将高速测试模式数据ETPD读出。该工作频率例如为从100兆赫到250兆赫。该测试模式的高速发生，将测试模式数据ETPD的读出时间缩短，并有效地缩短测试所需时间。该PG部60的存储容量小于TPM部50的存储容量，例如有256兆比特到1千兆(G)比特的存储容量。
TG部70接收来自测试机18的测定开始信号MST、外部时钟信号OCK，而且，接收来自基准时钟部38的基准时钟信号SCK，发生测试所需要的各种定时信号。该定时信号包含：与测定开始信号MST同步并确定测试周期的测试周期信号TCY，设定向DUT10提供的测试输入模式信号TIP的上升与下降的定时的时钟信号CLK，以及对来自DUT10的测试输出模式信号TOP设定判定定时的选通信号(选通周期信号)STB。在这些定时信号中，测试周期信号TCY也提供给BOST控制部40和WF部80的前段的触发器803(图2)，时钟信号CLK提供给WF部80，选通信号STB提供给输出判定部85。
该WF部80从PG部60接收测试模式信号TPS和测试输入/判定模式信号JPS，又从TG部70接收测试周期信号TCY和时钟信号CTK，并生成给DUT10的测试输入模式信号TIP。该测试输入模式信号TIP，经由DUT-BOST I/F部95提供给DUT10。
输出判定部85判定从DUT10经由DUT-BOST I/F部95提供的测试输出模式信号TOP。具体地说，在TG部70输出的选通信号STB的定时，判定该测试输出模式信号TOP和来自PG部60的测试输入模式信号TPS。从PG部60向输出判定部85提供的测试模式信号TPS，是与来自DUT10的测试输出模式信号TOP对应的预期模式信号，如果来自DUT10的测试输出模式信号TOP与该测试模式信号TPS相同，就判定为无错误，如果来自DUT10的测试输出模式信号TOP的值，与预期模式信号即测试模式信号TPS不同，就输出差错数据信号。
差错信息存储部90存储来自输出判定部85的差错数据信号，并存储该错误发生时的测试模式矢量的地址。该测试模式矢量的地址是PG部60的矢量地址，是输出判定部85判定为错误时的PG部60的矢量地址值。再有，测试模式矢量的矢量地址，意味着测试模式数据TPD的一连串地址的组单位。
DUT-BOST I/F部95向DUT10提供测试输入模式信号TIP，并接收来自DUT10的测试输出模式信号TOP，提供给输出判定部85。同时，对这些测试输入模式信号TIP和测试输出信号TOP的输入输出电压电平进行匹配、调整，而且，进行对DUT10的输入输出信号线的连接切换。该输入输出信号线的连接切换，是在测试机18和DUT10的连接与BOST装置20和DUT10的连接之间进行的切换。
电源部99接收来自外部电源的供电，并生成对BOST装置20的各种电源电压。该电源部99的功能包含从AC到DC的转换及DC-DC之间的电压转换。
图2是详细表示图1中所示的BOST装置20中的BOST控制部40、TG部70、WF部80、输出判定部85、差错信息存储部90以及DUT-BOST I/F部95的框图。另外，在图2中，加有黑圆点的细信号线表示数据总线，加有黑圆点的中等粗度的信号线表示初始设定线。
BOST控制部40中设有存储地址计数器401、402。存储地址计数器401在每次接收来自TG部70的测试周期信号TCY(在图3(d)表示)时，将给PG部60的存储地址信号MAD(在图3(a)表示)推进。该存储地址信号MAD是与测试矢量地址对应的地址信号。该存储地址信号MAD提供给PG部60，同时也提供给差错信息存储部90的DATA端子。如果存储地址计数器402从与输出判定部85的输出级连接的倒相电路855接收到存储器写入信号MWR(如图3(k)所示)时，向差错信息存储部90提供指定写入差错数据信号EDT用的地址的地址指定信号MIS(在图3(m)中表示)。
TG部70中设有：发生测试周期信号TCY(如图3(d)所示)的测试周期信号发生电路700，发生时钟信号CLK(如图3(e)所示)的时钟信号发生电路710，以及发生选通信号STB(如图3(f)所示)的选通信号发生电路715。
测试周期信号发生电路700中设有：选择电路701、选择电路702、PLL电路703、AND电路704与触发器705。选择电路701中有：接收来自基准时钟部38的基准时钟信号SCK的输入端A，接收来自测试机18的外部时钟信号OCK(在图3(b)表示)的输入端B，接收来自BOST控制部40的选择信号S的选择输入端S，以及输出端F。该选择电路701的输出F，在选择输入S为低电平L时与基准时钟信号SCK相等，在选择输入S为高电平H时与外部时钟信号OCK相等。该选择电路701的输出F经由PLL电路703提供给选择电路702的输入端A。PLL电路703对基准时钟信号CLK或外部时钟信号OCK进行锁相，由BOST控制部40加以初始设定。
选择电路702中有：输入端A，接收基准时钟信号SCK的输入端B，接收外部时钟信号OCK(如图3(b)所示)的输入端C，接收选择信号S0/S1的选择输入端，以及输出端F。该选择电路702的输出F，在选择输入S0为低电平L且选择输入S1也为低电平L时与输入A相等，另外，在选择输入S0为高电平H且选择输入S1为低电平L时与基准时钟输入B相等，另外，在选择输入S0为低电平L且选择输入S1为高电平H时与外部时钟输入C相等。该选择电路702的输出端F成为AND电路704中的一个输入端。
触发器705中有：接收来自测试机18的测定开始信号MST(如图3(c)所示)的时钟输入端，与电源电压连接的输入端D，以及输出端Q；该触发器705的输出端Q作为AND电路704的另一输入端。AND电路704的输出，是选择电路702的输出F与触发器705的输出Q之间的AND输出。该AND电路704的输出是测试周期信号TCY。该测试周期信号TCY在图3(d)中示出，它被提供给存储地址计数器401推进其存储地址计数值，同时也被提供给时钟信号发生电路710和选通信号发生电路715。
时钟信号发生电路710包含延迟电路711。该延迟电路711将从测试周期信号发生电路700提供的测试周期信号TCY延迟初始设定的延迟时间tclk，发生图3(e)所示的时钟信号CLK。延迟时间tclk由BOST控制部40初始设定。
选通信号发生电路715包含延迟电路716。该延迟电路716将从测试周期信号发生电路700提供的测试周期信号TCY延迟初始设定的延迟时间tstb，发生图3(f)所示的选通信号STB。延迟时间tstb由BOST控制部40初始设定。
如图2所示，WF部80包含触发器801和AND电路802，而且，其前级与触发器803连接。触发器803在输入端D1接收来自PG部60的测试模式信号TPS，在输入端D2接收测试输入判定模式信号JPS，并在其时钟输入端C接收来自测试周期信号发生电路700的测试周期信号TCY。触发器803使图3(h)中所示的测试模式信号TPS和图3(g)中所示的测试输入/判定模式信号JPS，与测试周期信号TCY同步，从输出端Q1、Q2输出。来自触发器803的测试模式信号TPS提供给WF部80的触发器801的输入端D，而且，测试输入判定模式信号JPS提供给AND电路802的一个输入端(反相输入端)。
AND电路802在接收该测试输入/判定模式信号JPS的同时，在另一输入端接收来自时钟信号发生电路710的时钟信号CLK，而且，将其AND输出提供给触发器801的时钟输入端。触发器801的输出Q，在图3(g)中所示的测试输入/判定模式信号JPS为低电平L时，即测试输入/判定模式信号JPS表示输入状态时，输出在时钟信号CLK的上升定时的测试模式信号TPS。在图3(g)中所示的测试输入/判定模式信号JPS为高电平H时，即测试输入/判定模式信号JPS表示判定状态时，触发器801的输出Q不变化，保持之前的状态。该触发器801的输出Q，结果成为测试输入模式信号TIP，而且，经由DUT-BOST I/F部95的三态缓冲器951提供给DUT10。
输出判定部85包含：EX-OR电路851、AND电路852、触发器853、以及脉冲生成电路854。EX-OR电路851在其一个输入端上，接收来自触发器803的测试模式信号TPS(如图3(h)所示)，在其另一输入端上，接收来自DUT-BOST I/F部95的输入缓冲电路952的测试输出模式信号TOP(如图3(i)所示)。EX-OR电路851对测试输出模式信号TOP和测试模式信号TPS进行比较，如果其值一致，就输出低电平L，如果不一致就输出高电平H，表示错误状态。
该EX-OR电路851的输出成为触发器853的输入D。AND电路852在其一个输入端上，接收来自触发器803的测试输入/判定模式信号JPS，在其另一输入端上，接收来自选通信号发生电路715的选通信号STB。该AND电路852的输出成为触发器853的时钟输入C。另外，在输出判定部85中，测试输入/判定模式信号JPS表示输入状态时，时钟信号CLK设为有效，选通信号STB设为无效；在测试输入/判定模式信号JPS表示判定状态时，时钟信号CTK设为无效，选通信号STB设为有效，在该选通信号STB的定时，测试模式信号TPS和测试输出模式信号TOP被进行比较。
触发器853的输出Q，在图3(g)所示的测试输入/判定模式信号JPS为高电平H时，即测试输入/判定模式信号JPS表示判定状态时，输出在选通信号STB的定时的输入D即AND电路852的输出值。在测试输入/判定模式信号JPS为低电平L时，即测试输入/判定模式信号JPS表示输入状态时，触发器853的输出Q不变化，保持之前的状态。结果，触发器853的输出成为图8(j)所示的差错数据信号EDT。
在图3的动作时序图中，图(a)所示的存储地址信号MAD为地址1、2、3、5、6时，图(g)所示的测试输入/判定模式信号JPS都表示输入状态，时钟信号CLK设为有效，选通信号STB设为无效，测试输入模式信号TIP输入到DUT10。存储地址MAD为地址4时，测试输入/判定模式信号JPS表示判定状态。此时，时钟信号CLK无效，选通信号STB有效，在该选通信号STB的定时进行判定。图3中，存储地址信号MAD为地址4时，测试模式信号TPS为0，对测试输出模式信号TOP的预期值为0。相反地，由于此时图(i)所示的测试输出模式信号TOP表示1，因此，输出判定部85的触发器853的输出Q成为高电平H，图(j)所示的差错数据信号EDT上升。
该差错数据信号EDT被提供给差错信息存储部90的DATA输入端，同时被提供给脉冲生成电路854。脉冲生成电路854向倒相电路855提供脉冲输入，倒相电路855发生图3(k)所示的存储器写入信号MWR，并将该信号提供给存储地址计数器402的时钟输入端和差错信息存储部90的WR输入端。差错信息存储部90在存储器写入信号MWR的定时，存储差错数据信号EDT和来自存储地址计数器401的存储地址信号MAD(如图3(a)所示)。来自存储地址计数器402的地址指定信号MIS指定其存储地址。
DUT-BOST I/F部95设有：输入输出切换电路950、接口电压电平转换电路955和测试机/BOST切换电路960。输入输出切换电路950中有三态缓冲器951和缓冲器952。三态缓冲器951包含：接收来自触发器803的测试输入/判定模式信号JPS的控制输入端，接收触发器801的输出Q即测试输入模式信号TIP的输入端，以及输出端。该三态缓冲器951在测试输入/判定模式信号JPS为低电平L时，即测试输入/判定模式信号JPS表示输入状态时，输出测试输入模式信号TIP。而在测试输入/判定模式信号JPS为高电平H时，即测试输入/判定模式信号表示判定状态时，三态缓冲器951无输出。
缓冲器952是用以将输入信号整形的缓冲器，其输出提供给输出判定部85的EX-OR电路851的另一输入端。接口电压电平转换电路955设有MOS晶体管956。该MOS晶体管956的栅极，从数模转换电路957的模拟输出端接收基准电压VS。MOS晶体管956的漏极，与三态缓冲器951的输出端和缓冲器952的输入端连接，其源极与测试机/BOST切换电路960连接。该MOS晶体管956将根据提供给栅极电压的基准电压VS，转换其源极、漏极的电压。例如，DUT10的电源电压为3V系列等的低电压，BOST装置20的电压为5V时，将向DUT10提供的测试输入模式信号TIP的电平转换成3V，而且，将来自DUT10的测试输出模式信号TOP从3V转换成5V。在数模转换电路957上，提供来自电源部99的电压，而且，该数模转换电路957由BOST控制部40进行初始设定。
测试机/BOST切换电路960设有切换开关961。该切换开关961包含与DUT10连接的共用的端子C、与测试机18连接的端子A和与MOS晶体管956的源极连接的端子B。在端子B、C连接的状态下，MOS晶体管956的源极与DUT10连接，由BOST装置20进行测试。在端子A、C连接的状态下，测试机18与DUT10直接连接，由测试机18进行测试。
在图1、2、3所示的实施例1中，就其动作进行概括说明。
首先初始设定动作包括如下(1)、(2)、(3)、(4)四步。
(1)测试模式数据TPD的写入
(2)测试代码编号TCD的发送
(3)BOST装置20中的初始设定
(4)BOST装置20中的初始条件设定
以下对于这些初始设定动作用依次加以说明。
(1)测试模式数据TPD的写入
从测试机18或别的数据源，经由BOST通信I/F部30，将与各种半导体集成电路的数字电路的测试所需要的多个测试项目对应的测试模式数据TPD写入TMP部50。另外，也可以将预先写入了测试模式数据TPD的TMP部50装于BOST装置20，取代该测试模式数据TPD的写入。
(2)测试代码编号TCD的发送
从测试机18将与实施的测试项目相当的测试代码TCD，经由BOST通信I/F部30发送给CPU部33。
(3)BOST装置20中的初始设定
接收了测试代码TCD的CPU部33，对TMP部50、PG部60、TG部70进行初始设定。在TMP部50的初始设定中，对应于测试代码TCD，对TMP部50的存储器设定要执行的测试模式数据TPD的开始地址和停止地址。
在对PG部60的初始设定中，对PG部60的存储器设定用以写入执行的测试模式数据TPD的开始地址和停止地址。对TG部70的初始设定，在把要使用的基准信号作为基准时钟信号CLK的基础上，设定测试周期信号TCY的定时。在完成对这些TMP部50、PG部60、TG部70的初始设定之后，从TMP部50到PG部60，下载从多个测试模式数据TPD中选择的要执行的测试模式数据TPD。
(4)BOST装置20中的初始条件设定
在完成(3)的初始设定之后，对差错信息存储部90、TG部70、DUT-BOST I/F部95再进行以下的初始条件设定。
对差错信息存储部90的初始条件设定中，给差错信息存储部90设定开始地址和停止地址。对TG部70的初始条件设定，就是选择用于测试的基准时钟信号CLK与外部时钟信号OCK，并设定用以生成测试周期信号TCY、时钟信号CLK与选通信号STB的定时数据。
对DUT-BOST I/F部95的初始条件设定，就是给MOS晶体管956的栅极设定基准电压VS。
在以上的初始设定和初始条件设定后，以下的(1)、(2)、(3)、(4)四个动作进行测试操作。依次对测试操作(1)、(2)、(3)、(4)进行说明。
(1)从PG部60读出下载到PG部60的测试模式数据，并将其中包含的测试模式信号TPS和测试输入/判定模式信号JPS，与测试周期信号TCY同步地输出。
(2)在WF部80中，输出面向DUT10的测试输入模式信号TIP。该测试输入模式信号TIP经由DUT-BOST I/F部95提供给DUT10。
(3)来自DUT10的测试输出模式信号TOP，经由DUT-BOST I/F部95发送到输出判定部85。在输出判定部85中，该测试输出模式信号TOP与来自DUT10的输出信号的预期模式信号即测试模式信号TPS进行比较，并确认是否有错误发生。如果被确认为发生错误，那么错误发生时的测试模式矢量地址MAD，与其差错数据信号EDT一起存入差错信息存储部90。
(4)重复进行从(1)至(3)的测试操作，直到完成要执行的测试模式数据TPD从PG部60的读出。
测试结果的判定动作中，由CPU部33读出存于差错信息存储部90的差错数据信号EDT和错误发生时的地址MAD，并作出测试结果为合格或不合格的判定，随后将其结果经由BOST通信I/F部30发送给测试机18。另外，也可以基于差错信息存储部90的数据进行各种错误分析。
在实施例1中，TPM部50存储与用于DUT10的数字电路测试的多个测试项目对应的多个测试模式数据TPD，而且，将从该多个测试模式数据TPD中选择的测试模式数据写入PG部60。依据该结构，不需要特别地开发专用测试机，通过扩展存储于TPM部50的测试模式数据，能够简单地扩展对DUT10的数字电路的测试功能。同时，通过在TPM部50预先存储所需的测试模式数据，能够由测试辅助装置20迅速地进行数字电路的测试。
另外，在实施例1中，构成TPM部50的半导体存储器具有比构成PG部60的半导体存储器更大的存储容量，在TPM部50可以存储更多的测试模式数据，因此，BOST装置20能够对应的功能测试的种类就变多，从而通过BOST装置20能够在更多的功能测试中进行有效的测试。
另外，在实施例1中，构成PG部60的半导体存储器比构成TPM部50的半导体存储器更高速地动作。也就是说，构成PG部60的半导体存储器以比构成TPM部50的半导体存储器更大的工作频率高速动作。这有效地提高了从PG部60读出测试模式数据的速度，其结果，能够使BOST装置20以更高的速度进行DUT10的数字电路的测试，并缩短了测试时间。另外，虽然TPM部50的半导体存储器的动作速度慢，但这对于使构成TPM部50的半导体存储器低成本化、小型化是有效的。
另外，在实施例1中，为了选择存储在TPM部50的多个测试模式数据，CPU部33向BOST控制部40提供选择指示信号SIS。通过这种结构，与选择指示信号SIS对应的测试模式数据被正确传送到PG部60。
接着，就关于实施例1的测试功能扩展的、本发明的半导体集成电路的测试装置的实施例2-1至实施例2-8进行说明。这些实施例2-1至2-8，基本上是在实施例1的功能上再附加了从现在开始说明的功能和结构。这些实施例2-1至2-8，也被用于本发明的半导体集成电路的制造方法所包含的测试工序中。
实施例2-1
本实施例2-1是能够对测试模式信号TPS进行其测试矢量的指令控制的、本发明的半导体集成电路的测试装置的实施例。在图4中表示了本实施例2-1的硬件结构，并用图5至图8的时序图表示根据该结构的测试操作。
首先，参照图4对本实施例2-1的硬件结构进行说明。图4(a)表示本实施例2-1的BOST控制部40的结构，图4(b)表示与本实施例2-1对应的PG部60的存储器结构，图4(c)详细表示图4(a)中所示的脉冲生成电路417。
在本实施例2-1中，图1中所示的BOST装置20的PG部60具有图4(b)中所示的存储器结构。该PG部60设有存储测试矢量地址控制代码TBAC的存储区域614和存储测试矢量地址控制数据TBAD的存储区域613；与该测试矢量地址控制代码TBAC和测试矢量地址控制数据TBAD对应地，测试输入/判定模式信号JPS被存储到存储区域612，测试模式信号TPS被存储到存储区域611。这里，测试矢量意味着关于测试模式信号TPS的包含连续的预定个数的比特的组。这些控制代码TBAC、控制数据TBAD、测试输入模式信号JPS、测试模式信号TPS包含在下载到PG部60的测试模式数据TPD中，并按照测试矢量地址N、N+1、N+2、N+3、...、N+M进行存储。
在本实施例2-1中，测试矢量地址控制代码TBAC包含：通常方式NOP的代码NOP、子例程转移SJP的代码SJP、子例程返回RET的代码RET、无条件转移JMP的代码JMP、重复REP的代码REP等五个代码。
代码NOP是指定通常方式的代码，如图3(a)的存储地址信号MAD所示，在该通常方式NOP中，测试矢量地址的前一地址值上依次地加上+1。代码SJP是指定子例程转移的代码，指示与该代码SJP对应地向在测试矢量地址控制数据TBAD中存储的描述地址转移。代码RET是指定子例程返回的代码，指示与该代码RET对应地向在测试矢量地址控制数据TBAD中描述的描述地址上加上+1后的地址返回。代码JMP是指定无条件转移的代码，指示与该代码JMP对应地向在测试矢量地址控制数据TBAD中描述的描述地址转移。代码REP是指定同一矢量重复的代码，指示与该代码REP对应地用在测试矢量地址控制数据TBAD中描述的描述次数上加上+1所得的次数对同一测试矢量地址进行重复。
测试矢量地址控制数据TBAD，与各测试矢量地址控制代码TBAC对应地，存储上述的描述地址和描述次数。
在实施例2-1中，如图4(a)所示，图1中所示的实施例1的BOST控制部40设有程序计数器410。该程序计数器410中设有：指令控制选择器411，触发器412，初始值寄存器电路413，加法器414，子例程返回地址闩锁电路415，重复次数递减计数器416，脉冲生成电路417、418，以及AND电路419、420、421。
指令控制选择器411中有：输入端子A0至A6和输出端子F及接收控制输入S0-S2的控制端子。该指令控制选择器411在与其输出端子F连接的触发器412的输出端子Q上，发生向PG部60提供的测试矢量地址TBA。在图5至图中的图(i)表示该测试矢量地址TBA。初始值寄存器413含有与BOST控制部40的内部总线40B连接的输入端D、时钟输入端C以及与指令控制选择器411的输入端子A0连接的输出端Q，并在指令控制选择器411的输入端子A0上，提供初始值寄存器输出INR。该初始值寄存器输出INR，在图5的图(a)中示出。
加法器414含有与触发器412的输出端Q连接的输入端子IN和与指令控制选择器411的输入端子A1连接的输出端子OUT，并在其输出端子OUT上产生加法器输出ADO＝IN+1。在图5至图8的各图中的图(b)表示了该加法器输出ADO。在指令控制选择器411的输入端子A2、A4上，提供来自PG部60的测试矢量地址控制数据TBAD的转移目的地址数据JAD。图6、29中的图(c)表示该转移目的地址数据JAD。子例程地址闩锁电路415含有与加法器414的输出端子OUT连接的输入端D、时钟输入端C以及与指令控制选择器411的输入端子A3连接的输出端Q，在该输出端Q产生返回目的地址信号RAS。图6(d)表示该返回目的地址信号RAS。指令控制选择器411的输入端子A5、A6接地。
重复次数递减计数器416中有：接收存储于PG部60的存储区域613的测试矢量地址控制数据TBAD所包含的重复次数设定值+1的重复数据RPD的输入端D，LOAD输入端，时钟输入端C，以及输出端B0。图8(c)表示重复数据RPD。重复次数递减计数器416的LOAD输入端，与脉冲生成电路417的端子4连接，并接收重复次数设定触发信号RCT。图8(e)表示该重复次数设定触发信号RCT。在重复次数递减计数器416的时钟输入端C，提供来自BOST装置20的TG部70的测试周期信号TCY。在图5至图8的图(h)表示了该测试周期信号TCY。在重复次数递减计数器416的输出端B0，产生递减计数器借位信号DCB。图8(k)表示该递减计数器借位信号DCB。该递减计数器借位信号DCB在复位时成为高电平H，LOAD时成为低电平L。
脉冲生成电路417设有四个端子1、2、3、4。端子1、2、3为输入端子，在端子1上提供PG部60的测试矢量地址控制代码TBAC。图5至图8的图(j)表示该测试矢量地址控制代码TBAC。在端子2上，提供来自重复次数递减计数器416的输出端B0的递减计数器借位信号DCB。在端子3上，提供来自TG部70的测试周期信号TCY。基于提供给端子1的控制输入S0-S2、提供给端子2的递减计数器借位信号DCB以及提供给端子3的测试周期信号TCY，在控制输入S0-S9＝5时，脉冲生成电路417产生重复次数设定触发信号RCT，提供给重复次数递减计数器416的LOAD端子。
如图4(c)所示，脉冲生成电路417设有解码器423、触发器424以及AND电路425。解码器423对给端子1的控制输入S0-S2进行解码，然后提供给触发器424的时钟输入端C。AND电路425将给端子2的递减计数器借位信号DCB和给端子3的测试周期信号TCY之间的AND输出，提供给触发器424的复位输入端R。触发器424的输出端Q与端子4连接，向端子4提供重复次数设定触发信号RCT。
脉冲生成电路418设有接收控制输入S0-S2的端子1和产生给TG部70的TG部信号发生停止信号TGS的输出端子2，对控制输入S0-S2进行解码，在S0-S2＝6时，产生TG部信号发生停止信号TGS，使TG部70停止产生测试周期信号TCY。TG部70提供测定开始信号MST(如图5至图8的图(g)所示)，并基于该测定开始信号MST产生测试周期信号TCY。
AND电路419在其一输入端上，接收控制输入S0-S2，而在另一输入端(反相输入端)上，接收在初始设定时取高电平H、在初始设定以外的正常期间取低电平的方式信号(mode signal)MDS。该AND电路419共设有三个，与各控制输入S0、S1、S2相对应，它们的输出成为指令控制选择器411的控制输入S0-S2。AND电路420在其一输入端上接收在重复次数递减计数器416的输出端B0上产生的递减计数器借位信号DCB，而在另一输入端上接收测试周期信号TCY。该AND电路420的输出，被供给OR电路421的一个输入端。在OR电路421的另一输入上，提供在图5至图8的图(f)所示的测试矢量地址初始设定触发信号TBAIT。在OR电路421的输出端，生成图8(m)中所示的测试矢量地址最终闩锁触发信号TBAFR，提供给触发器412的时钟输入端C。
下面，就指令控制选择器411的选择动作进行概括说明。控制输入S0-S2＝0时，对输入端子A0的输入被选择。控制输入S0-S2＝0时，输出F成为初始值寄存器输出INR(如图5至图8的图(a)所示)。控制输入S0-S2＝1时，对输入端子A1的输入被选择。此时，输出F成为加法器输出ADO(如图5至图8的图(b)所示)；BOST装置20以由代码NOP指示的通常方式进行动作，并且，将地址值+1，同时以通常方式NOP动作。控制输入S0-S2＝2时，输入端子A2被选择，输出F成为转移目的地址JAD。此时，BOST装置20进行子例程转移SRJ的动作，并进行向测试矢量地址控制数据TBAD所包含的描述地址、即与转移目的地址数据JAD对应的测试矢量地址转移的动作。
控制输入S0-S2＝3时，对输入端子A3的输入即选择返回目的地址信号RAS被选择，并从输出端F输出。此时，BOST装置20进行子例程返回SRR的动作，并进行向与返回目的地址信号RAS对应的测试矢量地址返回的动作。控制输入S0-S2＝4时，输出F成为对输入端子A4的输入信号即转移目的地址数据JAD，BOST装置20进行无条件转移NCJ动作，转移到与转移目的地址数据JAD对应的测试矢量地址TBA。控制输入S0-S2＝5时，输出F成为输入端子A5即接地信号，BOST装置20进行同一矢量重复动作SBR的动作，并基于重复次数递减计数器416的输出，一直到其计数值变成0为止，重复进行返回至前一测试矢量地址的动作。
图5是依据实施例2-1用以通常方式推进测试矢量地址TBA的代码NOP使BOST装置20动作时的各信号、数据的时序图。假设，图(j)所示的测试矢量地址控制代码TBAC，与测试矢量地址N、N+1、N+2、N+3、N+4、N+5对应地被设定如下。
N：NOP(通常方式)依从代码0x1
N+1：NOP依从代码0x1
N+2：NOP依从代码0x1
N+3：NOP依从代码0x1
N+4：NOP依从代码0x1
N+5：STOP(停止)依从代码0x6
与通常方式NOP对应地，图5中，图(a)表示初始值寄存器输出INR，图(b)表示加法器输出ADO，图(f)表示测试矢量地址初始设定触发信号TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC。
在图5的例中，图(b)中所示的加法器输出ADO被选择，并且成为图(i)中所示的测试矢量地址TBA上顺序地加上+1的通常方式NOP。图(i)的测试矢量地址TBA在每发生测试周期信号TCY时，从N进到N+1、N+2、N+3、N+4、N+5。测试矢量地址控制代码TBAC在0x1期间，即在测试矢量地址TBA从N至N+4的期间，以通常方式NOP进行动作，并在测试矢量地址TBA成为N+5时停止动作。
图6是表示依据实施例2-1用以通常方式NOP推进测试矢量地址TBA的动作和通过子例程转移SRJ进行转移并通过子例程返回RET进行返回动作时的时序图。假设，测试矢量地址控制代码TBAC分别与测试矢量地址TBA的N、N+1、N+2、N+3、N+100、N+101对应地设定如下。
N：NOP依从代码0x1
N+1：[SJP N+100]依从代码0x2
N+100：NOP依从代码0x1
N+101：RET依从代码0x3
N+2：NOP依从代码0x1
N+3：STOP依从代码0x6
N+1的[SJP N+100]依从代码0x2在测试矢量地址N+1中，意味着向测试矢量地址N+100转移；N+101的RET依从代码0x3在测试矢量地址N+101中，意味着返回至测试矢量地址N+3。与该动作对应地，图6中图(a)表示初始值寄存器输出INR，图(b)表示加法器输出ADO，图(c)表示转移目的地址JAD，图(d)表示返回目的地址RAS，图(f)表示测试矢量地址初始设定触发信号TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号TCY，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC。
在图6所示的例中，图(i)所示的测试矢量地址TBA成为N+1时，进行子例程转移SJP，并且进行向测试矢量地址N+100的转移动作。另外，在测试矢量地址TBA成为N+101时，进行向测试矢量地址N+3的子例程返回RET的动作。
通过该图6中所示的动作，在不同的测试矢量地址中，可以互相指定相同的转移目的地址，从而能够减少测试矢量数。
图7是表示依据实施例2-1用以通常方式NOP推进测试矢量地址TBA的动作和通过无条件转移JMP进行转移动作时的时序图。测试矢量地址控制代码TBAC与测试矢量地址N、N+1、N+2、N+100、N+101、N+102、N+103、N+104对应地如下设定。
N：NOP(通常方式)依从代码0x1
N+1：NOP依从代码0x1
N+2：[JMP N+100]依从代码0x4
N+100：NOP依从代码0x1
N+101：NOP依从代码0x1
N+102：NOP依从代码0x1
N+103：STOP(停止)依从代码0x6
地址N+2的[JMP N+100]依从代码0x4，在测试矢量地址N+2中意味着向测试矢量地址N+100转移，另外，地址N+103的STOP依从代码0x6，在测试矢量地址N+103中意味着停止(STOP)。与该动作对应地，图7中，图(a)表示初始值寄存器输出INR，图(b)表示加法器输出ADO，图(c)表示转移目的地址JAD，图(f)表示测试矢量地址初始设定触发信号TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC。
在图7的例中，图(i)所示的测试矢量地址TBA变成N+2时，进行向测试矢量地址N+100的无条件转移JMP。
通过该图7的动作，在不同的测试矢量地址中，可以互相指定相同的转移目的地址，能够减少测试矢量数。
图8是表示依据实施例2-1用以通常方式NOP推进测试矢量地址TBA的动作和进行重复REP动作时的时序图。测试矢量地址控制代码TBAC与测试矢量地址TBA的N、N+1、N+2、N+3对应地设定如下。
N：NOP(通常方式)依从代码0x1
N+1：[REP 2]依从代码0x5
N+2：NOP依从代码0x1
N+3：STOP(停止)依从代码0x6
地址N+1的[REP 2]依从代码0x5，在测试矢量地址N+1中意味着测试矢量地址N+1的重复次数为2，即使之重复两次。与该动作对应地，图8中图(a)表示初始值寄存器输出INR，图(b)表示加法器输出ADO，图(c)表示重复次数设定值+1的重复信号RPD，图(e)表示重复次数设定触发信号RCT，图(k)表示递减计数器借位信号DCB，图(m)表示测试矢量地址最终闩锁触发信号TBAFR，图(f)表示测试矢量地址初始设定触发信号TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC。
在图8的例中，图(i)所示的测试矢量地址TBA成为N+1时，进行测试矢量地址N+1的两次重复REP，其结果执行了三次测试矢量地址N+1。
通过该图8的动作，通过重复REP可重复发生同一测试模式，能够减少测试矢量数。
在本实施例2-1中，能够得到与实施例1相同的效果的基础上，基于测试矢量地址控制代码TBAC和测试矢量地址控制数据TBAD，能够进行包括子例程转移SJP、子例程返回RET、无条件转移JMP、以及同一矢量重复REP等在内的多种多样的控制，并能够实现测试模式数据TPD模块化，减少测试矢量数。另外，通过产生多种多样的测试模式数据，能够执行多种多样的功能测试。
实施例2-2
本实施例2-2是关于半导体存储器等适合于对矩阵式配置的数字电路进行测试的本发明的半导体集成电路的测试装置，尤其是在本实施例2-2中，PG部60具有通过指令控制来产生算法测试模式的功能。图9、32、33表示本实施例2-2的BOST控制部40和PG部60的结构，图12、图14、图16及图18表示本实施例2-2的动作时序图。
作为DUT10的半导体存储器中，多条X向线和多条Y向线相互垂直地矩阵式配置，它们的各个交点处分别有存储单元。由X解码器选择多条X向线，由Y解码器选择多条Y向线。在该半导体存储器在被选择的X向线和Y向线的交点处的存储单元上，输入按照测试模式数据的测试输入模式信号，测试因此得以进行，以对从DUT10得到的测试输出模式信号作出判断。
图9(a)表示实施例2-2的PG部60的结构和BOST控制部40所包含的寄存器组A430、B460、C465的结构。图9(b)表示寄存器组A430、B460所包含的比较寄存器A451、B451和有效位寄存器A452、B452的结构。图10(a)表示在图9(a)所示的BOST控制部40所包含的数据扰码器471、472的结构，图10(b)表示寄存器组C465的结构，另外，图10(c)表示数据扰码器466的存储地址结构。图11表示在实施例2-2中使用的程序计数器410A的结构。
在实施例2-2中，如图9(a)所示，PG部60包括六个存储区域即存储区域611至存储区域616。在存储区域616中存储算法数据发生寄存器用控制代码ADRC，在存储区域615中存储算法数据发生寄存器用控制数据ADRD，在存储区域614中存储测试矢量地址控制代码TBAC，在存储区域613中存储测试矢量地址控制数据TBAD，在存储区域612中存储A/B/C寄存器切换数据RSD，在存储区域611中存储测试输入/判定模式信号JPS。这些代码、数据与信号，包含在从TPM部50下载的测试模式数据TPD中，并分别被存入PG部60的地址N、N+1、...、N+M。
PG部60的地址，由来自程序计数器410A的测试矢量地址TBA(由图12、图14、图16、图18中的图(i)表示)推进。存储在存储区域616的算法数据发生寄存器用控制代码ADRC(由图12、图14、图16、图18中的图(n)表示)，被提供给寄存器组A430、B450、C460，而存储在存储区域615的算法数据发生寄存器用控制数据ADRD(由图12、图14、图16、图18中的图(o)表示)被提供给寄存器组A、B。存储在存储区域614的测试矢量地址控制代码TBAC(由图12、图14、图16、图18中的图(j)表示)和存储在存储区域613的测试矢量地址控制数据TBAD，被提供给程序计数器410A。存储在存储区域612的A/B/C寄存器切换数据RSD被提供给选择器473，而存储在存储区域611的测试输入/判定模式信号JPS被提供给WF部80。
实施例2-2的BOST控制部40，由0-N通道的多个通道构成，各通道与作为DUT10的半导体存储器的、例如多条X向线的各条对应。在该各通道上，分别设有图9(a)中所示的寄存器组A430、B460、C465和数据扰码器471、472，以及选择器473。另外，在该多通道结构中，每一个通道上设置了BOST控制部40、PG部60，并如在图4、图5所示的实施例1-1中所说明，还增设了TMP部50、TG部70、WF部80、输出判定部85、差错信息存储部90以及DUT-BOST I/F部95。
寄存器组A430设有：控制电路431、主寄存器A440、比较寄存器A451、有效位寄存器A452以及位比较部456。控制电路431设有：AND电路432、OR电路433以及AND电路434。AND电路432的一个输入端上，被供给算法数据发生寄存器用控制代码ADRC所包含的控制代码SA0。OR电路433的一个输入端上，被供给算法数据发生寄存器用控制代码ADRC所包含的控制代码SA1。AND电路434的一个输入端上，被供给算法数据发生寄存器用控制代码ADRC所包含的控制代码SA2。AND电路434的另一输入端上，被供给来自寄存器组B的进位端子C0的加法器进位输出BAC，而AND电路434的输出，供给AND电路431的另一输入端(反相输入端)和OR电路433的另一输入端。AND电路432产生控制信号S0，并且OR电路433产生控制信号S1。
主寄存器A440设有：逐位逻辑和电路441、A+B加法电路442、选择器443、逐位逻辑积电路444、触发器445、解码器446、OR电路447、AND电路448以及反相器449。逐位逻辑和电路441将输入A、B的逻辑和输出提供给A+B加法电路442的输入A。逐位逻辑和电路441的输入端A与触发器445的输出端Q连接，其输入端B上被供给使有效位寄存器A452的输出端子4上输出的有效位寄存器A452的输出EBA(图12、图14、图16、图18中的图(p)表示)反相的反相器449的输出。在A+B加法电路442的输入端B上，被供给算法数据发生寄存器控制数据ADRD，该A+B加法电路442将输入A、B的加法运算输出F供给选择器443的输入端C。选择器443的输入端A上，被供给算法数据发生寄存器控制数据ADRD，其输入端B上被供给寄存器组B460的主寄存器B440输出MRB。在图12的图(r2)、图14的图(r)、图16的图(r2)以及图18的图(r)中，表示了该主寄存器B440的输出MRB。
主寄存器A440的A+B加法器442，在其进位端子C0上产生寄存器组A的加法器进位信号AAC(如图16中的图(t)表示)。该寄存器组A的加法器进位信号AAC，提供给寄存器组R460。
按照控制信号S0-S1，选择器443选择输入A、B、C，并在输出端F输出。该选择器443的输出F被供给逐位逻辑积电路444的输入端A。逐位逻辑积电路444的输入端B，被供给有效位寄存器A452的输出端子4的输出EBA，而该逐位逻辑积电路444的输出被供给触发器445的输入端D。
解码器446对控制信号S0-S1进行解码，其输出被供给OR电路447的输入端。OR电路447的输出被供给AND电路448的一个输入端。在该AND电路448的另一输入端，被供给测试周期信号TCY，AND电路448的输出供给触发器445的时钟输入端C。在该触发器445的输出端Q，输出主寄存器A的输出MRA。图12的图(r1)、图14的图(r)、图16的图(r1)以及图18的图(r)，表示了该主寄存器A440的输出MRA。
选择器443的输出F如下构成。算法数据发生寄存器控制代码ADRC所包含的控制代码SA0、SA1、SA2为SA0＝0、SA1＝0、SA2＝0时，输入A被选择，算法数据发生寄存器用控制数据ADRD被作为立即数据输出。控制代码SA0＝1、控制代码SA1＝0、控制代码SA2＝0时，输入B被选择，寄存器组B的主寄存器B的输出MRB被作为数据传送到选择器443的输出端F。控制代码SA0＝0、控制代码SA1＝1、控制代码SA2＝0时，输入C被选择，对输入端C输入的运算数据在选择器443的输出端F被输出。控制代码SA0＝X、控制代码SA1＝X、控制代码SA2＝1时，输入C被选择，来自输入端C的运算数据(连接运算：link computation)在选择器443的输出端F输出。该选择器443的输出F，经由逐位逻辑积电路和触发器，作为主寄存器A的输出MRA输出。
比较寄存器A451和有效位寄存器A452，分别具有图9(b)所示的结构。这些寄存器451、452设有解码器453、AND电路454以及触发器455，并包括三个输入端子1、2、3和一个输出端子4。解码器453的输入端与输入端子2连接，该解码器453的输出端与AND电路454的一个输入端连接。AND电路454的另一输入端与输入端子3连接，而该AND电路454的输出端与触发器455的时钟输入端C连接。触发器455的输入端D与输入端子1连接，其输出端Q与输出端子4连接。
比较寄存器A451和有效位寄存器A452的端子1，分别被供给算法数据发生寄存器用控制数据ADRD，其端子2分别被供给控制信号S0-S1。比较寄存器A451和有效位寄存器A452的端子3，分别被供给测试周期信号TCY。比较寄存器A451的端子4上，产生比较寄存器A的输出CRA(由图14、图16、图18的图(q)表示)。该比较寄存器A451的输出CRA被送到位比较器456的输入端B，该位比较器456的输入端A被供给主寄存器A440的输出MRA。位比较器456对这些输入A、B逐位进行比较，并产生寄存器组A的比较一致信号CCA(由图14、图16、图18的图(s)表示)。该比较一致信号CCA，在输入A＝输入B时成为高电平H。
有效位寄存器A452产生输出EBA。图12、图14、图16、图18的图(p)表示该输出EBA。该输出EBA是有效位处成为高电平H的输出，该输出被送到位逻辑积电路444的输入端B。
主寄存器A440的解码器446、比较寄存器451的解码器453和有效位寄存器452的解码器453，均对控制信号S0-S1进行解码。这些解码器的结构设计成能通过相互不同的控制信号S0-S1输出高电平；结果，在控制信号S0-S1相互不同时，主寄存器A440、比较寄存器A451和有效位寄存器A452中的任意一个将有选择地动作。
寄存器组B460与寄存器组A430同样地构成。在寄存器组B460中，寄存器组A的主寄存器A440、比较寄存器A451、有效位寄存器A452，分别称为主寄存器B、比较寄存器B、有效位寄存器B，但其结构与主寄存器A440、比较寄存器A451、有效位寄存器A452相同。另外，这些寄存器之外的控制电路431、位比较器456也以相同的结构包含于寄存器组B460。寄存器组B的A+B加法器442，在进位端子C0上产生进位输出BAC，该输出被供给寄存器组A430的AND电路434。寄存器组B460的有效位寄存器B452产生输出EBB。该输出EBB与输出EBA一起在图12、图14、图16、图18的图(p)中表示。寄存器组B的比较寄存器B451产生输出CRB。该输出CRB与输出CRA一起在图14、图16、图18的图(q)中表示。寄存器组B460的位比较器456，产生与寄存器组A的位比较器456的输出同样的比较一致信号CCB。该比较一致信号CCB在图14、图16、图18的图(s)中表示。
寄存器组A430的主寄存器A440的输出MRA提供给数据扰码器471，并且，寄存器组B460的主寄存器B的输出MRB提供给数据扰码器472。图10(a)为被抽出单独表示的数据扰码器471、472，该数据扰码器471、472由半导体存储器构成，输入端IN被供给其半导体存储器的存储地址，与其存储地址对应的存储器数据从输出端OUT输出。通过预先在构成数据扰码器471、472的半导体存储器中写入转换数据，再将按照转换数据对输入IN作了转换后的输出OUT加以输出。通过使输入IN周期性地变化，能够使输出OUT基于转换数据在算法上变化。
寄存器组C465设有数据扰码器466和触发器467、478。图10(b)中表示了该寄存器组C465。数据扰码器466构成主寄存器C，并且，包括三个输入端1、2、3和一个输出端4。在输入端1输入来自寄存器组A430的主寄存器A的输出MRA，在输入2输入来自寄存器组B460的主寄存器B的输出MRB。在触发器467的输入端D，提供算法数据发生寄存器用控制代码ADRC所包含的加扰数SCN。AND电路469的一个输入端，被供给算法数据发生寄存器用控制代码ADRC所包含的扰码编号设定启动码SCNE，而其另一输入端，被供给测试周期信号TCY。该AND电路469的输出端，与触发器467的时钟输入端C连接，该触发器467的输出端Q与数据扰码器466的输入端3连接。
数据扰码器466由以对输入端1、2、3的输入作为地址的半导体存储器构成。如图10(c)所示，给输入端3的加扰数SCN、给输入端2的主寄存器B的输出MRB以及给输入端1的主寄存器A的输出MRA，被作为分配给数据扰码器466的地址号。在数据扰码器466中，预先写入转换数据，并基于主寄存器A、B的输出MRA、MRB的组合，输出在算法上变化的数据输出。加扰数SCN相当于被输出的数据算法的索引号。在加扰数设定启动码SCNE为高电平H时，该加扰数SCN通过测试周期信号TCY由触发器467闩锁。通过该加扰数SCN的闩锁，就不需要在每一个测试矢量地址上设定加扰数SCN。
再有，数据扰码器466的输出端4连接于触发器468的输入端D，其时钟输入端C被供给测试周期信号TCY。寄存器组C465的输出MRC(由图18(v)表示)，从触发器468的输出端Q输出。
选择器473设有输入端A、B、C和输出端F，以及控制输入端S*。在输入端A输入数据扰码器471的输出，在输入端B输入数据扰码器472的输出，并在输入端C输入来自寄存器组C465的寄存器输出MRC。在选择器473的控制输入端S*，输入存储在PG部60的存储区域612的A/B/C寄存器切换数据RSD，基于该数据选择器473选择输入A、B、C中的任意一个，同时向输出端F输出测试模式信号TPS。
如前所述，图9(a)的BOST控制部40的电路，由0-N通道等多个通道构成，图9(a)表示其中的一个通道。通道0-N分别与DUT10的存储器的多条X向线对应。也就是说，从与作为DUT10的半导体存储器的各X向线对应的各通道，多个测试模式信号TPS被同时并行输出。各测试模式信号TPS，在各通道的WF部80被转换成测试输入模式信号TIP，各X向线的测试输入模式信号TIP被并行地供给DUT10。测试输入/判定模式信号JPS，被从各通道的PG部60的存储区域611供给各通道的输出判定部85，与从DUT10向每个通道输出的测试输出模式信号TOP进行比较，并在每个通道设置的差错信息存储部90内存入错误发生时的测试地址信号MAD。
参照图11，就实施例2-2的程序计数器410A进行详细说明。该程序计数器410A类似于图4(a)的程序计数器410，但在该程序计数器410的基础上还设置了选择器426、控制电路427。其它的结构，与图4所示的程序计数器410相同。
选择器426设置在加法器414和选择器411的输入端A1之间。该选择器426设有与加法器414的OUT端子连接的输入端A和接收来自PG部60的存储区域613的测试矢量地址控制数据TBAD的输入端B；并基于给控制端子S的寄存器组A、B比较一致信号CCA、CCB(由图14、图16、图18的图(s)表示)，选择它们的输入A、B。
控制电路427设有：OR电路428和AND电路429a、429b、429c，以及解码器429d。解码器429d对测试矢量地址控制代码TBAC所包含的控制信号S3-S4进行解码，并在其端子1至4输出。AND电路429a的一个输入端，与解码器429d的端子1连接，其另一输入端上被供给寄存器组A430的位比较器A456的位比较输出CCA。AND电路429b的一个输入端，与解码器429d的端子2连接，其另一输入端上被供给寄存器组B的位比较器B456的位比较输出CCB。AND电路429c为三输入AND电路，在其一个输入端上被供给位比较输出CCA，其另一输入端被提供位比较输出CCB，其第三个输入端与解码器429d的端子3连接。OR电路428，被供给AND电路429a、429b、429c的输出，并被提供解码器429d的端子0的输出。OR电路428的输出(反相输出)，成为寄存器组A、B比较一致信号CCS。在供给控制端子S的寄存器组A、B比较一致信号CCS成为低电平L时，选择器426把加到输入端B的测试矢量地址控制数据TBAD提供给选择器411的输入端A1。
图12是表示，在实施例2-2中用通常方式NOP产生测试矢量地址TBA，并用立即输入和寄存器间传送的组合来产生主寄存器A440和主寄存器B440的输出时的动作时序图。
图12中，图(a)表示初始值寄存器413的输出INR，图(b)表示加法器414的加法器输出ADO，图(c)表示转移目的地址JAD，图(f)表示测试矢量地址初始设定触发TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号TCY，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC，图(n)表示算法数据发生寄存器控制代码ADRC，图(o)表示算法数据发生寄存器控制数据ADRD，图(p)表示有效位寄存器A452和B452的输出EBA和EBB，图(r1)表示主寄存器A440的输出MRA，图(r2)表示主寄存器B440的输出MRB。
在图12中，相对于测试矢量地址TBA的地址值N、N+1、N+2、N+3，测试矢量地址控制代码TBAC和算法数据发生控制代码ADRC如图13设定。
在图13中，NOP意味着通常方式，代码设为0x1。另外，STOP意味着停止方式，代码设为0x6。
测试矢量地址TBA为N时，测试矢量地址控制代码TBAC成为意味着通常方式NOP的0x1，在初始值寄存器413设定初始值同时，算法数据发生控制代码ADRC成为EA＝0xFF、EB＝0xFF。EA＝0xFF意味着将有效位寄存器A452在其上下的各4位分别设定1111。测试矢量地址TBA为N时，算法数据发生寄存器控制数据ADRD为0xFF，该数据ADRD被设于寄存器组A430的有效位寄存器A452，有效位寄存器A452也设定在0xFF。同样地，EB＝0xFF意味着有效位寄存器B452设定在0xFF，寄存器组B460的有效位寄存器B452也设定在0xFF。其结果，主寄存器A440、B440的位0～7成为有效位。
测试矢量地址TBA为N+1时，测试矢量地址控制代码TBAC为指示通常方式NOP的0x1，算法数据发生寄存器控制代码ADRC成为MA＝0x00、MB＝0xFF，相对于主寄存器A440，算法数据发生寄存器控制数据ADRD变成0x00；相对于主寄存器B460，算法数据发生寄存器控制数据ADRD变成0xFF。结果，主寄存器A440的输出MRA成为0x00，同时主寄存器A440的上下各4位均成为0000。主寄存器B440的输出MRB成为0xFF，主寄存器B440的上下各4位均成为1111。
测试矢量地址TBA为N+2时，测试矢量地址控制代码TBAC为意味着通常方式NOP的0x1，算法数据发生寄存器控制代码ADRC成为MA＝MB(MB→MA传送)、MB＝MA(MA→MB传送)，主寄存器A440的输出MRA成为0xFF，主寄存器B440的输出MRB成为0x00。
测试矢量地址TBA为N+2时，测试矢量地址控制代码TBAC成为意味着停止STOP的0x6，从而停止动作。
图14是表示，用通常方式、寄存器比较的组合来产生测试矢量地址TBA，并用寄存器立即输入、寄存器运算的组合来产生主寄存器A440、B440的输出时的动作时序图。在该图14的动作中，相对于测试矢量地址TBA的地址值N、N+1、N+2、N+3、N+4、N+5，测试矢量地址控制代码TBAC和算法数据发生寄存器控制代码ADRC如图15所示加以设定。在图15中所示的测试矢量地址控制代码TBAC的[MAB/CAB N+3]，意味着转移到指定转移目的地址N+3，直到主寄存器A440、B440的输出值分别与比较寄存器A451、B451的输出值一致，如为一致则进到下一个测试矢量地址。
在图14中，图(a)表示初始值寄存器413的输出INR，图(b)表示加法器414的加法运算输出ADO，图(c)表示转移目的地址JAD，图(f)表示测试矢量地址初始设定触发TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号TCY，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC，图(n)表示算法数据发生寄存器控制代码ADRC，图(o)表示算法数据发生寄存器控制数据ADRD，图(p)表示有效位寄存器A452、B452的输出EBA、EBB，图(q)表示比较寄存器A451、B451的输出CRA、CRB，图(r)表示主寄存器A440、B440的输出MRA、MRB，图(s)表示寄存器组A、B的比较一致信号CCA、CCB。
测试矢量地址TBA为N时，算法数据发生寄存器控制代码ADRC成为EA＝0xFF、EB＝0xFF，在有效位寄存器A452、B452上进行与图12的场合相同的初始设定。
测试矢量地址TBA为N+1时，算法数据发生寄存器控制代码ADRC成为CA＝0xFF、CB＝0xFF。这意味着在比较寄存器A451、B451上设定0xFF，算法数据发生寄存器控制数据ADRD的立即值被输入到比较寄存器A451、B451，0xFF被输入到比较寄存器A451、B451。
如测试矢量地址TBA为N+2，算法数据发生寄存器控制代码ADRC就成为MA＝0x00、MB＝0x00。这意味着在主寄存器A440、B440上设定0x00，算法数据发生寄存器控制数据ADRD的立即值被输入到主寄存器A440、B440，在主寄存器A440、B440上设定0x00。
如果测试矢量地址TBA为N+3，算法数据发生寄存器控制代码ADRC就成为MA＝MA+1、MB＝MB+1。这意味着在前一周期的主寄存器A440、B440的输出值上加1，并将其结果设定在主寄存器A440、B440上，主寄存器A440、B440的输出MRA、MRB成为0x01。
如果测试矢量地址TBA为N+4，就成为MAB/CAB N+3的动作，这意味着测试矢量地址TBA转移到指定转移目的地址N+3，直到主寄存器A440、B440的输出值与比较寄存器A451、B451的输出值一致，测试矢量地址TBA再次转移到N+3。另外，算法数据发生寄存器控制代码ADRC成为MA＝MA+1、MB＝MB+1。这意味着在前一周期的主寄存器A440、B440的输出值上加1，并将其结果设定于主寄存器A440、B440，主寄存器A440、B440的输出MRA、MRB成为0x02。
重复该动作，直到主寄存器A440、B440的输出MRA、MRB成为比较寄存器A451、B451的输出0xFF。如主寄存器A440、B440的输出MRA、MRB与比较寄存器A451、B451的输出一致，就从位比较器456上产生比较一致信号CCA、CCB，并在主寄存器A440、B440的输出0xFF上加1。如果在主寄存器A440、B440的输出0xFF加上1，则主寄存器A440、B440的输出MRA、MRB就成为0x100，但是，由于有效位寄存器A452、B452的输出EBA、EBB被设定在0xFF，因此，主寄存器A440、B440的输出MRA、MRB返回至0x00。
这样，如图14所示，主寄存器A440、B440的输出MRA、MRB，基于寄存器立即输入和寄存器运算的组合而产生，从0x00变化到0xFF。
图16是表示用通常方式和寄存器比较的组合来产生测试矢量地址TBA，并用寄存器立即输入和寄存器连接运算的组合来产生主寄存器A440、B440的输出MRA、MRB时的动作时序图。在该图16的动作中，相对于测试矢量地址TBA的地址值N、N+1、N+2、N+3、N+4，如图17所示设定测试矢量地址控制代码TBAC和算法数据发生寄存器控制代码ADRC。在图17中，与测试矢量地址TBA的地址值N+3对应的测试矢量地址控制代码TBAC的代码[MAB/CAB N+3]意味着：测试矢量地址TBA转移到指定转移目的地址N+3，直到主寄存器A440、B440的输出值分别与比较寄存器A451、B451的输出值一致，如果一致则进入到下一个测试矢量地址。在该图16中，测试矢量地址TBA成为N+3时，发生MAB/CAB N+3的动作，测试矢量地址TBA重复N+3。
在图16中，图(a)表示初始值寄存器413的输出INR，图(b)表示加法器414的加法运算输出ADO，图(c)表示转移目的地址JAD，图(f)表示测试矢量地址初始设定触发TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号TCY，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC，图(n)表示算法数据发生寄存器控制代码ADRC，图(o)表示算法数据发生寄存器控制数据ADRD，图(p)表示有效位寄存器A452、B452的输出EBA、EBB，图(q)表示比较寄存器A451、B451的输出CRA、CRB，图(r1)表示主寄存器A440的输出MRA，图(r2)表示主寄存器B440的输出MRB，在图(t)表示寄存器组A的A+B加法器422的进位输出AAC，图(s)表示寄存器组A、B的比较一致信号CCA、CCB。
测试矢量地址TBA为N、N+1、N+2时的动作与图13中所示的动作相同。测试矢量地址TBA成为N+3时，与MAB/CAB N+3的动作一起，算法数据发生寄存器控制代码ADRC指示MA＝MA+1、LMB+1。MA＝MA+1意味着在前一周期的主寄存器A440的输出值上加1，并每当测试矢量地址TBA变成N+3，主寄存器A440在其输出上加1。LMB+1意味着，在主寄存器A440的A+B加法器442产生进位输出AAC时，在主寄存器B440上加1。因此，在测试矢量地址TBA重复N+3时，主寄存器B440进行重复前一周期的输出的连接运算，每当主寄存器A440的输出成为0xFF时产生进位输出AAC时，在主寄存器B440的输出上加1。
该动作一直进行，直到主寄存器A440的输出MRA成为0xFF，并且主寄存器B440的输出MRB也成为0xFF。如果主寄存器A440、B440的输出MRA、MRB均成为0xFF，那么由于来自寄存器组A、B的位比较器456的输出CCA、CCB，主寄存器A440、B440的输出MRA、MRB均返回至0x00。
图18是表示，用通常方式和寄存器比较的组合来产生测试矢量地址TBA，并用寄存器立即输入和寄存器运算的组合来产生主寄存器A440、B440的输出MRA、MRB时的动作时序图。在该图18的动作中，相对于测试矢量地址TBA的地址值N、N+1、N+2、N+3、N+4、N+5，如图19所示设定测试矢量地址控制代码TBAC和算法数据发生寄存器控制代码ADRC。在图19中，与测试矢量地址TBA的地址值N+4对应的测试矢量地址控制代码TBAC的代码[MAB/CAB N+3]意味着，转移到指定转移目的地址N+3，直到主寄存器A440、B440的输出值分别与比较寄存器A451、B451的输出值一致；如果成为一致则进到下一测试矢量地址。在图18中，测试矢量地址TBA成为N+4时，发生[MAB/CAB N+3]的动作，测试矢量地址TBA重复返回至N+3的动作。
在图18中，图(a)表示初始值寄存器413的输出INR，图(b)表示加法器414的加法运算输出ADO，图(c)表示转移目的地址JAD，图(f)表示测试矢量地址初始设定触发TBAIT，图(g)表示测定开始信号MST，图(h)表示测试周期信号TCY，图(i)表示测试矢量地址TBA，图(j)表示测试矢量地址控制代码TBAC，图(n)表示算法数据发生寄存器控制代码ADRC，图(o)表示算法数据发生寄存器控制数据ADRD，图(p)表示有效位寄存器A452、B452的输出EBA、EBB，图(q)表示比较寄存器A451、B451的输出CRA、CRB，图(r)表示主寄存器A440、B440的输出MRA、MRB，图(v)表示主寄存器C466的输出MRC，图(s)表示寄存器组A、B的比较一致信号CCA、CCB。
测试矢量地址TBA为N时，算法数据发生寄存器控制代码ADRC被设为EA＝0xFF、EB＝0xFF、MC＝0x00。也就是说，有效位寄存器A452、B452设定在0xFF，主寄存器C465设定在0x00。在主寄存器C465中，加扰数SCN设定为0x00，主寄存器C465用加扰数0x00的数据算法产生输出MRC。如果测试矢量地址TBA成为N+1，算法数据发生寄存器控制代码ADRC就成为CA＝0xFF、CB＝0xFF，比较寄存器A451、B451上均设定为0xFF。如果测试矢量地址TBA成为N+2，算法数据发生寄存器控制代码ADRC成为MA＝0x00、MB＝0x00，主寄存器A440、B440上设定为0x00。如果测试矢量地址TBA成为N+3，算法数据发生寄存器控制代码ADRC就成为MA＝MA+1、MB＝MB+1，在前一周期的主寄存器A440、B440的输出值上分别加1，主寄存器A440、B440的输出MRA、MRB均成为0x01。
如测试矢量地址TBA成为N+4，则测试矢量地址控制代码TBAC成为0018，通过MAB/CAB N+3的动作来形成使测试矢量地址TBA返回至N+3的指示，同时算法数据发生寄存器控制代码ADRC变成MA＝MA+1、MB＝MB+1，在主寄存器A440、B440的输出上再加1。如测试矢量地址TBA返回至N+3，则算法数据发生寄存器控制代码ADRC就变成MA＝MA+1、MB＝MB+1，在前一周期的主寄存器A440、B440的输出值上分别加1，主寄存器A440、B440的输出MRA、MRB均依次地增加到0xFF。如主寄存器A440、B440的输出MRA、MRB成为0xFF，则通过位比较器456的输出CCA、CCB，主寄存器A440、B440的输出MRA、MRB返回至0x00。
在图18所示的动作中，能够以不同的测试模式信号将转移目的地址模式共用化，因此，可减少测试矢量数。
在本实施例2-2中，能够得到与实施例1相同的效果，此外还能基于算法数据发生用寄存器控制代码ADRC和算法数据发生用寄存器控制数据RDRD来产生算法的测试模式信号TPS，从而，可减少测试矢量数，并能产生多种测试模式数据并执行多种功能测试。另外，借助于多通道结构，能够在各通道0～N中并行产生测试模式信号TPS，并能够并行地提供多个例如分别与X向线对应的测试模式信号TPS，从而能够对例如DUT10所包含的数字电路，特别是存储电路，进行有效的测试。
实施例2-3
本实施例2-3涉及设有将并行发生的测试模式信号TPS转换成串行测试模式信号的并串行转换器475的、本发明的半导体集成电路的测试装置。图20表示本实施例2-3的BOST控制部40的结构，图21表示该BOST控制部40所使用的并串行转换器的详细结构，图22表示该并串行转换器的动作时序图。
在本实施例2-3中，设有并串行转换器475和测试模式发生器619。并串行转换器475为BOST控制部40所包含，测试模式发生器619为PG部60所包含。并串行转换器475在输入侧设有多个输入端子IN1至INN，在输出侧设有多个输出端子OUT1至OUTN。测试模式发生器619是多通道结构，在多个通道CH(1)至CH(N)上同时地并行产生测试模式数据TPD。这些并行的测试模式数据，特别用符号P-TPD表示。并串行转换器475具有这样的功能：将这些来自通道CH(1)至CH(N)的并行测试模式数据P-TPD转换成串行测试模式数据S-TPD，并在各输出端子OUT1至OUTN输出。但是，并串行转换器475也可以将并行测试模式数据P-TPD原封不动地加以输出。
如图21所示，并串行转换器475是多通道结构，即包括多个通道CH1至CHN。在这些通道CH1至CHN上各自形成输入端子IN1至INN，并形成输出端子OUT1至OUTN。在并串行转换器475的通道CH1至CHN-1上，分别连接选择器476和触发器477。在并串行转换器475的通道CHN上，只连接触发器477。选择器476设有输入端A、B和控制端子S，以及输出F。在通道CH1至CHN-1上设置的各选择器476的输入端A上，分别与输入端子IN1至INN-1连接。而各选择器476的输入端B，分别与在下一个通道CH2至CHN设置的触发器477的输出端Q连接。
通道CH1至CHN的各触发器477的输出F，分别与输出端子OUT1至OUTN连接。这些触发器477的时钟输入端上，被供给测试周期信号TCY。
并串行转换器475还包含SR触发器478。该SR触发器478包括置位输入端S和复位输入端R，其输出端O与各选择器476的控制端子S连接。在该SR触发器478中，如置位输入端S由于转换ON信号CON而成为高电平H，那么其输出O就成为高电平H，将各选择器476的输入端B与输出端F连接。如果SR触发器478的复位输入R由于转换OFF信号COF而成为高电平H，其输出O就变成低电平L，各选择器476进行切换，以将输入A供给输出F。
图22(e)表示转换OFF信号COF，图22(f)表示转换ON信号CON。在SR触发器478接收转换OFF信号COF，各选择器476的输入端A与输出端F连接的状态下，并串行转换器475的各输出端子OUT1至OUTN上，输出图22(a)(b)(c)(d)中所示的并行的测试模式数据P-TDP。该并行的测试模式数据P-TDP，在第一测试周期TA(TA＝N×TCY)，供给输入端子IN1至INN的测试模式数据DA(1)、...、DA(N-2)、DA(N-1)、DA(N)被原封不动地并行输出。并在与测试周期TA连续的第二测试周期TB(TB＝N×TCY)，原封不动地并行输出测试模式数据DB(1)、...、DB(N-2)、DB(N-1)、DB(N)。
如转换ON信号CON成为高电平H，各选择器476的输入端B与输出端F连接，出现图22(g)所示的串行的测试模式数据S-TPD。如图22(g)所示，在该串行的测试模式数据S-TPD中，与图22(h)中所示的测试周期信号TCY同步地，输出端子OUT1至OUTN的输出被依次切换。图22(g)例示了出现在输出端子OUT1的串行的测试模式数据TPDS，其中，在第一测试周期TA，测试数据DA(1)、DA(2)、...、DA(N-1)、DA(N)与测试周期信号TCY同步地，依次串行地输出。同样地，在第二测试周期TB，测试数据DB(1)、DB(2)、...、DB(N-1)、DB(N)被依次输出。
依据本实施例2-3，能够得到与实施例1相同的效果，此外，由于BOST控制部40设有并串行转换器475，因此，能够将并行测试模式数据转换成串行测试模式数据进行输出，而不需要在TPM部50装入用于产生串行的模式数据的测试模式数据。另外，PG部60可以因此减少所需的其存储容量，同时能够进行基于串行的测试模式数据的功能测试，不获取特别的测试模式数据，也能执行可相适应的功能测试项目。
实施例2-4
实施例2-4是对实施例2-1、实施例2-2、实施例2-3加以组合的、本发明的半导体集成电路的测试装置的实施例。图23表示本实施例2-4的结构。本实施例2-4设有：PG部60，程序计数器410或410A，寄存器组430、460、465，数据扰码器471、472，选择器480，以及并串行转换器475。PG部60如实施例2-2那样构成，程序计数器410、410A如实施例2-1、2-2那样构成。寄存器组430、460、465和数据扰码器471、472如实施例2-2那样构成。并串行转换器475如实施例2-3那样构成。
选择器480具有多个通道构成的N通道结构，并对各个通道加以配置。选择器480用来自PG部60的控制信号S，切换与PG部60连接的输入端A和与数据扰码器471、472连接的输入端B。并串行转换器475将来自选择器480的并行的测试模式数据P-TPD，按需要转换成串行的测试模式数据S-TPD。
在本实施例2-4中，能够取得与实施例1相同的效果，此外还能够产生多种测试模式数据，并容易适应对数字电路的多种功能测试。
实施例2-5
本实施例2-5具有由处理器PRS将图23中所示的各电路加以集中的结构。图24表示本实施例2-5的结构。处理器PRS汇总了如下各部件的功能：图23所示的PG部60，TG部70，程序计数器410、410A，寄存器组430、460、465，数据扰码器471、472，选择器480，以及并串行转换器475。该处理器PRS由CPU、DSP等构成。
在本实施例2-5中，能够得到与实施例2-4相同的效果，同时能进一步简化BOST装置20。
实施例2-6
本实施例2-6中，本发明的半导体集成电路的测试装置扩展了TG部70的功能，并作了改良使定时条件可变。图25表示根据本实施例2-6的测试装置的整体结构，图26表示其BOST控制部40和TG部70，WF部80和输出判定部85，以及DUT-BOST I/F部95的详细的结构。图27是本实施例2-6的动作时序图。
在图25中，对本实施例2-6的整体结构进行说明，但其整体结构与图1中所示的实施例1的整体结构很相似。在本实施例2-6的整体结构中，TG部70在提供测试周期信号TCY、选通信号STB以外，还对BOST控制部40提供置位时钟信号SCLK和复位时钟信号RCLK。置位时钟信号SCLK和复位时钟信号RCLK，取代实施例1的时钟信号CLK而产生。其它的结构与图1相同，相同的部分用相同的符号表示，省略其说明。
图26的详细电路，也与图2的详细电路相似。在该详细电路中，TG部70设有测试周期信号发生电路700A、置位时钟信号发生电路710A、复位时钟信号发生电路710B以及选通信号发生电路715A，这些信号发生电路700A、710A、710B、715A的结构与图2的详细电路的不同。此外，除了存储地址计数器401、402，BOST控制部40还设有开始触发发生电路403。其它的结构与图2的详细电路相同，相同的部分用相同的符号表示，省略其说明。
图26所示的测试周期信号发生电路700A设有：定时数据存储器720、一对触发器721和722、一对延迟电路723和724、一对OR电路725和726以及OR电路727。定时数据存储器720从PG部60接收定时组信号TGS。该定时组信号TGS由从TPM部50下载到PG部60的测试模式数据TPD形成。该定时组信号TGS将定时可变功能给予测试周期信号TCY。定时数据存储器720发生图27(b)所示的定时数据信号TDS。该定时数据信号TDS基于存储地址计数器402提供给PG部60的存储地址信号(由图27的图(a)表示)，从定时数据存储器720读出。
触发器721、722分别设有：接收定时数据信号TDS的输入端D和与延迟电路723、724连接的输出端Q，以及时钟输入端C。延迟电路723、724设有in端子和Out端子以及控制输入端S，触发器721、722的输出端Q分别与延迟电路723、724的控制输入端S连接。延迟电路723、724的Out端子与OR电路727的各输入端连接，该OR电路727的输出成为测试周期信号TCY。OR电路725是仅有一个输入端的OR电路，该输入端与延迟电路724的Out端子连接，OR电路725的输出端与延迟电路723的in端子连接。OR电路726有两个输入端，在其中一个输入端上，接收来自开始触发发生电路403的开始触发信号STS，而其另外一个输入端与延迟电路723的Out端子连接。
测试周期信号发生电路700A接收开始触发信号STS而进行动作，并且，在延迟电路723、724的延迟时间后，产生测试周期信号TCY。该延迟时间可通过来自定时数据存储器720的定时数据信号TDS加以改变。测试周期信号TCY除了提供给存储地址计数器401之外，还提供给置位时钟信号发生电路710A、复位时钟信号发生电路710B及选通信号发生电路715A。
置位时钟信号发生电路710A、复位时钟信号发生电路710B及选通信号发生电路715A，具有与测试周期信号发生电路700A相同的结构，它们分别设有：定时数据存储器720，一对触发器721、722，一对延迟电路723、724，以及OR电路725、726、727。
置位时钟信号发生电路710A接收测试周期信号TCY而动作，在延迟电路723、724的延迟时间之后，产生置位时钟信号SCLK。该置位时钟信号SCLK在图27(d)中表示，它具有相对于测试周期信号TCY的延迟时间tsc0、tsc1、...、tsc6。这些延迟时间，在测试周期信号TCY的各周期中可以改变，这些各周期的延迟时间tsc0、tsc1、...、tsc6，可由在置位时钟信号发生电路710A的内装的定时数据存储器720加以调整。该定时数据存储器720，被供给定时组信号TGS。
复位时钟信号发生电路710B接收测试周期信号TCY而动作，在延迟电路723、724的延迟时间之后，产生复位时钟信号RCLK。该复位时钟信号RCLK在图27(e)中表示，它具有相对于测试周期信号TCY的延迟时间trc0、trc1、...、trc6。这些延迟时间，在测试周期信号TCY的各周期中可以改变，这些各周期的延迟时间trc0、trc1、...、trc6，可由在复位时钟信号发生电路710B的内装的定时数据存储器720加以调整。该定时数据存储器720，被供给定时组信号TGS。
同样地，选通信号发生电路715A接收测试周期信号TCY而动作，并且，在延迟电路723、724的延迟时间之后，产生选通信号STB。该选通信号STB在图27(f)中表示，它具有相对于测试周期信号TCY的延迟时间tst0、tst1、...、tst6。这些延迟时间，在测试周期信号TCY的各周期中可以改变，这些各周期的延迟时间tst0、tst1、...、tst6，可由在选通信号发生电路715A的内装的定时数据存储器720加以调整。该定时数据存储器720，被供给定时组信号TGS。
在图27所示的实施例2-6的动作时序图中，图(i)所示的测试输出模式信号TOP在图27(h)所示的测试模式信号TPS为1时，响应置位时钟信号SCLK成为高电平H，响应复位时钟信号RCLK成为低电平L。另外，该测试输出模式信号TOP在测试模式信号TPS为0时，即使存在置位时钟信号SCLK也维持在低电平L。该测试输出模式信号TOP的定时，可通过将置位时钟信号SCLK和复位时钟信号RCLK的定时设为可变而成为可变。对测试输入模式信号TIP来说也同样。另外，在图27(g)所示的测试输入/判定模式信号JPS为判定状态时，输出判定电路85通过选通信号STB实施判定，该选通信号STB的定时也可以改变。
这样，在实施例2-6中，可以改变测试输入模式信号TIP和测试输出模式信号TOP的定时，也可以改变输出判定用的选通信号STB的定时，因此，能够适应对数字电路的多种功能测试，使得更有效的测试成为可能。
实施例2-7
本实施例2-7中，本发明的半导体集成电路的测试装置可以改变输出判定部85的测试模式信号TPS和DUT-BOST I/F部95的测试输入模式信号TIP的电压电平。图28详细地表示了本实施例2-7的输出判定部85和DUT-BOST I/F部95。
首先，DUT-BOST I/F部95设有：驱动器965、高电平侧电压发生器966、低电平侧电压发生器967、输入输出切换开关968、判定用高电平侧比较器969、判定用低电平侧比较器970、判定用高电平侧电压发生器971与判定用低电平侧电压发生器972。高电平侧电压发生器966、低电平侧电压发生器967、判定用高电平侧电压发生器971与判定用低电平侧电压发生器972，分别由数模转换器(DAC)构成。
驱动器965设有IN端子和OUT端子及Vh端子和Vl端子。该驱动器965的IN端子，被供给来自WF部80的测试输入模式信号TIP，其VH端子被供给来自高电平侧电压发生器966的高电平电压VH，其Vl端子被供给来自低电平侧电压发生器967的低电平电压VL。驱动器965的OUT端子与输入输出切换开关968连接。高电平侧电压发生器966能够在作了电压改变后提供高电平电压VH，低电平侧电压发生器967能够在作了电压改变后提供低电平电压VL。因此，在驱动器965的OUT端子上，能够改变测试输入模式信号TIP的高电平电压VH和低电平电压Vl，该测试输入模式信号TIP经由输入输出切换开关968供给DUT10。输入输出切换开关968在向DUT10提供测试输入模式信号TIP时导通，在输出判定部80用测试模式信号TPS对测试输出模式信号TOP进行判定时断开。
判定用高电平侧比较器969设有“+”输入端、“-”输入端及OUT端子，对“+”输入和“-”输入进行反相比较。该比较器969的“+”输入端，被供给来自判定用高电平侧电压发生器971的判定用高电平电压VOH；其“-”输入端与输入输出切换开关968的输出侧连接，被供给VIN即测试输出模式信号TOP或由输入输出切换开关968输出的测试输入模式信号TIP。判定用低电平侧比较器970也设有“+”输入端、“-”输入端以及OUT端子，对“+”输入和“-”输入进行非反相比较。该比较器970的“+”输入端，被供给VIN即测试输出模式信号TOP或由输入输出切换开关968输出的测试输入模式信号TIP；其“-”输入端，被供给来自判定用低电平侧电压发生器972的判定用低电平电压VOL。
判定用高电平侧比较器969对VIN比VOH高还是低进行检测，如果VIN＞VOH就判断为正常，其输出变成低电平L，如果VIN＜VOH就判断为错误，其输出变成高电平H。并且，判定用低电平侧比较器970对VIN比VOL低还是高进行检测，如果VIN＜VOL就判断为正常，其输出变成低电平L，如果VIN＞VOL就判断为错误，其输出变成高电平H。
输出判定部85设有：三个AND电路860、861、862，NAND电路863，触发器864，以及解码器电路865。NAND电路863在其两个输入端子接收比较器969、970的输出。AND电路860、861分别有三个输入端子。AND电路862有两个输入端子。AND电路860的一个输入端与判定用低电平侧比较器970的OUT端子连接，其另一个输入端被供给判定模式信号TPS。AND电路861的一个输入端与判定用高电平侧比较器969的OUT端子连接，其另一个输入端被供给测试模式信号TPS。NAND电路863的两个输入端，分别与判定用高电平侧比较器969的OUT端子和判定用低电平侧比较器970的OUT端子连接，该NAND电路863的输出端与AND电路862的一个输入端连接。触发器864设有：与AND电路860、861、862的各输出端子连接的三个输入端D1、D2、D3和与它们对应的三个输出端Q1、Q2、Q3。输出端Q1输出高电平侧差错数据信号HES，输出端Q2输出低电平侧差错数据信号LES，输出端Q3输出高低电平间差错数据信号HLES。
解码器电路865设有输出端A0、A1、B0，并接收来自PG部60的输入输出切换控制信号S0-S2。输出端A0与AND电路860的又一输入端连接，输出端A0还与AND电路861的又一输入端连接，且输出端A1与AND电路862的另一输入端连接。通过这些输出端A0、A1，控制AND电路860、861、862的动作状态，并通过输出端B0对输入输出切换开关968进行切换。解码器电路865的输出A0、A1、B0，按照控制信号S0-S2而成为如下。
首先，如S0＝0、S1＝0、S2＝0，则输出变成A0＝L、输出A1＝L、B0＝H。也就是说，输出A0、A1同时变成低电平L，AND电路860、861、862的判定被停止。输出B0成为高电平H，因此，输入输出切换开关968导通，测试输入模式信号TIP提供给DUT10。
在S0＝1、S1＝0、S2＝0时，输出变成A0＝H、A1＝L、B0＝L。也就是说，通过输出A0变成高电平H，进行AND电路860、861的判定，即进行比较器969、970的输出和测试模式信号TPS的判定。换言之，测试模式信号TPS为高电平H时，进行比较器969、970输出的判定，如果比较器969的输出为高电平H，则高电平侧差错数据信号HES变成高电平H；如果比较器970的输出为高电平H，则低电平侧差错数据信号LES就变成高电平H。由于输出A1为低电平L，因此，AND电路862的判定被停止。由于输出B0为低电平L，因此，输入输出切换开关968断开，比较器969、970获得来自DUT10的测试输出模式信号TOP。
在S0＝0、S1＝1、S2＝0时，输出变成A0＝L、A1＝H、B0＝L。此时，AND电路860、861的判定被停止，AND电路862的判定被执行。该AND电路862的判定是对测试模式信号TPS和测试输出模式信号TOP在高电平侧还是在低电平侧的判定，如果存在错误，高低电平间差错数据信号HLES就变成高电平。输出B0为低电平L，输入输出切换开关968断开，来自DUT10的测试输出模式信号TOP被比较器969、970获取。
在S0＝1、S1＝1、S2＝0时，输出变成A0＝H、A1＝L、B0＝H。此时，AND电路860、861的判定被执行，但由于输入输出切换开关968导通，因此，测试输入模式信号TIP被比较器969、970获取，结果，驱动器965被自判定。
在S0＝1、S1＝1、S2＝1时，输出变成A0＝L、A1＝H、B0＝H。此时，AND电路860、861的判定被停止，AND电路862的判定被执行，但由于输入输出切换开关968导通，因此，测试输入模式信号TIP被比较器969、970获取，结果，驱动器965被自判定。
依据本实施例2-7，能够取得与实施例1相同的效果，而且可以改变测试输入模式信号TIP的电压电平，以及对测试输出模式信号TOP的判定用电压电平，因此，能够在测试时改变电压电平，有效地执行对数字电路的多种功能测试。
实施例2-8
本实施例2-8中，为与实施例2-7对应地采用高电平侧差错数据信号HES、低电平侧差错数据信号LES以及高低电平间差错数据信号HLES而作了改进的、本发明的半导体集成电路的测试装置。图29表示本实施例2-8的输出判定部85和差错信息存储部90的结构。
本实施例2-8中，如图29所示，BOST装置20的输出判定部85还设有OR电路866。该OR电路866有三个输入端，而这三个输入端分别与触发器864的输出端Q1、Q2、Q3连接。该OR电路866的输出端与脉冲发生电路854连接，该脉冲发生电路854的输出端，经由倒相电路855与差错信息存储部90的写入端子WR连接。来自触发器864的输出端Q1、Q2、Q3的高电平侧差错数据信号HES、低电平侧差错数据信号LES、高低电平间差错数据信号HLES，提供给差错信息存储部90的DATA端子。
依据本实施例2-8，每当高电平侧差错数据信号HES、低电平侧差错数据信号LES以及高低电平间差错数据信号HLES成为高电平H时，脉冲发生电路854就产生存储器写入信号MWR，该信号MWR经由倒相电路855提供给写入端子WR；因此，每当高电平侧差错数据信号HES、低电平侧差错数据信号LES以及高低电平间差错数据信号HLES变成高电平H时，这些差错数据就与存储地址信号MAD一起存入差错信息存储部90。CPU部33读出该差错信息存储部90的存储信息，并进行DUT10的错误分析。
在本实施例2-8中，能够取得与实施例1相同的效果，而且，通过存储高电平侧差错数据信号HES、低电平侧差错数据信号LES以及高低电平间差错数据信号HLES，能够使差错信息得以充实，能够提高错误分析能力，并能充实其逻辑分析器的功能。
接着，就实施例3-1至3-6进行说明，它们涉及在BOST装置20上组合了PC卡等可插拔存储媒体的、本发明的半导体集成电路的测试装置。这些实施例3-1至3-6是，在具备实施例1的功能以外，分别附加后面说明的结构、功能来构成。这些实施例3-1至3-6，也被用于本发明的半导体集成电路的制造方法所包含的测试工序中。
实施例3-1
图30表示在TPM部50上组合可插拔存储媒体的实施例3-1。图30(a)表示采用这种组合形式的BOST装置20的一个实施例，图30(b)表示关于被组合的存储媒体的其它实施例，图30(c)表示关于增设了用来组合存储媒体的电路板的BOST装置20的其它实施例，还有，图30(d)表示采用存储媒体组合方式的BOST装置20的其它实施例。
在本实施例3-1中，在图11、图12所示的实施例1-7上组合可插拔的存储媒体。在图30(a)的实施例中，形成在图11、12所示的电路板215上组合可插拔存储媒体230的BOST组合210K。作为该可插拔存储媒体230，可使用PC卡ATA规格的PC卡、小型闪卡(注册商标)存储器、智能媒体卡、小型卡、多媒体卡、存储棒等接口规格被标准化的可插拔的存储媒体。在图30(a)所示的BOST组合210K中，在电路板215的一面安装设有卡插入槽的保持构件231。在该保持构件231上使用作为存储媒体230的PC卡，并保证可插拔性。该PC卡形成的存储媒体230，构成BOST装置20的TPM部50的存储器。该PC卡形成的存储媒体230，可以自行构成TPM部50的整个存储器；但也可以采用另一种方式，就是电路板215上装有TPM部50的半导体存储器，然后加上由该PC卡形成的存储媒体230来使TPM部50的存储容量增大。一般来说，PC卡工作速度低，但它是一种小型且大容量的存储媒体，因此，特别适合于用作构成本发明的BOST装置20的TPM部50的存储器。
在图30(a)所示的BOST组合210K中，由PC卡形成的存储媒体230直接插入于保持构件231，但如图30(b)所示，也可以采用这样的结构，即预先准备存储媒体230可在其上插拔的卡适配套232。在图30(b)的实施例中，卡适配套232可插拔地插入到保持构件231。在图30(b)的实施例中，作为存储媒体230，可采用小型闪卡(注册商标)存储器、智能媒体卡等。
图30(c)的实施例，采用在电路板215上设置保持构件231、同时邻接该电路板215增设电路板215A的BOST组合210L。其结果，在该图30(c)的BOST组合210L中，在五块的电路板211至215上还附加了一块增设电路板215A。例如，该增设电路板215A与电路板215平行配置，在该增设电路板215A上也设置保持构件231，并在该保持构件231插入由图30(a)所示的PC卡形成的存储媒体230或在图30(b)所示的卡适配套232。
在图30(d)的BOST组合210M中，电路板215上设置了较小尺寸的保持构件231A。在该保持构件231A，插入图30(b)中所示的小的可插拔存储媒体230。
图31是表示基于实施例3-1的BOST组合210N的侧面图。在该BOST组合210N上，增设了电路板215A、215B，并在这些增设电路板215A、215B上分别附设保持构件231，除此以外的其它结构与图11、12中所示的BOST组合210B基本相同。电路板213、214、215、215A、215B，与电路板211、212垂直配置。在电路板215A、215B上，附设分别与存储媒体230对应的连接器233。
图32表示对存储媒体230写入测试模式数据TPD时的系统结构例。在图32(a)中，在使用个人计算机终端15并在该终端15插入存储媒体230的状态下，向存储媒体230写入测试模式数据TPD。写入完毕的测试模式数据TPD的存储媒体230被插入BOST装置20的保持构件231、231A。
在图32(b)中，在BOST装置20的保持构件231、231A中插入存储媒体230的状态下，从个人计算机终端15向存储媒体230写入测试模式数据TPD。这时，经由I/F部17向存储媒体230写入测试模式数据TPD。
依据本实施例3-1，在构成BOST装置20的电路板上，可插拔地安装PC卡等存储媒体230，并用该存储媒体230构成TPM部50，因此，能够容易地增大TPM部50的存储容量，通过该存储媒体230能够存储更多的测试模式数据，从而，增强了BOST装置20的测试功能。另外，存储媒体230可以插拔，并可将该存储媒体230插入到其它终端等来存储测试模式数据，因此，能够不使用BOST装置20而容易地存储测试模式数据。
实施例3-2
本实施例3-2中，本发明的半导体集成电路的测试装置被作了改进，能够用PG部60的双端口存储器，在读出来自PG部60的测试模式信号TPS、测试输入/判定模式信号JPS的同时，下载来自TPM部50的测试模式数据TPD。在本实施例3-2中，使用可插拔的存储媒体230，特别是基于PC卡ATM规格的PC卡被作为存储媒体230使用。图33表示本实施例3-2的BOST控制部40、TPM部50以及PG部60的信号输入输出系统。另外，图34详细表示了图33所示的信号输入输出系统。
本发明中，对应于数字电路的多个测试项目的多个测试模式数据TPD被存入TMP部50，并从该多个测试模式数据中向PG部60下载与执行测试模式对应的测试模式数据。通过这种结构，能够由BOST装置20n对数字电路执行简单而有效的测试。但是，从TPM部50向PG部60下载执行测试模式数据需要时间。在本实施例3-2中，PG部60使用双端口存储器，因此，对PG部60下载执行测试模式数据能够和从PG部60读出测试模式数据TPD的动作并行地进行，从而有效减少了下载所需要的时间。
如图33所示，PG部60设有双端口存储器620。该PG部60由多个通道构成，例如，以每个通道为32千字节的16个通道即0至15通道构成。
各通道的双端口存储器620，设有两个输入输出端口621、622。输入输出端口621为左端口(L端口)，输入输出端口622为右端口(R端口)。这些左端口621、右端口622，又各自包括四个端口PO1至PO4。端口PO1为读出写入信号R/W的输入端口，端口PO2为数据信号DQ的输入输出端口，端口PO3为地址信号ADD的输入端口，端口PO4为时钟CLK的输入端口。
BOST控制部40在与PG部60之间进行信号的交换，并与构成TPM部50的存储媒体230之间进行信号的交换。在本实施例3-2中，该存储媒体230为PC卡ATA规格的PC卡230A，其信号为按PC卡ATA规格规定的信号。从BOST控制部40向PC卡230A提供的信号包括：信号A[0..10]，卡选择信号/CE1/CE2，属性区域和任务文件区域的寄存器控制信号/OE、ATASEL信号，属性区域和任务文件区域的寄存器输入信号/WE，任务文件区域的寄存器的数据输出信号IORD，任务文件区域的寄存器的数据输入信号IOWR，给任务文件区域的存取信号/REG、RESET、/RESET信号、CSEL信号。
在BOST控制部40和PC卡230A之间进行双向交换的信号包括：D[0..15]、BVD1信号、/STSCHG、/PDIAG信号、BVD2信号、/SPKR、/DASP信号。从PC卡230A向BOST控制部40提供的信号包括：RDY、/BSY信号，/IREQ、/INTRQ信号，写保护信号WP，/IOIS16信号，/INPAC信号，/WAIT信号，IORDY信号，电源电压设定信号/VS1、/VS2，以及卡检测信号/CD1、/CD2。
BOST控制部40连接到CPU部33和PC卡ATA接口17。
在图34中，详细表示了实施例3-2的BOST控制部40和CPU部33。该BOST控制部40设有：外部/内部信号切换电路480、属性存取电路和任务文件存取电路481、复位生成电路482、卡装妥检测电路483、R/W控制电路484、地址发生电路485、地址指令发生电路486、时钟电路487与中断标志控制电路488。CPU部33中有CPU330和OR电路331。
外部/内部信号切换电路480，进行BOST控制部40外部的PC卡ATA接口17和BOST控制部40的内部电路之间的切换。地址指令发生电路486与CPU330和地址发生电路485进行信号交换，向外部/内部信号切换电路480提供信号A[0..10]、A[1..10]，并向双端口存储器620的L端口的端口PO3提供信号ADD[0..14]。地址发生电路485向双端口存储器620的R端口的端口PO3提供信号A[0..14]。R/W控制电路484向双端口存储器620的R端口的端口PO1提供读出写入信号R/W。测试周期信号TCY提供给R/W控制电路484、地址发生电路485，并向双端口存储器620的R端口的端口PO4提供时钟CLK。外部/内部信号切换电路480将信号DQ[0..15]提供给双端口存储器620的R、L端口的端口PO2。
属性电路和任务文件存取电路481，分别向双端口存储器620的L端口的端口PO4、PO1提供时钟CLK、读出写入信号R/W。并且，该属性电路和任务文件存取电路481，进行与CPU330之间的信号交换，向外部/内部信号切换电路480提供信号A0、/REG、/CE1、/CE2、/OE、/WE、/IORD以及/IOWR等信号。复位生成电路482提供RESET信号。卡装妥检测电路483，被供给信号/CD1、/CD2，该卡装妥检测电路483的输出提供给中断标志控制电路488。该中断标志控制电路488，被供给RDY、/BSY信号和地址指令信号。该中断标志控制电路488的输出(反相输出)，被供给OR电路331。
构成图34所示的BOST控制部40和PG部60的双端口存储器620，装在一块电路板490上。该电路板490在通道0至15中的各个通道具有相同的结构，从各电路板490的双端口存储器620读出测试模式数据TPD。
图35所示的流程图表示：依据实施例3-2，从TMP部50向PG部60传送测试模式数据TPD，在PG部60产生测试模式信号TPS和测试输入/判定模式信号JPS，并进行DUT10测试的基本顺序。
该图35的流程图从开始到结束包括13个步骤S10至S22。这些步骤S10至S22均被连续地执行。刚开始后，在步骤S10中，从测试机18经由BOST通信I/F部30向BOST装置20的CPU部33发送与所要执行的测试相符合的测试代码TCD。在下一步骤S11中，BOST装置20的CPU部33将就绪/占用标志信号从低电平L设为高电平H，并将该就绪/占用标志信号发送给测试机18。在接着的步骤S12中，CPU部33基于接收的测试代码TCD，经由BOST控制部40对BOST装置20的各电路部分进行初始设定。在接着的步骤S13中，BOST控制部40根据CPU部33的指示，从TPM部50向PG部60发送与要执行的测试代码TCD对应的测试模式数据TPD。
在步骤S14中，BOST控制部40向CPU部33传达测试模式数据TPD的传送完成。在下一步骤S15中，CPU部33让就绪/占用标志信号从高电平H回到低电平L，并经由BOST通信I/F部30与测试机18进行通信传送该信号。在步骤S16中，测试机18基于接收的该就绪/占用标志信号，将测定开始信号MST发送给CPU部33。在接着的步骤S17中，CPU部33再次使就绪/占用标志信号从低电平L变为高电平H，并将该就绪/占用标志信号传送给测试机18，同时指示BOST控制部40从PG部60读出测试模式数据TPD。
通过该读出指示，在步骤S18中，BOST控制部40从PG部60读出所要执行的测试模式数据TPD，通过该读出PG部60产生测试模式信号TPS和测试输入/判定模式信号JPS。该测试模式信号TPS在WF部80中整形成测试输入模式信号TIP，并经由DUT-BOST I/F部95发送给DUT10，对DUT10进行测试。在步骤S19中，输出判定部85利用测试模式信号TPS判定来自DUT10的测试输出模式信号TOP，在每发生错误时，该差错信息被存入差错信息存储器90。在接着的步骤S20中，从差错信息存储器90向CPU部33读出差错信息，对差错信息进行判定、分析。在步骤S21中，CPU部33使就绪/占用标志信号从高电平H变为低电平L，BOST通信I/F部30将该变化传达给测试机18。在后续的步骤S22中，CPU部33将通过对差错信息的分析得到的差错代码ECD发送给测试机18。
图36详细表示，在图35的步骤S13中从TPM部50向PG部60传送测试模式数据TPD的动作和在步骤S18中读出来自PG部60的测试模式数据TPD的动作。在图36的上部表示了(1)PC卡读出操作。该PC卡读出操作，表示来自PC卡230A的测试模式数据TPD的读出操作，其下面的(2)PG写入操作，表示从PC卡230A读出的测试模式数据TPD向双端口存储器620写入的动作，另外，再下面的(3)PG读出操作，表示来自双端口存储器620的测试模式数据TPD的读出操作。
在图36的(1)PC卡读出操作中，图(a)表示对于PC卡230A的信号A[0..10]，图(b)表示卡选择信号/CE1信号，图(c)表示卡选择信号/CE2，图(d)表示任务文件区域的寄存器的数据输出控制信号/IORD，图(e)表示任务文件区域的寄存器的数据输入控制信号IOWR，图(f)表示信号D[0..15]，图(g)表示/IREQ信号。另外，在图36的(2)PG写入操作和(3)PG读出操作中，图(a)表示时钟CLK，图(b)表示读出写入信号R/W，图(c)表示信号A[0..14]，图(d)表示信号DQ[0..15]。
下面，就图36的(1)PC读出操作进行说明。该PC读出操作，在图36的上部表示的从步骤S101至S109的步骤中执行。首先在步骤S101中，设定开始扇区传送的柱面编号的下8位(lower eight bits)。该设定动作，例如对应于A[0..10]＝4h执行。在下一步骤S102中，设定开始扇区传送的柱面编号的上8位(higher eight bits)。该设定动作，例如对应于A[0..10]＝5h执行。在下一步骤S103中，设定卡的驱动器号和开始扇区传送的磁头号，该设定动作例如对应于A[0..10]＝6h执行。在步骤S104中，设定开始扇区传送的扇区号，该设定动作例如对应于A[0..10]＝3h执行。
在步骤S105中，设定主计算机和卡之间进行读/写传送的扇区数。这些设定动作，例如对应于A[0..10]＝2h执行，设定D[0..15]＝“00h”：256次，“01h”：初始值。这意味着设定256次的读出。在步骤S106中，进行指令寄存器的设定。该设定动作，例如对应于A[0..10]＝7h执行，设定D[0..15]＝“20h”：扇区读出。在步骤S107中，进行状态寄存器的读出。该设定动作，例如对应于A[0..10]＝0h执行，重复进行读出直到地址从80h迁移到58h。在该状态寄存器的读出步骤S107中，在地址80h处卡内部处理成为占用状态，在地址58h处卡内部处理结束，并能够接受下次的存取，驱动器寻道完成，并且，主机和数据寄存器之间的数据传送的准备完成。
在步骤S108中，进行对数据寄存器的读出。在此例中，进行256次的读出，并进行256×16位＝512字节/扇区的读出。在接着的步骤S109中，再次对状态寄存器进行读出。重复进行状态寄存器的读出，直到地址从80h迁移到58h。在该状态寄存器的读出步骤S109中，在地址80h处卡内部处理成为占用状态，在地址58h处卡内部处理结束，能够接受下次的存取，驱动器寻道完成。
在图36的(2)PG写入操作中，按照与(1)PC读出操作的步骤S108从PC卡230A读出的数据，被写入PG部60的双端口存储器620的左侧端口621。箭头A1表示从PC卡230A向双端口存储器620的左侧端口621下载的开始，并箭头A2表示下载的结束。在箭头A1和箭头A2之间，存在多个时钟信号，但通过各周期的各个时钟信号，将来自D[0..15]的数据作为DQ[0..15]写入到左侧端口621的端口PO2。在图36的(3)PG读出操作，按照图35的步骤S18，从双端口存储器620的右侧端口622读出测试模式数据TPD。本例中，之前在右侧端口622写入的测试模式数据TPD在步骤S18中被读出。
图37是表示并行地从TPM部50向PG部60传送测试模式数据TPD和从PG部60读出测试模式数据TPD时的顺序的流程图。与在图35中所示的基本顺序的不同之处在于步骤S18A和步骤23A、23B。在步骤S18A中，从PG部60读出测试模式数据TPD，产生测试模式信号TPS和测试输入/判定模式信号JPS，并基于此对DUT10进行测试，但与从PG部60读出测试模式数据TPD并行，同时从TPM部50向PG部60传送测试模式数据TPD。
接着步骤S18A，步骤S23A、S23B被同时并行地执行。步骤S23A是包含从步骤S13至步骤S15的步骤，从TPM部50向PG部60传送测试模式数据TPD。步骤S23B是基于PG部60所产生的测试模式信号TPS和测试输入/判定模式信号JPS进行差错信息的写入、读出及其分析的步骤，它包含图35中的步骤S19至步骤S22。
图38是图37的步骤S18A的详细动作的时序图，与图36相同，该图表示(1)PC读出操作、(2)PG写入操作、以及(3)PG读出操作。(2)PG写入操作是对双端口存储器620的左端口621写入来自PC卡230A的测试模式数据的动作。(3)PC读出操作是对来自双端口存储器620的右端口622的测试模式数据的读出操作。由图38可知，对双端口存储器620并行地进行测试模式数据TPD的写入操作和读出操作。
在实施例3-2中，通过在PG部60使用双端口存储器620，能够使从TPM部50向PG部60的测试模式数据TPD的传送与来自PG部60的测试模式数据TPD的读出并行地进行，从而，能够缩短从TPM部50向PG部60传送测试模式数据TPD所需的特定时间。另外，在实施例3-2中也使用PC卡230A等可插拔的存储媒体230，所以，能够增大TPM部50的存储容量，在该TPM部50能够存储适应于更多测试项目的更多的测试模式数据TPD。因此，通过在更多的测试项目中选择与要进行的测试项目相适应的测试模式数据，能够有效地应对多种功能测试。另外，PC卡230A可以插拔，所以，能够从BOST装置20取出，在另一终端写入测试模式数据，因此，在该写入操作中可以缩短使用BOST装置20的时间，并可以缩短用于该写入的BOST装置20的等待时间。
实施例3-3
本实施例3-3中，本发明的半导体集成电路的测试装置的结构设计成：在PG部60使用两个存储体A、B，并与实施例3-2相同地能够有效地执行多种功能测试。图39表示实施例3-3中的PG部60的详细结构。本实施例3-3中，在TPM部50也使用PC卡230A。
在本实施例3-3中，PG部60设有：两个存储体A630、B631，切换电路632，切换电路633，以及切换设定电路634。存储体A630、B631各自设有：RW端子、CLK端子、ADD端子与DQ端子。
切换电路632对存储体A630、B631的读出写入信号R/W、时钟信号CLK以及地址信号ADD进行切换，其中设有：接收读出写入信号R/W的输入端A0、A1，接收时钟信号CLK的输入端B0、B1，接收地址信号ADD[0..14]的输入端C0、C1，与它们对应的输出端FA0、FA1、FB0、FB1、FC0、FC1，以及控制输入端S。读出写入信号R/W和地址信号ADD由图35的BOST控制部40提供，时钟信号CLK基于测试周期信号TCY获得。
如果控制输入S为低电平L，则输入A0成为输出FA0，输入A1成为输出FA1，输入B0成为输出FB0，输入B1成为输出FB1，输入C0成为输出FC0，输入C1成为输出FC1；并且，如果控制输入S为高电平H，则输入A0切换成FA1，输入A1切换成输出FA0，输入B0切换成输出FB1，输入B1切换成输出FB0，输入C0切换成输出FC1，输入C1切换成输出FC0。控制输入S由切换设定电路634提供，该切换设定电路634由CPU部33控制。
切换电路632的输出端FA0、FA1，分别与存储体A630、B631的RW端子连接，输出端FB0、FB1分别与存储体A630、B631的CLK端子连接，并且，输出端FC0、FC1分别与存储体A630、B631的ADD端子连接。
切换电路633设有输入输出端子A、B、输出端子F0以及输入端子F1。输入输出端子A、B分别与存储体A630、B631的DQ端子连接。输入端子F1，被供给来自PC卡230A的DQ[0..15]信号。控制端子S与切换设定电路634连接。
切换电路633中，如控制输入S为低电平L，输入输出端子A、B分别与端子F0、F1连接。另外，如控制输入S为高电平H，输入输出端子A、B切换成分别与端子F1、F2连接。
如果控制输入S为低电平L，则输入输出端子A与输出端子F0连接，输入端子F1与输入输出端子B连接。在此状态下，存储体A630接收来自切换电路632的输出FA0、FB0、FC0的读出写入信号R/W、时钟信号CLK以及地址信号ADD[0..14]，进行读出操作，并在输出端子F0上进行读出输出。另一方面，向输入端子F1提供的数据DQ[0..15]与存储体B631的DQ连接，该存储体B631接收来自切换电路632的输出FA1、FB1、FC1的读出写入信号R/W、时钟信号CLK以及地址信号ADD，进行写入操作。
如果控制输入S为高电平H，则输入输出端子B与输出端子F0连接，输入端子F1与输入输出端子A连接。在此状态下，存储体B631接收来自切换电路632的输出FA0、FB0、FC0的读出写入信号R/W、时钟信号CLK以及地址信号ADD[0..14]，进行读出操作，并在输出端子F0上进行读出输出。另一方面，向输入端子F1提供的数据DQ[0..15]与存储体A630的DQ连接，该存储体A630接收来自切换电路632的输出FA1、FB1、FC1的读出写入信号R/W、时钟信号CLK、以及地址信号ADD，进行写入操作。
如上所述，在实施例3-3中，按照控制输入S，切换存储体A630进行读出而存储体B631进行写入的状态和相反地存储体A630进行写入而存储体B631进行读出的状态，即存储体A630、B631交替进行读出、写入操作；因此，与使用实施例3-2的双端口存储器620的情况相同，能够将来自PG部60的测试模式数据TPD的读出与从TPM部50向PG部60的测试模式数据的传送并行地同时进行。另外，在实施例3-2中也使用PC卡230A等可插拔的存储媒体230，从而能够增大TPM部50的存储容量，并在该TPM部50能够存储与更多的测试项目相适应的多个测试模式数据TPD；因此，通过在更多的测试项目中选择与执行的测试项目对应的测试模式数据，能够有效地应对多种功能测试。另外，由于PC卡230A可以插拔，能够从BOST装置20取出，可用其他的终端写入测试模式数据，因此，在该写入操作中可以缩短使用BOST装置20的时间，并可缩短该写入所用的BOST装置20的等待时间。
如上所述，本发明的半导体集成电路的测试装置，不需要特别地开发专用测试机，而能够通过扩展存储在测试模式存储器的测试模式数据，简单地扩展与被测试半导体集成电路的数字电路对应的测试功能。同时，通过预先在测试模式数据存储器存储所需要的测试模式数据，能够用测试辅助装置迅速地实施数字电路测试。
另外，本发明的半导体集成电路的制造方法中，无需花费过大的费用就能在半导体集成电路的测试工序中简单地实现对半导体集成电路的数字电路的测试功能扩展，并能实现这种测试的高速化。

Claims (15)

1.一种半导体集成电路的测试装置，其特征在于：
设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置；
该测试辅助装置具有对被测试半导体集成电路所包含的数字电路进行测试的数字电路测试功能；
所述测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
被写入从所述测试模式存储器所存储的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及
对把从所述测试模式存储器所存储的多个测试模式数据中读出被选择的测试模式数据的操作和把该被选择的测试模式数据写入到所述测试模式信号发生器的操作加以控制的控制部；
所述测试辅助装置，基于写入到所述测试模式信号发生器的测试模式数据，产生对被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号来判定从被测试半导体集成电路输出的测试输出模式信号，从而进行被测试半导体集成电路的数字电路的测试。
2.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有CPU部，该CPU部发生用以读出从存储在所述测试模式存储器的多个测试模式数据中选择的测试模式数据的选择指示信号；所述控制部基于该选择指示信号从存储在所述测试模式存储器的多个测试模式数据中读出被选择的测试模式数据，并把该被选择的测试模式数据写入到所述测试模式信号发生器。
3.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述控制部把写入到所述测试模式信号发生器的测试模式数据读出，所述测试模式信号发生器基于该测试模式数据的读出，产生测试模式信号和测试输入/判定模式信号。
4.如权利要求3所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有波形整形部，该波形整形部基于所述测试模式信号对测试输入模式信号进行整形，该测试输入模式信号被输入到被测试半导体集成电路。
5.如权利要求4所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有输出判定部，该输出判定部把从被测试半导体集成电路输出的测试输出模式信号与所述测试模式信号作比较，然后输出差错数据信号。
6.如权利要求3所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有差错信息存储部，该差错信息存储部为接收用以读出写入到所述测试模式信号发生器的测试模式数据的地址信息而构成，它同时也把所述输出判定部产生所述差错数据信号时的地址信息加以存储。
7.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有定时信号发生器，该定时信号发生器产生测试周期信号、时钟信号与选通信号；所述时钟信号和选通信号分别是所述测试周期信号经某一时间延迟后产生的信号，该时钟信号用于设定所述测试输入模式信号的上升定时和下降定时，而所述选通信号用以基于所述测试输入模式信号设定对从被测试半导体集成电路输出的测试输出模式信号的判定定时。
8.一种半导体集成电路的测试装置，其特征在于：
设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置；
该测试辅助装置具有对被测试半导体集成电路所包含的数字电路进行测试的数字电路测试功能；
所述测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
被写入从所述测试模式存储器存储的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及
对把从所述测试模式存储器存储的多个测试模式数据中读出被选择的测试模式数据的操作和把该被选择的测试模式数据写入到所述测试模式信号发生器的操作加以控制的控制部；
所述测试模式信号发生器，按照测试矢量地址来存储测试矢量地址控制代码、测试矢量地址控制数据和测试模式数据；
所述控制部设有基于所述测试矢量地址控制代码和测试矢量地址控制数据来产生测试矢量地址信号的程序计数器；
所述测试模式信号发生器，根据所述测试矢量地址信号推进测试矢量地址，并基于所述测试模式数据产生测试模式信号；
所述测试辅助装置，基于该测试模式信号产生供给被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号判定从被测试半导体集成电路输出的测试输出模式信号，从而对被测试半导体集成电路的数字电路进行测试。
9.一种半导体集成电路的测试装置，其特征在于：
设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置；
该测试辅助装置具有对被测试半导体集成电路所包含的数字电路进行测试的数字电路测试功能；
所述测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
被写入从所述测试模式存储器所存储的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及
对把从所述测试模式存储器所存储的多个测试模式数据中读出被选择的测试模式数据的操作和把该被选择的测试模式数据写入到所述测试模式信号发生器的操作加以控制的控制部；
所述测试模式信号发生器，按照测试矢量地址来存储算法数据发生寄存器用控制代码、算法数据发生寄存器用控制数据、测试矢量地址控制代码以及测试矢量地址控制数据；
所述控制部设有，基于所述测试矢量地址控制代码和测试矢量地址控制数据产生测试矢量地址信号的程序计数器，以及基于所述算法数据发生寄存器用控制代码和算法数据发生寄存器用控制数据产生算法测试模式信号的多个寄存器组；
所述测试辅助装置，基于该测试模式信号产生供给被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号判定从被测试半导体集成电路输出的测试输出模式信号，从而进行对被测试半导体集成电路的数字电路的测试。
10.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述测试模式信号发生器设有多个通道，具有从各个通道读出测试模式数据的结构；所述控制部设有被输入从各通道读出的测试模式数据的并串行转换器，该并串行转换器具有在每个测试周期串行地输出从各通道读出的测试模式数据的功能。
11.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有定时信号发生器，该定时信号发生器产生测试周期信号、置位时钟信号、复位时钟信号以及选通信号；所述置位时钟信号、复位时钟信号以及选通信号，分别由所述测试周期信号经某一可变的时间延迟而产生；所述置位时钟信号用于设定所述测试输入模式信号的上升定时；所述复位时钟信号用于设定所述测试输入模式信号的下降定时；所述选通信号用以设定对基于所述测试输入模式信号从被测试半导体集成电路输出的测试输出模式信号的判定定时。
12.如权利要求1所述的半导体集成电路的测试装置，其特征在于：
所述测试辅助装置还设有与被测试半导体集成电路之间的接口电路和输出判定部；
所述接口电路设有高电平电压发生器和低电平电压发生器，来自高电平电压发生器的高电平电压和来自低电平电压发生器的低电平电压被设为可变，所述测试输入模式信号用这些高电平电压和低电平电压产生；
所述输出判定部具有用来自判定用高电平电压发生器的判定用高电平电压和来自判定用低电平电压发生器的判定用低电平电压、对从被测试半导体集成电路输出的测试输出模式信号的电平加以判定的结构，它产生与该测试输出模式信号的高电平电压有关的差错数据信号、与其低电平电压有关的差错数据信号以及与其高电平电压和低电平电压之间的电压有关的差错数据信号。
13.一种半导体集成电路的测试装置，其特征在于：
设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置；
该测试辅助装置具有对被测试半导体集成电路所包含的数字电路进行测试的数字电路测试功能；
所述测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
被写入从所述测试模式存储器所存储的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及
对把从所述测试模式存储器存储的多个测试模式数据中读出被选择的测试模式数据的操作、把该被选择的测试模式数据写入到所述测试模式信号发生器的操作以及从该测试模式信号发生器读出测试模式数据的操作加以控制的控制部；
所述测试辅助装置，基于从所述测试模式信号发生器读出的测试模式数据，产生对被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号来判定从被测试半导体集成电路输出的测试输出模式信号，从而进行对被测试半导体集成电路的数字电路的测试；
该测试辅助装置由包含可插拔地安装了存储媒体的电路板的多个电路板构成，用所述存储媒体构成所述模式数据存储器。
14.一种半导体集成电路的测试装置，其特征在于：
设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置；
该测试辅助装置具有对被测试半导体集成电路包含的数字电路进行测试的数字电路测试功能；
所述测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
含有被写入从所述测试模式存储器存储的多个测试模式数据中选择的测试模式数据的第一、第二存储器的测试模式信号发生器，以及
对把从所述测试模式存储器所存储的多个测试模式数据中读出被选择的测试模式数据的操作、把该被选择的测试模式数据写入到所述测试模式信号发生器的第一、第二存储器的操作以及从该测试模式信号发生器的所述第一、第二存储器读出测试模式数据的操作加以控制的控制部；
所述测试辅助装置，基于从所述测试模式信号发生器读出的测试模式数据，产生对被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号判定从被测试半导体集成电路输出的测试输出模式信号，从而进行对被测试半导体集成电路的数字电路的测试；
在读出写入到所述测试模式信号发生器的所述第一存储器的第一测试模式数据时，从存储在所述测试模式存储器的多个测试模式数据中选择的第二测试模式数据被写入到所述第二存储器。
15.一种包含测试半导体集成电路的测试工序的半导体集成电路的制造方法，其特征在于：
在所述测试工序中，使用包括与所述半导体集成电路进行信号交换的测试电路板和配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置的测试装置，所述测试辅助装置具有对所述半导体集成电路包含的数字电路进行测试的数字电路测试功能；
该测试辅助装置设有，
存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器，
被写入从存储在所述测试模式存储器的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及
对把从所述测试模式存储器所存储的多个测试模式数据中读出被选择的测试模式数据的操作和把该被选择的测试模式数据写入到所述测试模式信号发生器的操作加以控制的控制部；
在所述测试工序中，所述测试辅助装置基于写入所述测试模式信号发生器的测试模式数据，产生对所述半导体集成电路的数字电路的测试输入模式信号，并基于该测试输入模式信号判定从所述半导体集成电路输出的测试输出模式信号，从而进行对所述半导体集成电路的数字电路的测试。
CNA2003101036093A 2003-02-26 2003-10-27 半导体集成电路测试装置及半导体集成电路制造方法 Pending CN1525187A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP49893/2003 2003-02-26
JP2003049893A JP4291596B2 (ja) 2003-02-26 2003-02-26 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法

Publications (1)

Publication Number Publication Date
CN1525187A true CN1525187A (zh) 2004-09-01

Family

ID=32923327

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2003101036093A Pending CN1525187A (zh) 2003-02-26 2003-10-27 半导体集成电路测试装置及半导体集成电路制造方法

Country Status (4)

Country Link
US (1) US7058865B2 (zh)
JP (1) JP4291596B2 (zh)
CN (1) CN1525187A (zh)
TW (1) TWI261971B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101988949A (zh) * 2009-07-30 2011-03-23 海力士半导体有限公司 测试模式信号发生装置
CN102142284A (zh) * 2010-01-29 2011-08-03 京元电子股份有限公司 可扩充样本储存器的储存器测试设备
CN106338679A (zh) * 2015-07-08 2017-01-18 三星电子株式会社 辅助测试装置、具有辅助测试装置的测试板及其测试方法
CN109143019A (zh) * 2017-06-16 2019-01-04 许继集团有限公司 一种继电保护装置板卡自动测试系统
CN110007204A (zh) * 2017-12-29 2019-07-12 中电海康集团有限公司 一种晶圆测试探针台装置及晶圆测试方法
CN110795384A (zh) * 2019-10-21 2020-02-14 吴瑞冉 一种高效识别文件与地址数据的微处理器
WO2021190307A1 (zh) * 2020-03-27 2021-09-30 长鑫存储技术有限公司 形成用于存储器测试的数据库的方法及存储器测试方法
CN114113971A (zh) * 2020-08-25 2022-03-01 爱思开海力士有限公司 集成电路及其测试方法
CN114646867A (zh) * 2022-05-18 2022-06-21 南京宏泰半导体科技有限公司 一种集成电路并发测试装置及方法

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282334B2 (ja) * 2003-02-04 2009-06-17 株式会社アドバンテスト 試験装置
JP4334285B2 (ja) * 2003-06-19 2009-09-30 株式会社アドバンテスト 半導体試験装置及びその制御方法
JP4351941B2 (ja) * 2004-03-26 2009-10-28 株式会社アドバンテスト 試験装置及び試験方法
DE102004015269B4 (de) * 2004-03-29 2008-03-27 Infineon Technologies Ag Integrierte Schaltung zur Ermittelung einer Spannung
TWI274166B (en) * 2004-06-18 2007-02-21 Unitest Inc Semiconductor test apparatus for simultaneously testing plurality of semiconductor devices
JP2006252267A (ja) * 2005-03-11 2006-09-21 Oki Electric Ind Co Ltd システム検証用回路
US7801810B2 (en) 2005-11-18 2010-09-21 Chicago Mercantile Exchange Inc. Hybrid cross-margining
US10628883B2 (en) 2005-11-18 2020-04-21 Chicago Mercantile Exchange Inc. Detection of intra-firm matching and response thereto
DE102006051136A1 (de) * 2006-10-30 2008-05-08 Qimonda Ag Speichermodul-System, Adapter-Karte, und Verfahren zum Betreiben eines Speichermodul-Systems
KR100850204B1 (ko) * 2006-11-04 2008-08-04 삼성전자주식회사 고속 반도체 메모리 장치를 테스트하기 위한 고주파 커맨드 신호 및 어드레스 신호 생성 방법 및 장치
WO2008056666A1 (fr) * 2006-11-10 2008-05-15 Nec Corporation Circuit d'essai, méthode et dispositif semi-conducteur
US7480582B2 (en) * 2006-12-19 2009-01-20 Phison Electronics Corp. Flash memory card test device with multiple interfaces
KR100850280B1 (ko) * 2007-01-04 2008-08-04 삼성전자주식회사 초정밀 검사가 가능한 적층형 테스트 보드
US7673196B2 (en) * 2007-03-27 2010-03-02 Sony Computer Entertainment Inc. Methods and apparatus for communicating with a target circuit
US7954020B2 (en) * 2007-06-06 2011-05-31 Sony Computer Entertainment Inc. Method and apparatus for testing a circuit
US20090083486A1 (en) * 2007-09-20 2009-03-26 Inventec Corpration Testing device of card reading interface and testing method thereof
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8756486B2 (en) * 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
CN102165326B (zh) * 2008-09-26 2013-06-19 爱德万测试株式会社 测试模块、测试装置及测试方法
US8208326B1 (en) * 2009-06-09 2012-06-26 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for memory test
US8274296B2 (en) 2009-11-11 2012-09-25 Advantest Corporation Test apparatus and electronic device that tests a device under test
KR100974669B1 (ko) * 2009-11-26 2010-08-09 주식회사 아이티엔티 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법
JP5606880B2 (ja) * 2010-11-11 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
TWI459394B (zh) * 2011-01-03 2014-11-01 Etron Technology Inc 產生記憶體晶片的測試樣式的裝置及其方法
US20130227367A1 (en) * 2012-01-17 2013-08-29 Allen J. Czamara Test IP-Based A.T.E. Instrument Architecture
US9910086B2 (en) 2012-01-17 2018-03-06 Allen Czamara Test IP-based A.T.E. instrument architecture
KR101918627B1 (ko) * 2012-04-04 2018-11-15 삼성전자 주식회사 데이터 수신장치 및 그 테스트 방법
JP2013250250A (ja) * 2012-06-04 2013-12-12 Advantest Corp テスターハードウェアおよびそれを用いた試験システム
JP5725057B2 (ja) * 2013-02-26 2015-05-27 セイコーエプソン株式会社 インターフェースボード
US9223665B2 (en) * 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9152520B2 (en) * 2013-09-26 2015-10-06 Texas Instruments Incorporated Programmable interface-based validation and debug
US9823206B2 (en) 2014-07-14 2017-11-21 Kyungpook National University Industry-Academic Cooperation Foundation Apparatus and method for measuring overall heat transfer coefficient
US20160054382A1 (en) * 2014-08-22 2016-02-25 Nanya Technology Corporation Method for checking result of chip probing test and chip thereof
CN104375079B (zh) * 2014-11-07 2018-03-27 三星半导体(中国)研究开发有限公司 芯片
US9666562B2 (en) * 2015-01-15 2017-05-30 Qualcomm Incorporated 3D integrated circuit
KR102432540B1 (ko) * 2015-10-08 2022-08-16 삼성전자주식회사 검사 회로를 갖는 반도체 칩
KR102615807B1 (ko) * 2016-08-23 2023-12-20 에스케이하이닉스 주식회사 래치회로를 테스트할 수 있는 테스트방법을 제공하는 반도체장치
US10320571B2 (en) * 2016-09-23 2019-06-11 Microsoft Technology Licensing, Llc Techniques for authenticating devices using a trusted platform module device
KR102090265B1 (ko) * 2018-09-21 2020-03-17 (주)제이케이아이 메모리 반도체 테스트를 위한 패턴 생성 장치 및 그 방법
US10976367B2 (en) 2018-12-13 2021-04-13 Micron Technology, Inc. Controller structural testing with automated test vectors
CN111367727B (zh) * 2018-12-25 2023-11-17 中兴通讯股份有限公司 连接器结构，时延差的计算方法及装置
RU199833U1 (ru) * 2019-06-03 2020-09-22 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Модульная система электрического и функционального тестирования микросхем NAND-памяти на основе ПЛИС
CN112382333A (zh) * 2020-11-06 2021-02-19 润昇系统测试(深圳)有限公司 内存测试装置以及内存测试方法
CN112382334A (zh) * 2020-11-06 2021-02-19 润昇系统测试(深圳)有限公司 用于行动内存的测试装置以及测试方法
KR102471771B1 (ko) * 2020-11-20 2022-11-29 주식회사 에스디에이 고속 신호 특성 검증을 위한 지능형 프로브 카드
KR20230035820A (ko) 2021-09-06 2023-03-14 삼성전자주식회사 비휘발성 메모리 장치의 신뢰성 열화 감소 방법 및 이를 이용한 비휘발성 메모리 장치
US12008234B2 (en) * 2021-11-10 2024-06-11 Teradyne, Inc. Managing memory in an electronic system
JP2023084421A (ja) * 2021-12-07 2023-06-19 キオクシア株式会社 半導体装置及びその試験方法
CN114545191A (zh) * 2022-04-27 2022-05-27 深圳市西渥智控科技有限公司 一种可调节测试通道的测试装置
KR102599709B1 (ko) * 2023-09-05 2023-11-08 (주) 에이블리 반도체검사장비 핀 드라이버 장치 및 그 운용방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994086A (ja) * 1982-11-19 1984-05-30 Advantest Corp 論理回路試験装置
JPH07209389A (ja) 1994-01-21 1995-08-11 Advantest Corp 高速パターン発生器
US6314034B1 (en) 2000-04-14 2001-11-06 Advantest Corp. Application specific event based semiconductor memory test system
JP2002071766A (ja) * 2000-08-28 2002-03-12 Advantest Corp 半導体試験装置
JP2002162450A (ja) 2000-11-22 2002-06-07 Mitsubishi Electric Corp 半導体集積回路の試験装置および半導体集積回路の試験方法
US6948096B2 (en) * 2001-07-31 2005-09-20 Intel Corporation Functional random instruction testing (FRIT) method for complex devices such as microprocessors
JP2003075515A (ja) 2001-08-31 2003-03-12 Mitsubishi Electric Corp 半導体集積回路の試験装置およびその試験方法
JP2003139822A (ja) * 2001-11-01 2003-05-14 Mitsubishi Electric Corp メモリテスタを用いたテストシステムおよびテスト方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101988949A (zh) * 2009-07-30 2011-03-23 海力士半导体有限公司 测试模式信号发生装置
CN101988949B (zh) * 2009-07-30 2015-04-15 海力士半导体有限公司 测试模式信号发生装置
CN102142284A (zh) * 2010-01-29 2011-08-03 京元电子股份有限公司 可扩充样本储存器的储存器测试设备
CN106338679A (zh) * 2015-07-08 2017-01-18 三星电子株式会社 辅助测试装置、具有辅助测试装置的测试板及其测试方法
CN109143019A (zh) * 2017-06-16 2019-01-04 许继集团有限公司 一种继电保护装置板卡自动测试系统
CN110007204A (zh) * 2017-12-29 2019-07-12 中电海康集团有限公司 一种晶圆测试探针台装置及晶圆测试方法
CN110795384A (zh) * 2019-10-21 2020-02-14 吴瑞冉 一种高效识别文件与地址数据的微处理器
CN110795384B (zh) * 2019-10-21 2023-08-18 吴瑞冉 一种高效识别文件与地址数据的微处理器
WO2021190307A1 (zh) * 2020-03-27 2021-09-30 长鑫存储技术有限公司 形成用于存储器测试的数据库的方法及存储器测试方法
CN114113971A (zh) * 2020-08-25 2022-03-01 爱思开海力士有限公司 集成电路及其测试方法
CN114646867A (zh) * 2022-05-18 2022-06-21 南京宏泰半导体科技有限公司 一种集成电路并发测试装置及方法
CN114646867B (zh) * 2022-05-18 2022-10-28 南京宏泰半导体科技有限公司 一种集成电路并发测试装置及方法

Also Published As

Publication number Publication date
US20040177302A1 (en) 2004-09-09
JP2004257898A (ja) 2004-09-16
US7058865B2 (en) 2006-06-06
TW200417154A (en) 2004-09-01
TWI261971B (en) 2006-09-11
JP4291596B2 (ja) 2009-07-08

Similar Documents

Publication Publication Date Title
CN1525187A (zh) 半导体集成电路测试装置及半导体集成电路制造方法
CN1107958C (zh) 有能将测试方式可靠复位的电路的同步型半导体存储装置
CN1232986C (zh) 内部电压电平控制电路和半导体存储装置以及其控制方法
CN1240005C (zh) 将生产测试接口接至全局串行总线的方法和装置
CN1574289A (zh) 半导体集成电路装置操作分析方法和系统及最优设计方法
CN1130775C (zh) 中间电压发生电路及含有该电路的非易失半导体存储器
CN1873826A (zh) 伪静态随机存取存储器及操作控制方法
CN1677121A (zh) 半导体试验装置的校准方法
CN1956329A (zh) 产生时钟信号的时钟产生电路和方法
CN1942976A (zh) 半导体存储器
CN1119816C (zh) 有控制字线激活/非激活定时电路的同步型半导体存储器
CN1200353C (zh) 存储器件及其内部控制方法
CN1086521C (zh) 减小时钟信号和数据信号间失真的集成电路、系统和方法
CN1677570A (zh) 写入多值数据的非易失性半导体存储装置
CN1728277A (zh) 半导体存储装置和刷新周期控制方法
CN1144229C (zh) 半导体集成电路器件
CN1059225A (zh) 用于结构运算的运算单元
CN1697323A (zh) 计数器、模数转换方法和转换器、半导体器件及电子装置
CN1238843A (zh) 频压转换电路,延迟量确定电路,包括频压转换电路的系统,用于调节频压转换电路的输入和输出特性的方法,以及用于自动调节频压转换电路的输入和输出特性的装置
CN1446402A (zh) 定时电路以及内设该定时电路的半导体存储装置
CN1474410A (zh) 可稳定工作的半导体存储器
CN1732388A (zh) 半导体试验装置
CN1723447A (zh) 存储器控制装置
CN1991798A (zh) 半导体存储装置
CN1942977A (zh) Dll电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication