JP2003075515A - 半導体集積回路の試験装置およびその試験方法 - Google Patents

半導体集積回路の試験装置およびその試験方法

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JP2003075515A JP2001264641A JP2001264641A JP2003075515A JP 2003075515 A JP2003075515 A JP 2003075515A JP 2001264641 A JP2001264641 A JP 2001264641A JP 2001264641 A JP2001264641 A JP 2001264641A JP 2003075515 A JP2003075515 A JP 2003075515A
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真二 山田
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輝彦 船倉
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換回路とＤ／Ａ変換回路を有するミ
ックス・ド・シグナルタイプの半導体集積回路につい
て、Ａ／Ｄ変換回路とＤ／Ａ変換回路の試験を、高精
度、高速で、しかも省スペースで行うことのできる半導
体集積回路の試験装置とその試験方法を提案する。 【解決手段】 被試験半導体集積回路と信号のやり取り
を行うテスト回路基板の近傍にテスト補助装置（ＢＯＳ
Ｔ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変
換回路と試験用Ａ／Ｄ変換回路と、測定データメモリ
と、解析部とをそれぞれ別の回路基板に搭載する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路の
試験装置および半導体集積回路の試験方法、特にアナロ
グ信号をデジタル信号に変換するＡ／Ｄ変換回路と、デ
ジタル信号をアナログ信号に変換するＤ／Ａ変換回路と
を含んだ半導体集積回路の試験装置および試験方法に関
するものである。
【０００２】
【従来の技術】この半導体集積回路の試験装置はテスタ
と呼ばれる。近年、機能的にシステム化された複数回路
モジュールで構成されているワンチップ半導体集積回路
（１チップＬＳＩ）または複数回路のそれぞれのチップ
を組み合わせた混成集積回路（チップセットＬＳＩ）な
どとして構成されるシステムＬＳＩにおいて、高性能、
高精度のデジタル回路とアナログ回路を組み合わせた混
合化（ミックス・ド・シグナル化）が急速に進んでお
り、これらの半導体集積回路に対する試験装置について
もこの混合化への対応が進み、試験装置メーカからミッ
クス・ド・シグナル化半導体集積回路に対応するテスタ
が提供されている。
【０００３】しかし、このミックス・ド・シグナル化半
導体集積回路に対応するテスタはその高性能仕様に対応
するため、装置が高価格化する傾向にあり、そのような
状況のなかで、既存の低速、低精度の、例えばロジック
ＬＳＩなどに用いられたテスタを再利用して、テスタの
高価格化を避ける動きも出てきている。
【０００４】かかる試験装置での大きな課題が、デジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路と、ア
ナログ信号をデジタル信号に変換するＡ／Ｄ変換回路の
試験であり、これらの高精度化に伴い、これらの変換回
路を含んだ半導体集積回路に対する試験装置を如何に低
価格で実現するかが課題となっている。
【０００５】一般的なテスタの試験環境では、テスタ内
部の測定装置から被試験半導体集積回路（ＤＵＴとい
う）までの測定経路には、プローブカード、ＤＵＴボー
ドなどのテスト回路基板、ケーブルなどのテスタとＤＵ
Ｔ間接続治具が複数存在し、その測定経路も長いため、
ノイズ発生、測定精度低下の原因となり、また複数のＤ
ＵＴを同時に試験するようなことも困難である。また、
低速テスタでは、その速度の制約から、実使用速度での
試験が不可能な点、量産試験での試験時間の増大が懸念
される。
【０００６】特開平１−３１６０２４号公報には、テス
ト回路のＤ／Ａ変換部への入力データにより指定された
アドレスに変換データを収納するための記憶素子を設
け、Ｄ／Ａ変換したアナログ信号をＡ／Ｄ変換器に入力
し、この出力を記憶素子に順次格納し、全ての入力デー
タに対して変換が終了すると記憶素子に格納した変換デ
ータを順次テスタに送り込み、テスタで入力データと変
換データとを順次比較判定するものが提案されている。
【０００７】しかし、Ｄ／Ａ変換部への入力データ、変
換データを記憶する記憶素子に対するアドレス、制御信
号をテスタから供給する必要があり、さらに記憶素子の
記憶データをテスタに供給する必要があり、テスタとＤ
ＵＴとの間の長い測定経路でのノイズにより、測定精度
が低下する恐れがある。またテスタ・ピンエレクトロニ
クス数の占有から複数のＤＵＴに対する同時測定は困難
である。さらに、変換データをテスタへ送る通信に時間
がかかり、また試験結果を判定処理を全試験の終了後に
行うので、試験時間の短縮も困難である。
【０００８】この出願の発明者らは、平成１２年１１月
２２日付けで、前述の課題を改善することのできる発明
を特願２０００−３５６７２４号として出願したが、こ
の先願の発明においては、ＢＯＳＴと呼ばれるテスト補
助装置がまだ大型であり、テスト回路基板の近傍のスペ
ースにうまく設置するためにさらに改善が必要であっ
た。
【０００９】
【発明が解決しようとする課題】この発明はかかる課題
を改善し、テスト補助装置により高速度でしかも高精度
の測定をより安価に実現でき、またテスト補助装置をよ
り小さいスペースに設置できる半導体集積回路の試験装
置を提案するものである。
【００１０】またこの発明は、より小さいスペースに設
置できるテスト補助装置によって、高速度でしかも高精
度の測定を行うことのできる半導体集積回路の試験方法
を提案するものである。
【００１１】
【課題を解決するための手段】この発明による半導体集
積回路の試験装置は、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換回路とデジタル信号をアナログ信号に
変換するＤ／Ａ変換回路を含んだ被試験半導体集積回路
と信号のやり取りを行うように構成されたテスト回路基
板、このテスト回路基板の近傍に配置され、それに接続
されたテスト補助装置、および前記テスト補助装置に接
続された試験機を備え、前記テスト補助装置は、デジタ
ル試験信号を発生して前記被試験半導体集積回路のＤ／
Ａ変換回路に供給するデータ回路と、このデータ回路か
らのデジタル試験信号をアナログ試験信号に変換して前
記被試験半導体集積回路のＡ／Ｄ変換回路に供給する試
験用Ｄ／Ａ変換回路と、前記被試験半導体集積回路のＤ
／Ａ変換回路のアナログ試験出力をデジタル試験出力に
変換する試験用Ａ／Ｄ変換回路と、前記被試験半導体集
積回路のＡ／Ｄ変換回路からのデジタル試験出力と前記
試験用Ａ／Ｄ変換回路のデジタル試験出力を記憶する測
定データメモリと、前記測定データメモリに記憶された
前記各デジタル試験出力を解析する解析部とを有し、こ
れらのデータ回路、試験用Ｄ／Ａ変換回路、試験用Ａ／
Ｄ変換回路、測定データメモリ、および解析部が複数の
回路基板に分設して構成され、前記試験機からの指示に
基づいて前記デジタル試験信号と前記アナログ試験信号
を含む試験信号を被試験半導体集積回路に与え、前記測
定データメモリに記憶された各デジタル試験出力を前記
解析部によって解析した解析結果を、前記試験機に与え
るものである。
【００１２】また、この発明による半導体集積回路の試
験装置は、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路を含んだ被試験半導体集積回路と信号のや
り取りを行うように構成されたテスト回路基板、このテ
スト回路基板の近傍に配置され、それに接続されたテス
ト補助装置、および前記テスト補助装置に接続された試
験機を備え、前記テスト補助装置は、デジタル試験信号
を発生して前記被試験半導体集積回路のＤ／Ａ変換回路
に供給するデータ回路と、このデータ回路からのデジタ
ル試験信号をアナログ試験信号に変換して前記被試験半
導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ／Ａ
変換回路と、前記被試験半導体集積回路のＤ／Ａ変換回
路のアナログ試験出力をデジタル試験出力に変換する試
験用Ａ／Ｄ変換回路と、前記被試験半導体集積回路のＡ
／Ｄ変換回路からのデジタル試験出力と前記試験用Ａ／
Ｄ変換回路のデジタル試験出力を記憶する測定データメ
モリと、前記測定データメモリに記憶された前記各デジ
タル試験出力を解析する解析部と、少なくとも前記試験
用Ｄ／Ａ変換回路と前記試験用Ａ／Ｄ変換回路とを搭載
した第１回路基板と、少なくとも前記測定データメモリ
を搭載した第２回路基板と、少なくとも前記解析部を搭
載した第３回路基板とを持って構成されており、前記試
験機からの指示に基づいて前記デジタル試験信号と前記
アナログ試験信号を含む試験信号を被試験半導体集積回
路に与え、前記測定データメモリに記憶された各デジタ
ル試験出力を前記解析部によって解析した解析結果を、
前記試験機に与えるものである。
【００１３】また、この発明による半導体集積回路の試
験装置は、前記第２回路基板が、少なくとも前記測定デ
ータメモリとともに、前記データ回路を搭載したもので
ある。
【００１４】また、この発明による半導体集積回路の試
験装置は、前記第１回路基板と第２回路基板と第３回路
基板が、互いにほぼ平行に、しかも前記テスト回路基板
に対してほぼ垂直に配置されたものである。
【００１５】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行にインターフ
ェイス基板が配置され、このインターフェイス基板は、
前記第１、第２、第３回路基板間の信号のやり取りを行
うとともに、前記テスト回路基板との間の信号のやり取
りを行うものである。
【００１６】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行に第１、第２
インターフェイス基板が配置され、前記第１インターフ
ェイス基板は、前記第１、第２、第３回路基板間の信号
のやり取りを行い、また前記第２インターフェイス基板
は、前記テスト回路基板との間の信号のやり取りを行う
ものである。
【００１７】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板の近傍に前記試験機のテ
ストヘッド部が配置され、このテストヘッド部はそれを
貫通するスコープ穴を有し、前記第１、第２、第３の回
路基板の少なくとも一部が、このスコープ穴内に位置す
るように配置されたものである。
【００１８】また、この発明による半導体集積回路の試
験装置は、前記半導体集積回路が半導体集積回路チップ
をモールド樹脂で覆いこのモールド樹脂から複数の端子
を導出したモールド型ＩＣとして構成され、前記テスト
回路基板がこのモールド型ＩＣを装着するソケットを有
する。
【００１９】また、この発明による半導体集積回路の試
験装置は、前記半導体集積回路が半導体ウエハに含まれ
ており、前記テスト回路基板には前記半導体集積回路に
コンタクトする複数のプローブ針が設けられている。
【００２０】また、この発明による半導体集積回路の試
験装置は、前記第１、第２、第３回路基板が前記テスト
回路基板に対してほぼ平行な共通の平面上に、並べて配
置されたものである。
【００２１】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行にインターフ
ェイス基板が配置され、このインターフェイス基板は、
前記第１、第２、第３回路基板間の信号のやり取りを行
うとともに、前記テスト回路基板との間の信号のやり取
りを行うものである。
【００２２】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行に第１、第２
インターフェイス基板が配置され、前記第１インターフ
ェイス基板は、前記第１、第２、第３回路基板間の信号
のやり取りを行い、また前記第２インターフェイス基板
は、前記テスト基板との間の信号のやり取りを行うもの
である。
【００２３】また、この発明による半導体集積回路の試
験装置は、前記第１、第２、第３回路基板が前記テスト
回路基板に対して互いにほぼ平行に、しかも相互間に間
隙を介して重なるように配置されたものである。
【００２４】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行にインターフ
ェイス基板が配置され、このインターフェイス基板は、
前記第１、第２、第３回路基板間の信号のやり取りを行
うとともに、前記テスト基板回路との間の信号のやり取
りを行うものである。
【００２５】また、この発明による半導体集積回路の試
験装置は、前記テスト回路基板とほぼ平行に第１、第２
インターフェイス基板が配置され、前記第１インターフ
ェイス基板は、前記第１、第２、第３回路基板間の信号
のやり取りを行い、また前記第２インターフェイス基板
は、前記テスト回路基板との間の信号のやり取りを行う
行うものである。
【００２６】また、この発明による半導体集積回路の試
験装置は、前記インターフェイス基板には、前記試験機
から前記被試験半導体集積回路への試験信号と、前記テ
スト補助装置から前記被試験半導体集積回路への試験信
号とを切替えるリレー回路が搭載されたものである。
【００２７】また、この発明による半導体集積回路の試
験装置は、前記第１インターフェイス基板には、前記テ
スト補助装置の電源部が搭載され、また前記第２インタ
ーフェイス基板には、前記試験機から前記被試験半導体
集積回路への試験信号と、前記テスト補助装置から前記
被試験半導体集積回路への試験信号を切替えるリレー回
路が搭載されたものである。
【００２８】また、この発明による半導体集積回路の試
験方法は、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路を含んだ被試験半導体集積回路を試験する
半導体集積回路の試験方法であって、前記被試験半導体
集積回路と信号のやり取りを行うテスト回路基板の近傍
に、デジタル試験信号を発生して前記被試験半導体集積
回路のＤ／Ａ変換回路に供給するデータ回路と、このデ
ータ回路からのデジタル試験信号をアナログ試験信号に
変換して前記被試験半導体集積回路のＡ／Ｄ変換回路に
供給する試験用Ｄ／Ａ変換回路と、前記被試験半導体集
積回路のＤ／Ａ変換回路のアナログ試験出力をデジタル
試験出力に変換する試験用Ａ／Ｄ変換回路と、前記被試
験半導体集積回路のＡ／Ｄ変換回路からのデジタル試験
出力と前記試験用Ａ／Ｄ変換回路のデジタル試験出力を
記憶する測定データメモリと、前記測定データメモリに
記憶された前記各デジタル試験出力を解析する解析部と
を有し、これらのデータ回路、試験用Ｄ／Ａ変換回路、
試験用Ａ／Ｄ変換回路、測定データメモリ、および解析
部が複数の回路基板に分設されたテスト補助装置を配置
し、試験機からの指示に基づいて前記デジタル試験信号
と前記アナログ試験信号を含む試験信号を被試験半導体
集積回路に与え、前記測定データメモリに記憶された各
デジタル試験出力を前記解析部によって解析した解析結
果を、前記試験機に与えて前記被試験半導体集積回路の
試験を行う。
【００２９】また、この発明による半導体集積回路の試
験方法は、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路を含んだ被試験半導体集積回路を試験する
半導体集積回路の試験方法であって、前記被試験半導体
集積回路と信号のやり取りを行うテスト回路基板の近傍
に、デジタル試験信号を発生して前記被試験半導体集積
回路のＤ／Ａ変換回路に供給するデータ回路と、このデ
ータ回路からのデジタル試験信号をアナログ試験信号に
変換して前記被試験半導体集積回路のＡ／Ｄ変換回路に
供給する試験用Ｄ／Ａ変換回路と、前記被試験半導体集
積回路のＤ／Ａ変換回路のアナログ試験出力をデジタル
試験出力に変換する試験用Ａ／Ｄ変換回路と、前記被試
験半導体集積回路のＡ／Ｄ変換回路からのデジタル試験
出力と前記試験用Ａ／Ｄ変換回路のデジタル試験出力を
記憶する測定データメモリと、前記測定データメモリに
記憶された前記各デジタル試験出力を解析する解析部
と、少なくとも前記試験用Ｄ／Ａ変換回路と前記試験用
Ａ／Ｄ変換回路とを搭載した第１回路基板と、少なくと
も前記測定データメモリを搭載した第２回路基板と、少
なくとも前記解析部を搭載した第３回路基板とを有する
テスト補助装置を配置し、試験機からの指示に基づいて
前記デジタル試験信号と前記アナログ試験信号を含む試
験信号を被試験半導体集積回路に与え、前記測定データ
メモリに記憶された各デジタル試験出力を前記解析部に
よって解析した解析結果を、前記試験機に与えて前記半
導体集積回路の試験を行う。
【００３０】また、この発明による半導体集積回路の試
験方法は、前記テスト補助装置の前記第１回路基板と第
２回路基板と第３回路基板が、互いにほぼ平行に、しか
も前記テスト回路基板に対してほぼ垂直に配置され、試
験が行われる。
【００３１】また、この発明による半導体集積回路の試
験方法は、前記テスト回路基板とほぼ平行にインターフ
ェイス基板が配置され、このインターフェイス基板は、
前記第１、第２、第３回路基板間の信号のやり取りを行
うとともに、前記テスト基板との間の信号のやり取りを
行いながら試験を行う。
【００３２】また、この発明による半導体集積回路の試
験方法は、前記テスト回路基板とほぼ平行に第１、第２
インターフェイス基板が配置され、前記第１インターフ
ェイス基板は、前記第１、第２、第３回路基板間の信号
のやり取りを行い、また前記第２インターフェイス基板
は、前記テスト回路基板との間の信号のやり取りを行い
ながら試験を行う。
【００３３】また、この発明による半導体集積回路の試
験方法は、前記テスト回路基板の近傍に前記試験機のテ
ストヘッド部が配置され、このテストヘッド部はそれを
貫通するスコープ穴を有し、前記第１、第２、第３の回
路基板が、このスコープ穴内に位置するように配置され
て試験が行われる。
【００３４】また、この発明による半導体集積回路の試
験方法は、前記半導体集積回路が半導体集積回路チップ
をモールド樹脂で覆いこのモールド樹脂から複数の端子
を導出したモールド型ＩＣとして構成され、前記テスト
回路基板にこのモールド型ＩＣが装着された状態で試験
が行われる。
【００３５】さらに、この発明による半導体集積回路の
試験方法は、前記半導体集積回路が半導体ウエハに含ま
れており、前記テスト回路基板に設けられた複数のプロ
ーブ針が前記半導体ウエハにコンタクトした状態で試験
が行われる。
【００３６】
【発明の実施の形態】実施の形態１．図１はこの発明に
よる半導体集積回路の試験装置の実施の形態１の構成を
示す図である。（ａ）図はこの実施の形態１の主要部を
示す側面図であり、（ｂ）図は試験機（テスタ本体）を
含む実施の形態１の上面図である。
【００３７】この図１に示す実施の形態１の試験装置
は、被試験半導体集積回路（ＤＵＴ）１がＬＳＩチップ
または半導体ウエハ２に含まれている場合、すなわち半
導体集積回路の前工程で用いられる試験装置である。こ
の試験装置は、プロ−ビング装置（プローバ）１０、試
験機（ＬＳＩテスタ本体）２０、この試験機２０のテス
トヘッド部２５およびテスト補助装置（ＢＯＳＴ装置）
３０を備えている。なお、ＢＯＳＴ装置３０は、外付け
自己診断装置であり、BUILT-OFF-SELF-TESTの略称であ
る。
【００３８】まず、ＤＵＴ１は、たとえばシステムＬＳ
Ｉであり、多数のロジック回路、メモリ回路、および複
数のＡ／Ｄ変換回路、複数のＤ／Ａ変換回路を含んで構
成される。各Ａ／Ｄ変換回路は、アナログ信号をデジタ
ル信号に変換し、また各Ｄ／Ａ変換回路はデジタル信号
をアナログ信号に変換するものである。この種のＤＵＴ
１は、アナログ信号と、デジタル信号の両方の信号を扱
うもので、いわゆるミックス・ド・シグナル型システム
ＬＳＩである。ＤＵＴ１としては、複数のチップを共通
の回路基板上に集積したミックス・ド・シグナル型の混
成集積回路（ハイブリッドＩＣ）も使用できる。
【００３９】プロービング装置（プローバ）１０は、テ
スト回路基板１１を有し、このテスト回路基板１１はこ
の実施の形態１では、プローブカードとして構成され、
その下面中央に多数のプローブ針１２が設けられてい
る。このプローブ針１２は、ＤＵＴ１を含むＬＳＩチッ
プまたは半導体ウエハ２に接触するように設置され、Ｄ
ＵＴ１の所定部分に所定の電圧、電流または信号を与
え、また別の所定部分から所定の電圧、電流または信号
を取り出す。
【００４０】試験機２０のテストヘッド部２５は、試験
機２０にケーブル２１を介して接続されており、試験機
２０からの電源電圧、クロック信号、制御信号、および
試験信号をＤＵＴ１に供給し、また試験機２０からの電
源電圧、テストＮｏ．コードなどのテスト指令信号、Ｂ
ＯＳＴ制御信号をＢＯＳＴ装置３０に供給する。このテ
ストヘッド部２５は、たとえば四角柱状に形成されてお
り、その中心部にはテストヘッド部２５を貫通する円形
のスコープ穴２６が形成されている。このスコープ穴２
６はたとえば１２０から１３０ミリメートルの直径を有
する。プロービング装置１０の上には、環状のポゴリン
グ１３が配置され、さらにこのポゴリング１３上には環
状のアタッチメントボード１４が配置され、このアタッ
チメントボード１４の上に、テストヘッド部２５が配置
される。このテストヘッド部２５からの電圧、信号は、
アタッチメントボード１４、ポゴリング１３を介してテ
スト回路基板１１に供給され、このテスト回路基板１１
から、ＤＵＴ１およびＢＯＳＴ装置３０に供給される。
【００４１】ＢＯＳＴ装置３０は、テスト回路基板１１
上に配置される。このＢＯＳＴ装置３０は、５枚の回路
基板３１、３２、３３、３４、３５から構成される。回
路基板３１、３２、３３は、互いに平行に、しかもテス
ト回路基板１１に対して垂直に配置され、残りの回路基
板３４、３５はテスト回路基板１１に対して平行に互い
に重なるように配置されている。回路基板３４、３５
は、インターフェイス基板である。インターフェイス基
板３５は、テスト回路基板１１のすぐ上に間隔を置いて
配置され、このインターフェイス基板３５の上にインタ
ーフェイス基板３４が間隔をおいて配置される。回路基
板３１、３２、３３は、このインターフェイス基板３４
の上に互いに間隔をおいて配置される。
【００４２】ＢＯＳＴ装置３０の回路基板３４、３５
は、環状のポゴリング１３の内周の内部空間に配置さ
れ、回路基板３１、３２、３３はこれらの回路基板３
４、３５から垂直に延び、アタッチメントボード１４の
内周の内部空間を経て、テストヘッド部２５のスコープ
穴２６内の内部空間に延びている。このように、ＢＯＳ
Ｔ装置３０は、テスト回路基板１１上に残された空間、
具体的には、ポゴリング１３、アタッチメントボード１
４、およびスコープ穴２６の内部空間を利用して配置さ
れている。
【００４３】図２は実施の形態１における電気回路構成
を示すブロック図である。ＤＵＴ１は、アナログ信号を
デジタル信号に変換するＡ／Ｄ変換回路５１と、デジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路５２を
含んでいる。ＤＵＴ１は、実際には多数のＡ／Ｄ変換回
路５１と、多数のＤ／Ａ変換回路５２を含むが、図２に
は代表的にそれぞれ１つのＡ／Ｄ変換回路５１と、Ｄ／
Ａ変換回路５２を示している。
【００４４】ＢＯＳＴ装置３０は、ＤＵＴ１のＡ／Ｄ変
換回路５１に対してアナログ試験信号を供給する試験用
Ｄ／Ａ変換回路６１と、ＤＵＴ１のＤ／Ａ変換回路５２
からのアナログ試験出力をデジタル試験出力に変換する
試験用Ａ／Ｄ変換回路６２とを有し、さらにＤＡＣ入力
データ回路（ＤＡＣカウンタ）６３、データ書き込み制
御回路６４、測定データメモリアドレスカウンタ６５、
測定データメモリ６６、基準クロック回路６７、クロッ
ク発生回路６８、及びＤＳＰ解析部６９を有する。ＤＳ
Ｐ解析部６９はＤＳＰプログラムＲＯＭ７０を有してい
る。
【００４５】さらに、ＢＯＳＴ装置３０はＢＯＳＴ電源
７１、複数のリレーＲＹ１からＲＹ４を有するリレー回
路ＲＹを含んでいる。ＢＯＳＴ電源７１は、ＢＯＳＴ装
置３０の各回路に電源電圧を供給する電源であり、また
リレー回路ＲＹは、ＢＯＳＴ装置３０からＤＵＴ１への
試験信号と、テストヘッド部２５からＤＵＴ１への試験
信号とを切替える。ＢＯＳＴ装置３０からＤＵＴ１への
試験信号は、Ｄ／Ａ変換回路６１からＡ／Ｄ変換回路５
１へのアナログ試験信号、ＤＡＣ入力データ回路６３か
らＤ／Ａ変換回路５２へのデジタル試験信号を含んでい
る。これらの試験信号はリレーＲＹ１、ＲＹ２の切替え
により、テストヘッド部２５から直接供給することもで
きる。このテストヘッド部２５からの試験信号には、Ｄ
ＡＣ入力データ回路６３では生成できないテストデータ
も含まれる。この試験信号の切替えに伴い、リレー回路
ＲＹはまた、ＤＵＴ１からの試験出力をも切替える。Ａ
／Ｄ変換回路５１からのアナログ試験出力は、通常ＢＯ
ＳＴ装置３０の測定データメモリ６６に供給され、また
Ｄ／Ａ変換回路５２からのデジタル試験出力はＡ／Ｄ変
換回路６２を経て測定データメモリ６６に供給される
が、テストヘッド部２５からの試験信号が与えられると
きには、これらの試験出力はリレーＲＹ３、ＲＹ４によ
り、テストヘッド部２５に供給される。テストヘッド部
２５からの試験信号には、ＢＯＳＴ装置３０とＤＵＴ１
との間の接続をチェックするための試験信号、ＢＯＳＴ
装置３０の動作診断を行う試験信号も含まれる。
【００４６】試験用Ｄ／Ａ変換回路６１、試験用Ａ／Ｄ
変換回路６２は、図１の第１回路基板３１に搭載されて
おり、ＤＡＣ入力データ回路６３、データ書き込み制御
回路６４、測定データメモリアドレスカウンタ６５、測
定データメモリ６６、基準クロック回路６７およびクロ
ック発生回路６８は、図１の第２回路基板３２に搭載さ
れており、またＤＳＰ解析部６９は、図１の第３回路基
板３３に搭載されている。図１のインターフェイス基板
３４には、回路基板３１、３２、３３間の相互接続機能
が搭載されるとともに、リレー回路ＲＹが搭載される。
図１のインターフェイス基板３５には、ＢＯＳＴ装置３
０とテスト回路基板１１（テストヘッド部２５）との間
の相互接続機能が搭載されるとともに、ＢＯＳＴ電源７
１が搭載される。
【００４７】実施の形態１における回路基板３１〜３
３、インターフェイス基板３４、３５に搭載される機
能、回路部品を整理すると次の通りになる。 第１回路基板３１：Ｄ／Ａ変換回路６１、Ａ／Ｄ変換回
路６２ 第２回路基板３２：ＤＡＣ入力カウンタ６３、データ書
き込み制御回路６４、測定データメモリアドレスカウン
タ６５、測定データメモリ６６、基準クロック回路６
７、およびクロック発生回路６８ 第３回路基板３３：ＤＳＰ解析部６９ インターフェイス基板３４：回路基板３１〜３３の間の
相互接続機能、およびリレー回路ＲＹ インターフェイス基板３５：ＢＯＳＴ装置とテスト回路
基板１１（テストヘッド部）との間の相互接続機能、お
よびＢＯＳＴ電源７１
【００４８】試験指令信号は、試験機２０から供給され
る。この指令にはテストＮｏ．コードが含まれる。この
指令は、テストヘッド部２５に供給され、このテストヘ
ッド部２５から、アタッチメントボード１４、ポゴリン
グ１３を経て、テスト回路基板１１に供給され、さらに
このテスト回路基板からＢＯＳＴ装置３０のインターフ
ェイス基板３５、インターフェイス基板３４を経て、回
路基板３２に与えられる。試験用のデジタル試験信号
（テストデータ）は回路基板３２に搭載されたＤＡＣ入
力データ回路６３に蓄えられており、試験機２０からの
試験指令信号に基づき、このＤＡＣ入力データ回路６３
からのテストデータは、インターフェイス基板３４、３
５、テスト回路基板１１を経てＤＵＴ１のＤ／Ａ変換回
路５２に与えられ、またインターフェイス基板３４を経
て、回路基板３１上の試験用Ｄ／Ａ変換回路６１にも供
給される。Ｄ／Ａ変換回路６１に供給されたデジタル試
験信号（テストデータ）はアナログ試験信号に変換さ
れ、回路基板３１からインターフェイス基板３４、３
５、およびテスト回路基板１１を経て、ＤＵＴ１のＡ／
Ｄ変換回路５１に供給される。テストデータは、このＤ
ＵＴ１のＡ／Ｄ変換回路５１でデジタル試験出力に変換
され、テスト回路基板１１、インターフェイス基板３
５、インターフェイス基板３４を経て、回路基板３２に
搭載された測定データメモリ６６に供給される。
【００４９】一方、ＤＡＣ入力データ回路６３からＤＵ
Ｔ１のＤ／Ａ変換回路５２に供給されたデジタル試験信
号は、Ｄ／Ａ変換回路５２でアナログ試験出力に変換さ
れ、これがテスト回路基板１１、インターフェイス基板
３５、インターフェイス基板３４を経て、回路基板３１
上の試験用Ａ／Ｄ変換回路６２に供給されてデジタル試
験出力に変換され、この変換出力はインターフェイス基
板３４を経て回路基板３２上の測定データメモリ６６に
供給される。測定データメモリ６６は、これらのＤＵＴ
１のＡ／Ｄ変換回路５１から供給されるデジタル試験出
力と、Ｄ／Ａ変換回路５２からＡ／Ｄ変換回路６２を経
て供給されるデジタル試験出力とを、順次決められたア
ドレスに記憶する。
【００５０】ＤＵＴ１のＡ／Ｄ変換回路５１、ＢＯＳＴ
装置３０のＡ／Ｄ変換回路６２は、順次アナログ信号を
デジタル信号に変換するが、１つのデジタル信号を発生
する毎にＢＵＳＹ信号をそれぞれ出力する。これらのＢ
ＵＳＹ信号は、ともにＢＯＳＴ装置３０の回路基板３２
上のデータ書き込み制御回路６４に供給される。ＤＵＴ
１のＡ／Ｄ変換回路５１からのＢＵＳＹ信号は、テスト
回路基板１１、インターフェイス基板３５、インターフ
ェイス基板３４を経て、回路基板３２上のデータ書き込
み制御回路６４に供給され、またＡ／Ｄ変換回路６２か
らのＢＵＳＹ信号は、回路基板３１からインターフェイ
ス基板３４を経て回路基板３２に供給される。データ書
き込み制御回路６４は、供給されたＢＵＳＹ信号に基づ
き、ＤＡＣ入力データ回路６３のデジタルテストデータ
をデータ単位毎に次のデジタルテストデータに順次進
め、また測定データメモリアドレスカウンタ６５に対し
ては、測定データメモリ６６のアドレスを順次進めるよ
うに作用する。
【００５１】このように、ＢＵＳＹ信号により、ＤＡＣ
入力データ回路６３では、ＤＵＴ１で変換されるデジタ
ルテストデータのコードが進められ、また測定データメ
モリ６６では、ＤＵＴ１で変換されたデジタル試験出力
を記憶するアドレスが順次進められる結果、ＤＵＴ１で
は、Ａ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２において
順次試験に必要な変換が進められ、その変換された測定
データが測定データメモリ６６に順次記憶されていく。
以降は、ＢＯＳＴ装置３０のＤＳＰ解析部６９で設定さ
れた最終コードになるまで、変換テストが進められ、そ
の結果が測定データメモリ６６にすべて記憶される。
【００５２】上記ＤＵＴ１のＡ／Ｄ変換回路５１、Ｄ／
Ａ変換回路５２による変換試験の終了後、ＢＯＳＴ装置
３０の回路基板３３上のＤＳＰ解析部６９はＤＳＰプロ
グラムＲＯＭ７０に記憶されたプログラムを用い、イン
ターフェイス基板３４を介して、回路基板３２上の測定
データメモリ６６に記憶されている変換データを順次読
み出し、変換特性の解析を行う。この解析は、Ａ／Ｄ変
換特性パラメータ、Ｄ／Ａ変換特性パラメータ、微分直
線性、積分非直線性誤差などの算出を含み、解析結果を
示すエラーコード（Ｐａｓｓ／Ｆａｉｌ情報）がＢＯＳ
Ｔ装置３０の回路基板３３上のＤＳＰ解析部６９から、
インターフェイス基板３４、３５、テスト回路基板１
１、ポゴリング１３、アタッチメントボード１４、テス
トヘッド部２５を経て、試験機（テスタ本体）２０に送
信され、この試験機２０でテスト結果処理が行われる。
【００５３】試験機２０は、本体内にテストパターン発
生器（ＴＰＧ）２２、電源部２３を有し、テストヘッド
部２５内にピンエレクトロニクス部２７を有し、ＢＯＳ
Ｔ電源７１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴ
装置３０との間でＢＯＳＴ制御信号ＢＣをやり取りす
る。この電源電圧Ｖｄの供給およびＢＯＳＴ制御信号Ｂ
Ｃのやり取りは、テストヘッド部２５からアタッチメン
トボード１４およびポゴリング１３を経てテスト回路基
板１１との間で行われ、電源電圧Ｖｄはインターフェイ
ス基板３５上のＢＯＳＴ電源部７１へ供給される。試験
機２０からＢＯＳＴ装置３０へ入力されるテスト解析Ｎ
ｏ．、コードなどは、テストプログラムに記述されたテ
スト信号条件に基づき、試験機２０に内蔵されたテスト
パターン発生器２２により、他のＤＵＴ１のテストと同
様に、テストパターン信号として発生させ、複数の信号
入出力ピンを備えたテストヘッド部２５のピンエレクト
ロニクス部２７を通して、テスト回路基板１１、ＢＯＳ
Ｔ装置３０に供給される。一方、ＢＯＳＴ装置３０から
出力されるテスト解析結果（Ｐａｓｓ／Ｆａｉｌ情報）
は、テストヘッド部２５のピンエレクトロニクス部２７
に送られ、このピンエレクトロニクス部２７の判定部に
て、テストパターン信号との比較、判定に基づき、その
結果情報を取り込む。
【００５４】実施の形態１において、ＢＯＳＴ装置３０
を構成する５枚の回路基板３１〜３５がテスト回路基板
１１の近傍に配置され、ＤＵＴ１のＡ／Ｄ変換回路５
１、Ｄ／Ａ変換回路５２の変換試験を行う機能を備えて
いるので、この変換試験はＢＯＳＴ装置３０で実行する
ことができる。この結果、テスト回路基板１１とＢＯＳ
Ｔ装置３０間のアナログ測定系ラインを短縮でき、ノイ
ズによる測定誤差の発生を充分小さく抑制し、高精度の
試験を実現でき、併せてテスト回路基板１１とその近傍
のＢＯＳＴ装置３０間の信号のやり取りに基づき、より
高速度で試験を行うことができる。ＢＯＳＴ装置３０と
試験機２０との間では、アナログ測定系ラインをなくす
ることができ、試験精度の向上が図られる。またＢＯＳ
Ｔ装置３０上で、必要な変換試験を終了して、試験機２
０にはその結果を送信するので、変換データを試験機２
０に送信するものに比べ、試験速度の向上を図ることが
できる。
【００５５】実施の形態１において、ＤＵＴ１のＡ／Ｄ
変換回路５１、Ｄ／Ａ変換回路５２の変換試験機能がＢ
ＯＳＴ装置３０に配置されるので、試験機２０にはその
ための大きな機能を付加する必要がなく、このため試験
機２０の高価格化を防ぎ、従来の低速のテスタを流用す
ることも可能となる。なお、特別な測定機能を持った試
験機２０を製作する場合、テスタのハードウエア構成に
よる機能拡張に対して制約があり、またテスタ本来の改
造を併発するため、開発コストが高騰するおそれがあ
る。実施の形態１によれば、一般的なテスタに標準的に
装備されているテストパターン発生器、ピンエレクトロ
ニクスを利用するので、各種テスタ仕様、制約に影響を
受けずにＢＯＳＴ装置の構成、制御が可能であり、各種
テスタへの適用が可能となる。
【００５６】さて、実施の形態１のＢＯＳＴ装置３０の
基板構成について、図３（ａ）（ｂ）（ｃ）、図４、お
よび図５を用いてさらに詳細に説明する。図３（ａ）は
実施の形態１のＢＯＳＴ装置３０の基板構成の展開図で
あり、図３（ｂ）はその側面図、図３（ｃ）はアングル
タイプコネクタの構成図である。図４は実施の形態１の
ＢＯＳＴ装置３０の基板組立側面図、図５はその組立外
観を示す斜視図である。
【００５７】まず、基板構成の概念を説明する。回路基
板３１、３２、３３は、図３（ａ）に示すように、少し
縦長の長方形の基板であり、その上端部には、基板の厚
さの方向に接続するためのストレートタイプコネクタＣ
Ｎ２、ＣＮ３が表裏に設けられ、またその下端部には、
基板の主面と平行方向に接続するためのアングルタイプ
コネクタＣＮ１が設けられる。アングルタイプコネクタ
ＣＮ１は、図３（ｃ）に示すように、信号ピン８０が途
中で直角に折曲がり、基板の主面と平行になったプラグ
インコネクタである。ストレートタイプコネクタＣＮ
２、ＣＮ３は、信号ピン８０が基板と垂直な通常のプラ
グインコネクタである。インターフェイス基板３４の上
面には、各回路基板３１、３２、３３のアングルタイプ
コネクタＣＮ１が垂直に挿入される３つのストレートタ
イプコネクタＣＮ４、ＣＮ５、ＣＮ６が設けられ、その
下面にはインターフェース基板３５との接続用のストレ
ートタイプコネクタＣＮ７、ＣＮ８、ＣＮ９が配置され
ている。インターフェイス基板３５の上面には、インタ
ーフェイス基板３４との接続用のストレートタイプコネ
クタＣＮ１０、ＣＮ１１、ＣＮ１２が設けられる。イン
ターフェイス基板３５と、テスト回路基板１１との接続
には、（ａ）ケーブルによる固定配線接続、（ｂ）コネ
クタによる相互接続、および（ｃ）コネクタを介したケ
ーブル接続の中の何れかが用いられる。（ａ）は着脱不
可能であるが、（ｂ）（ｃ）は着脱可能である。
【００５８】図４は、各回路基板３１、３２、３３、イ
ンターフェイス基板３４、３５を組み立てた状態を示す
側面図である。回路基板３１、３２、３３は、上端部の
コネクタＣＮ２、ＣＮ３を互いに嵌めあった状態で組み
合わされ、その下端部のコネクタＣＮ１を、インターフ
ェイス基板３４のコネクタＣＮ４、ＣＮ５、ＣＮ６に嵌
め込んで組み立てられる。回路基板３１、３２、３３の
相互間には、スペーサ８１が配置される。インターフェ
イス基板３４は、コネクタＣＮ７、ＣＮ８、ＣＮ９をイ
ンターフェイス基板３５のコネクタＣＮ１０、ＣＮ１
１、ＣＮ１２に嵌め込んで組立てられる。インターフェ
イス基板３４、３５の相互間には、支柱またはスペーサ
８２が配置される。インターフェイス基板３５は、テス
ト回路基板１１の上に、スペーサ８３を介して設置さ
れ、図４の例では、固定配線接続８４によって、テスト
回路基板１１に機械的に固定されるとともに、電気的に
も接続される。
【００５９】図５に示すように、長方形の回路基板３
１、３２、３３は互いに平行するように重ね合わされ、
円形のインターフェイス基板３４、３５の内のインター
フェイス基板３４に組み合わされる。インターフェイス
基板３５は、テスト回路基板１１の上に取り付けられ、
電気接続される。インターフェイス基板３４、３５は、
ポゴリング１３の内部空間に配置され、回路基板３１、
３２、３３はこれらのインターフェイス基板３４、３５
から垂直に立ち上がり、アタッチメントボード１４の内
部空間を通り、テストヘッド部２５のスコープ穴２６の
内部空間に延びる。なお、インターフェイス基板３４、
３５を円形基板として構成したのは、市販されているテ
スタのＢＯＳＴ搭載空間が円形のものが多いためである
が、円形に限らず、正方形、長方形など他の形状の基板
とすることももちろん可能である。
【００６０】このように、ＢＯＳＴ装置３０を、必要な
ＢＯＳＴ機能に応じて、モジュール化して５枚の回路基
板３１〜３５により分割構成することにより、ＢＯＳＴ
装置３０の小型化が図られ、テスト回路基板１１とテス
トヘッド部２５の間のスペースを有効に活用し、そこに
組み込むことが可能となる。併せて、このＢＯＳＴ装置
３０のモジュール化により、ＢＯＳＴ装置３０の機能拡
充、装置構成変更に対するフレキシビリテイ（柔軟性）
が向上する。たとえば、回路基板３１、３２およびイン
ターフェイス基板３５を標準基板とし、回路基板３３お
よびインターフェイス基板３４を測定対象に応じて交
換、変更するなど、標準基板のリサイクル性を向上さ
せ、低価格化を図ることができる。
【００６１】実施の形態２．図６はこの発明による半導
体集積回路の試験装置の実施の形態２のＤＵＴ部分を示
す側面図である。この実施の形態２では、テストヘッド
部２５が実施の形態１と上下を逆にして配置されてお
り、このテストヘッド部２５の上に、テスト回路基板１
１が配置されている。このテスト回路基板１１はこの実
施の形態１では、ＤＵＴボードであり、その上面中央に
は、ＤＵＴソケット１５が取り付けられており、半導体
集積回路の搬送装置（ハンドラ）１６によって搬送され
たモールド型ＩＣがＤＵＴ１として、ソケット１５に挿
入される。この実施の形態２は、いわゆる半導体集積回
路の後工程で使用される試験装置であり、モールドし
て、完成した形の半導体集積回路、すなわちモールド樹
脂で封止され、このモールド樹脂から複数の端子を導出
したモールド型ＩＣが試験される。
【００６２】この実施の形態２では、ＢＯＳＴ装置３０
は実施の形態１と同じに構成されるが、実施の形態１と
は上下を逆にして、テスト回路基板１１から固定配線接
続８４によって垂下する形態で、テスト回路基板１１の
下に組み付けられる。具体的には、円形のインターフェ
イス基板３５が一番上に位置し、その下にそれと平行に
円形のインターフェイス基板３４が配置され、このイン
ターフェイス基板３４の下に、それと垂直に、インター
フェイス基板３４から垂下する形態で、長方形の回路基
板３１、３２、３３が互いに平行に配置される。インタ
ーフェイス基板３４、３５は、テストヘッド部２５のス
コープ穴２６の上部に、テスト回路基板１１と平行に配
置され、回路基板３１、３２、３３も、このスコープ穴
２６の内部空間に配置され、実施の形態１と同様に、ス
ペースの効率的利用が図られる。
【００６３】実施の形態３．図７はこの実施の形態３に
おけるＢＯＳＴ装置３０Ａの基板構成の展開図であり、
図７（ａ）は正面図、図７（ｂ）は回路基板３１〜３３
の側面図、図７（ｃ）はアングルタイプのコネクタＣＮ
１の構成図である。図８はこの実施の形態３のＢＯＳＴ
装置３０Ａの具体的な構成を示す側面図である。この実
施の形態３におけるＢＯＳＴ装置３０Ａも、図１、図６
の試験装置に組み込んで使用される。
【００６４】この実施の形態３のＢＯＳＴ装置３０Ａ
は、インターフェイス基板３５を省略した４枚の回路基
板３１〜３４で構成される。インターフェイス基板３５
が省略されている点を除き、その他の構成は図３、図４
と同じであり、同じ部分は同じ符号で示す。このＢＯＳ
Ｔ装置３０Ａでは、インターフェイス基板３４が、回路
基板３１、３２、３３の間の相互接続機能を持つほか、
併せてＢＯＳＴ装置３０Ａとテスト回路基板１１、試験
機２０、テストヘッド部分２５との相互接続機能をも持
つように構成される。なお、図３、４に示すインターフ
ェイス基板３５には、ＢＯＳＴ電源７１が搭載されてい
たが、このＢＯＳＴ装置３０Ａでは、このＢＯＳＴ電源
７１は、テスト回路基板１１または回路基板３３に搭載
される。インターフェイス基板３４の下面のコネクタＣ
Ｎ７、ＣＮ８、ＣＮ９は、テスト回路基板１１の上面に
設けられたストレートタイプコネクタＣＮ１３、ＣＮ１
４、ＣＮ１５にプラグイン形態で嵌め込まれる。
【００６５】この実施の形態３では、回路基板数が４枚
となり、実施の形態１のＢＯＳＴ装置３０に比べ、より
少ない回路基板数で、より小型のＢＯＳＴ装置３０Ａを
構成できる。
【００６６】実施の形態４．図９はこの実施の形態４に
おけるＢＯＳＴ装置３０Ｂの基板構成の展開図であり、
図９（ａ）は正面図、図９（ｂ）は回路基板３１〜３３
の側面図、図９（ｃ）はアングルタイプのコネクタＣＮ
１の構成図である。図１０はこの実施の形態３のＢＯＳ
Ｔ装置３０Ｂの具体的な構成を示す側面図である。この
実施の形態４のＢＯＳＴ装置３０Ｂも、図１、図６の試
験装置に組み込まれる。
【００６７】この実施の形態４のＢＯＳＴ装置３０Ｂ
は、インターフェイス基板３４、３５を省略した３枚の
回路基板３１〜３３で構成される。インターフェイス基
板３４、３５が省略されている点を除き、その他の構成
は図３、図４と同じであり、同じ部分は同じ符号で示
す。このＢＯＳＴ装置３０Ｂでは、テスト回路基板１１
が、回路基板３１、３２、３３の間の相互接続機能を持
つほか、併せてＢＯＳＴ装置３０Ｂと試験機２０、テス
トヘッド部分２５との相互接続機能をも持つように構成
される。なお、図３、図４に示すインターフェイス基板
３５には、ＢＯＳＴ電源７１が搭載されていたが、この
ＢＯＳＴ装置３０Ｂでは、このＢＯＳＴ電源７１は、テ
スト回路基板１１または回路基板３３に搭載される。ま
たインターフェイス基板３５に搭載されていたリレー回
路ＲＹは、テスト回路基板１１または回路基板３１に搭
載される。回路基板３１では、Ｄ／Ａ変換回路６１、Ａ
／Ｄ変換回路６２とともに、このリレーが搭載されるこ
とになる。３枚の各回路基板３１、３２、３３の下端部
のアングルタイプコネクタＣＮ１は、テスト回路基板１
１の上面に設けられたストレートタイプコネクタＣＮ１
３、ＣＮ１４、ＣＮ１５にプラグイン形態で、回路基板
３１、３２、３３の主面と平行な方向に、テスト回路基
板１１に垂直に嵌め込まれる。
【００６８】この実施の形態４では、回路基板数が３枚
となり、実施の形態１のＢＯＳＴ装置３０に比べ、より
少ない回路基板数で、より小型のＢＯＳＴ装置３０Ｂを
構成できる。
【００６９】実施の形態５．この実施の形態５は、３枚
の回路基板３１、３２、３３を、テスト回路基板１１と
平行な共通の平面上に、並べて配置したＢＯＳＴ装置３
０Ｃを用いるものである。図１１（ａ）はこのＢＯＳＴ
装置３０Ｃの基板構成を示す側面図であり、図１１
（ｂ）はその正面図、図１１（ｃ）は、この実施の形態
５で使用されるストレートタイプのコネクタを示す。こ
の実施の形態５のＢＯＳＴ装置３０Ｃも、図１、図６の
試験装置に組み込んで使用される。
【００７０】この実施の形態５では、長方形のインター
フェイス基板３４、３５が使用され、これらのインター
フェイス基板３４、３５は、テスト回路基板１１に平行
に、互いに間隔をおいて重なるようにして、テスト回路
基板１１上に配置される。インターフェイス基板３５
は、テスト回路基板１１のすぐ上に配置され、固定配線
接続８４によってテスト回路基板１１に機械的に固定さ
れ、併せて電気的に接続される。インターフェイス基板
３４は、インターフェイス基板３５の上に支柱またはス
ペーサ８２を介して配置される。３枚の長方形の回路基
板３１、３２、３３は、インターフェイス基板３４の上
に、並べて配置される。これらの回路基板３１、３２、
３３は、テスト回路基板１１と平行な共通の平面上に配
置される。回路基板３１〜３３、インターフェイス基板
３４、３５に搭載される機能、回路部品は、段落００４
７で説明した通りである。
【００７１】各回路基板３１、３２、３３の右端部の下
面には、コネクタＣＮ１がそれぞれ配置され、その左端
部の下面には、それぞれコネクタＣＮ２が配置され、左
端部の上面にはコネクタＣＮ３が配置される。インター
フェイス基板３４の上面には、３つのコネクタＣＮ４
と、３つのコネクタＣＮ５がそれぞれ配置され、このコ
ネクタＣＮ４、ＣＮ５には、各回路基板３１、３２、３
３のコネクタＣＮ１とコネクタＣＮ２が嵌め込まれる。
インターフェイス基板３４の下面には、コネクタＣＮ
６、ＣＮ７が設置され、このコネクタＣＮ６、ＣＮ７
は、インターフェイス基板３５の上面のコネクタＣＮ
８、ＣＮ９に嵌め込まれる。この実施の形態５で使用さ
れるすべてのコネクタは、図１１（ｃ）に示すストレー
トタイプのコネクタである。
【００７２】この実施の形態５のＢＯＳＴ装置３０Ｃ
は、回路基板３１〜３３の並べ置きが可能で、しかもそ
の垂直方向の搭載寸法に制約があるような場合に、特に
好適である。
【００７３】実施の形態６．この実施の形態６は、実施
の形態５のＢＯＳＴ装置３０Ｃにおいて、実施の形態３
と同様にインターフェイス基板３５を削除したＢＯＳＴ
装置３０Ｄを使用するものであり、このＢＯＳＴ装置３
０Ｄの基板構成の側面図を図１２に示す。このＢＯＳＴ
装置３０Ｄも、図１、図６の試験装置に組み込んで使用
される。
【００７４】インターフェイス基板３５が省略されたた
め、インターフェイス基板３４の下面のコネクタＣＮ
６、ＣＮ７が、テスト回路基板１１の上面に設けられた
ストレートタイプコネクタＣＮ１０、ＣＮ１１に嵌め込
まれる。インターフェイス基板３４は、回路基板３１〜
３３の間の相互接続機能に加え、ＢＯＳＴ装置３０Ｄと
テスト回路基板１１およびそれに接続されるテストヘッ
ド部２５、試験機２０との間の相互接続機能を持ち、ま
たリレー回路ＲＹを搭載する。なお、インターフェイス
基板３５に搭載されていたＢＯＳＴ電源７１は、テスト
回路基板１１または回路基板３３に搭載される。
【００７５】この実施の形態６は実施の形態５に比べ、
回路基板数を４枚と減少でき、より小型のＢＯＳＴ装置
３０Ｄを実現できる。
【００７６】実施の形態７．この実施の形態７は、実施
の形態５のＢＯＳＴ装置３０Ｃにおいて、実施の形態４
と同様にインターフェイス基板３４、３５を削除したＢ
ＯＳＴ装置３０Ｅを使用するものであり、このＢＯＳＴ
装置３０Ｅの基板構成の側面図を図１３に示す。このＢ
ＯＳＴ装置３０Ｅも、図１、図６の試験装置に組み込ん
で使用される。
【００７７】インターフェイス基板３４、３５が省略さ
れたため、各回路基板３１、３２、３３の下面のコネク
タＣＮ１、ＣＮ２が、テスト回路基板１１の上面に設け
られたコネクタＣＮ１０、ＣＮ１１に嵌め込まれる。テ
スト回路基板１１の上面には、少なくとも、各回路基板
３１、３２、３３のコネクタＣＮ１が嵌め込まれる３個
のコネクタＣＮ１０と、各回路基板３１、３２、３３の
コネクタＣＮ２が嵌め込まれる３個のコネクタＣＮ１１
が配置される。テスト回路基板１１は、回路基板３１〜
３３の間の相互接続機能に加え、ＢＯＳＴ装置３０Ｅと
テスト回路基板１１およびそれに接続されるテストヘッ
ド部２５、試験機２０との間の相互接続機能を持つ。な
お、インターフェイス基板３５に搭載されていたＢＯＳ
Ｔ電源７１は、テスト回路基板１１または回路基板３３
に搭載され、またインターフェイス基板３４に搭載され
ていたリレー回路ＲＹは、テスト回路基板１１または回
路基板３１に搭載される。
【００７８】この実施の形態７は実施の形態５に比べ、
回路基板数を３枚と減少でき、より小型のＢＯＳＴ装置
３０Ｅを実現できる。
【００７９】実施の形態８．この実施の形態８は、３枚
の回路基板３１、３２、３３を、テスト回路基板１１と
平行に、互いに間隔を介して重ねた構成のＢＯＳＴ装置
３０Ｆを用いるものである。図１４（ａ）はこのＢＯＳ
Ｔ装置３０Ｆの基板構成を示す側面図であり、図１４
（ｂ）はその正面図、図１４（ｃ）は、この実施の形態
８で使用されるストレートタイプのコネクタを示す。こ
のＢＯＳＴ装置３０Ｆも、図１、図６の試験装置に組み
込んで使用される。
【００８０】この実施の形態８では、長方形のインター
フェイス基板３４、３５が使用され、これらのインター
フェイス基板３４、３５は、テスト回路基板１１と平行
に、互いに間隔をおいて、重なるようにしてテスト回路
基板１１上に配置される。インターフェイス基板３５
は、テスト回路基板１１のすぐ上に配置され、固定配線
接続８４によってテスト回路基板１１に機械的に固定さ
れ、併せて電気的に接続される。インターフェイス基板
３４は、インターフェイス基板３５の上に支柱またはス
ペーサ８２を介して配置される。３枚の回路基板３１、
３２、３３は、インターフェイス基板３４の上に、互い
に平行に、間隔を置いて配置される。インターフェイス
基板３４のすぐ上には、回路基板３２が配置され、この
回路基板３２の上には回路基板３３が、さらにこの回路
基板３３の上には回路基板３１が配置される。これらの
回路基板３１〜３３、インターフェイス基板３４、３５
に搭載される機能、回路部品は、段落００４７で説明し
たのと殆ど同じであるが、回路基板３１、３２、３３の
間の相互接続機能は、それらの間に配置されるコネクタ
にもたされるので、インターフェイス基板３４からはこ
の回路基板３１、３２、３３の間の相互接続機能は省略
される。
【００８１】各回路基板３１、３２、３３の右端部の下
面には、コネクタＣＮ１がそれぞれ配置され、その上面
には、コネクタＣＮ４が配置される。各回路基板３１、
３２、３３の左端部の下面には、それぞれコネクタＣＮ
２が配置され、その上面にはコネクタＣＮ３が配置され
る。回路基板３１のコネクタＣＮ１、ＣＮ２は、回路基
板３３のコネクタＣＮ４、ＣＮ３にそれぞれ嵌め込ま
れ、回路基板３３のコネクタＣＮ１、ＣＮ２は、回路基
板３２のコネクタＣＮ４、ＣＮ３にそれぞれ嵌め込まれ
る。回路基板３２のコネクタＣＮ１、ＣＮ２は、インタ
ーフェイス基板３４の上面に設けられたコネクタＣＮ
５、ＣＮ６にそれぞれ嵌め込まれ、インターフェイス基
板３４の下面の設けられたコネクタＣＮ７、ＣＮ８が、
インターフェイス基板３５の上面に設けられたコネクタ
ＣＮ９、ＣＮ１０にそれぞれはめこまれる。すべてのコ
ネクタは、図１４（ｃ）に示すストレートタイプのコネ
クタである。
【００８２】この実施の形態８のＢＯＳＴ装置３０Ｆ
は、回路基板３１〜３３の重ね置きが可能で、しかもそ
の垂直方向の搭載寸法に制約があるような場合に、特に
好適である。
【００８３】実施の形態９．この実施の形態９は、実施
の形態８のＢＯＳＴ装置３０Ｆにおいて、実施の形態
３、６と同様にインターフェイス基板３５を削除したＢ
ＯＳＴ装置３０Ｇを使用するものであり、このＢＯＳＴ
装置３０Ｇの基板構成の側面図を図１５に示す。
【００８４】インターフェイス基板３５が省略されたた
め、インターフェイス基板３４の下面のコネクタＣＮ
７、ＣＮ８が、テスト回路基板１１の上面に設けられた
ストレートタイプコネクタＣＮ１１、ＣＮ１２に嵌め込
まれる。インターフェイス基板３４は、回路基板３１〜
３３の間の相互接続機能に加え、ＢＯＳＴ装置３０Ｇと
テスト回路基板１１およびそれに接続されるテストヘッ
ド部２５、試験機２０との間の相互接続機能を持ち、ま
たリレー回路ＲＹを搭載する。なお、インターフェイス
基板３５に搭載されていたＢＯＳＴ電源７１は、テスト
回路基板１１または回路基板３３に搭載される。
【００８５】この実施の形態９は実施の形態８に比べ、
回路基板数を４枚と減少でき、より小型のＢＯＳＴ装置
３０Ｇを実現できる。
【００８６】実施の形態１０．この実施の形態１０は、
実施の形態８のＢＯＳＴ装置３０Ｆにおいて、実施の形
態４、７と同様にインターフェイス基板３４、３５を削
除したＢＯＳＴ装置３０Ｈを使用するものであり、この
ＢＯＳＴ装置３０Ｈの基板構成の側面図を図１６に示
す。このＢＯＳＴ装置３０Ｈも、図１、図６の試験装置
に組み込んで使用される。
【００８７】インターフェイス基板３４、３５が省略さ
れたため、一番下の回路基板３２の下面のコネクタＣＮ
１、ＣＮ２が、テスト回路基板１１の上面に設けられた
コネクタＣＮ１１、ＣＮ１２に嵌め込まれる。テスト回
路基板１１は、ＢＯＳＴ装置３０Ｈとテスト回路基板１
１およびそれに接続されるテストヘッド部２５、試験機
２０との間の相互接続機能を持つ。なお、インターフェ
イス基板３５に搭載されていたＢＯＳＴ電源７１は、テ
スト回路基板１１または回路基板３３に搭載され、また
インターフェイス基板３４に搭載されていたリレー回路
ＲＹは、テスト回路基板１１または回路基板３１に搭載
される。
【００８８】この実施の形態１０は実施の形態８に比
べ、回路基板数を３枚と減少でき、より小型のＢＯＳＴ
装置３０Ｈを実現できる。
【００８９】実施の形態１１．この実施の形態１１は、
実施の形態１から１０に示した試験装置またはＢＯＳＴ
装置３０から３０Ｈを使用して、ＤＵＴ１のＡ／Ｄ変換
回路５１およびＤ／Ａ変換回路５２を試験する試験方法
である。この試験方法によれば、Ａ／Ｄ変換回路とＤ／
Ａ変換回路を含んだミックス・ド・シグナルタイプのＤ
ＵＴ１の試験を、高精度に、高速に行うことができ、併
せてＢＯＳＴ装置を複数の回路基板に分割して構成した
ことにより、より省スペースを図りながら、効率的な試
験を行うことができる。
【００９０】
【発明の効果】以上のようにこの発明による半導体集積
回路の試験装置は、テスト回路基板の近傍に配置された
テスト補助装置に、データ回路、試験用Ｄ／Ａ変換回
路、試験用Ａ／Ｄ変換回路、測定データメモリ、および
ＤＳＰ解析部を設け、このテスト補助装置により、被試
験半導体集積回路のＡ／Ｄ変換回路およびＤ／Ａ変換回
路の試験を行うようにし、併せてこのテスト補助装置を
複数の回路基板に分設して構成したので、Ａ／Ｄ変換回
路とＤ／Ａ変換回路を含んだミックス・ド・シグナルタ
イプの半導体集積回路の試験を、高精度に、高速に行う
ことができ、併せて試験装置の低価格化を図ることがで
き、またテスト補助装置をより小さいスペースに組み込
むことができ、省スペース化をも図ることができる。
【００９１】また、少なくとも試験用Ｄ／Ａ変換回路と
試験用Ａ／Ｄ変換回路とを搭載した第１回路基板と、少
なくとも測定データメモリを搭載した第２回路基板と、
少なくとも解析部を搭載した第３回路基板とを用いるも
のでは、高精度、高速の試験を行うことができるととも
に、低価格化を図ることができ、併せてテスト補助装置
を少なくとも３つの回路基板に分設するので、テスト補
助装置を小さいスペースに組み込むことができ、省スペ
ース化を図ることができる。
【００９２】また、第２回路基板がデータ回路をも搭載
するもの、第１、第２、第３回路基板が互いに平行に、
しかもテスト回路基板に対してほぼ垂直に配置されるも
のでは、テスト補助装置を小型化でき、またインターフ
ェイス基板を設けるもの、第１、第２インターフェイス
基板を設けるものでは、インターフェイス機能を確実に
行うことができ、さらに第１、第２、第３回路基板の少
なくとも一部をテストヘッド部のスコープ穴に配置する
ものでは、スコープ穴の内部空間に効果的にテスト補助
装置の回路基板を配置できる効果がある。
【００９３】また、テスト回路基板にモールド型ＩＣを
装着するソケットを設けたものでは、モールドされた半
導体集積回路の試験を実施でき、またテスト回路基板に
複数のプローブ針を設けたものでは、ウエハ内の半導体
集積回路の試験を実施できる。
【００９４】また、第１、第２、第３回路基板がテスト
回路基板とほぼ平行な共通の平面に並べて配置されたも
のでは、テスト補助装置の高さを小さくして、高さの制
約された空間にもテスト補助装置を組み込むことがで
き、またインターフェイス基板を組み合わせるもの、第
１、第２インターフェイス基板を組み合わせるもので
は、インターフェイス機能を確実に行うことができる。
【００９５】また、第１、第２、第３回路基板がテスト
回路基板とほぼ平行に、しかも互いに間隔をおいて重な
るように配置されたものでも、テスト補助装置の高さを
小さくして、高さの制約された空間にもテスト補助装置
を組み込むことができ、またインターフェイス基板を組
み合わせるもの、第１、第２インターフェイス基板を組
み合わせるものでは、インターフェイス機能を確実に行
うことができる。
【００９６】また、インターフェイス基板にリレー回路
を設けたもの、第１インターフェイス基板にテスト補助
装置の電源部を設け、第２インターフェイス基板にリレ
ー回路を設けたものでは、テスト補助装置をより小型化
できる。
【００９７】また、この発明による半導体集積回路の試
験方法では、テスト回路基板の近傍に配置されたテスト
補助装置に、データ回路、試験用Ｄ／Ａ変換回路、試験
用Ａ／Ｄ変換回路、測定データメモリ、およびＤＳＰ解
析部を設け、このテスト補助装置により、被試験半導体
集積回路のＡ／Ｄ変換回路およびＤ／Ａ変換回路の試験
を行うようにし、併せてこのテスト補助装置を複数の回
路基板に分設して試験を行うので、Ａ／Ｄ変換回路とＤ
／Ａ変換回路を含んだミックス・ド・シグナルタイプの
半導体集積回路の試験を、より低価格の試験装置を用い
て、高精度に、高速に行うことができ、またテスト補助
装置の小型化により、省スペース化を図りながら、効果
的に試験を行うことができる。
【００９８】また、半導体集積回路の試験方法であっ
て、少なくとも試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変
換回路とを搭載した第１回路基板と、少なくとも測定デ
ータメモリを搭載した第２回路基板と、少なくとも解析
部を搭載した第３回路基板とを用いるものでは、より低
価格の試験装置で、高精度、高速の試験を行うことがで
きるとともに、併せてテスト補助装置を少なくとも３つ
の回路基板に分設するので、テスト補助装置の小型化に
より、省スペース化を図りながら、効果的に試験を行う
ことができる。
【００９９】また、半導体集積回路の試験方法であっ
て、第１、第２、第３回路基板が互いにぼぼ平行に、し
かもテスト回路基板に対してほぼ垂直に配置され試験が
行われる方法では、テスト補助装置の幅を小さくして、
テストヘッド部のスコープ穴などの幅の制約された空間
にもテスト補助装置を組み込んで、省スペース化を図り
ながら試験を行うことができ、またインターフェイス基
板を組み合わせたテスト補助装置、また第１、第２イン
ターフェイス基板を組み合わせたテスト補助装置を用い
て試験を行う方法では、さらにインターフェイス機能を
確実に行いながら試験を行うことができ、また第１、第
２、第３回路基板の少なくとも一部がテストヘッド部の
スコープ穴に配置されて試験が行われる方法では、テス
トヘッド部内の制約された空間を有効に利用しながら、
効率的な試験を行うことができる。
【０１００】また、モールドＩＣを装着するソケットを
装備したテスト回路基板を用いる方法では、モールドタ
イプの半導体集積回路のＡ／Ｄ変換回路、Ｄ／Ａ変換回
路の試験を容易に行うことができ、また複数のプローブ
針を装備したテスト回路基板を用いる方法では、ウエハ
内の半導体集積回路の試験を実施できる。
【図面の簡単な説明】
【図１】 この発明による半導体集積回路の試験装置の
実施の形態１を示す図であり、図（ａ）は側面図、図
（ｂ）は上面図。
【図２】 実施の形態１の電気回路図。
【図３】 実施の形態１のテスト補助装置の基板構成展
開図であり、図（ａ）は正面図、図（ｂ）は側面図、図
（ｃ）はアングルタイプコネクタの構成図。
【図４】 実施の形態１のテスト補助装置の側面図。
【図５】 実施の形態１のテスト補助装置の外観斜視
図。
【図６】 この発明による半導体集積回路の試験装置の
実施の形態２を示す側面図。
【図７】 この発明による半導体集積回路の試験装置の
実施の形態３に使用されるテスト補助装置の基板構成展
開図であり、図（ａ）は正面図、図（ｂ）は側面図、図
（ｃ）はアングルタイプコネクタの構成図。
【図８】 実施の形態３に使用されるテスト補助装置の
側面図。
【図９】 この発明による半導体集積回路の試験装置の
実施の形態４に使用されるテスト補助装置の基板構成展
開図であり、図（ａ）は正面図、図（ｂ）は側面図、図
（ｃ）はアングルタイプコネクタの構成図。
【図１０】 実施の形態４に使用されるテスト補助装置
の側面図。
【図１１】 この発明による半導体集積回路の試験装置
の実施の形態５に使用されるテスト補助装置を示す図で
あり、図（ａ）は側面図、図（ｂ）は正面図、図（ｃ）
はストレートタイプコネクタの構成図。
【図１２】 この発明による半導体集積回路の試験装置
の実施の形態６に使用されるテスト補助装置を示す側面
図。
【図１３】 この発明による半導体集積回路の試験装置
の実施の形態７に使用されるテスト補助装置を示す側面
図。
【図１４】 この発明による半導体集積回路の試験装置
の実施の形態８に使用されるテスト補助装置を示す図で
あり、図（ａ）は側面図、図（ｂ）は正面図、図（ｃ）
はストレートタイプコネクタの構成図。
【図１５】 この発明による半導体集積回路の試験装置
の実施の形態９に使用されるテスト補助装置を示す側面
図。
【図１６】 この発明による半導体集積回路の試験装置
の実施の形態１０に使用されるテスト補助装置を示す側
面図。
【符号の説明】
１ 被試験半導体集積回路（ＤＵＴ）、 ２ 半導体ウ
エハ、 ３ モールド型半導体集積回路、 １０ プロ
ービング装置、 １１ テスト回路基板、 １５ ＩＣ
ソケット、 １６ ＩＣ搬送装置、 ２０ 試験機、
２５ テストヘッド部、 ２６ スコープ穴、 ３０，
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ，３
０Ｇ，３０Ｈ テスト補助装置（ＢＯＳＴ装置）、 ３
１ 第１回路基板、 ３２ 第２回路基板、 ３３ 第
３回路基板、 ３４ 第１インターフェイス基板、 ３
５ 第２インターフェイス基板、 ５１ Ａ／Ｄ変換回
路、 ５２ Ｄ／Ａ変換回路、 ６１ 試験用Ｄ／Ａ変
換回路、 ６２ 試験用Ａ／Ｄ変換回路、 ６３ デー
タ回路、 ６６ 測定データメモリ、 ６９ 解析部。
フロントページの続き (72)発明者 森 長也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 花井 寿佳 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G036 AA19 AA27 AA28 BA40 BB12 CA10 2G132 AA11 AE11 AE14 AE18 AE27 AF00 AF01 AF18 AG01 AG08 AJ02 AL33 4M106 AA01 BA01 CA02 CA70 DD03 DD10 DD23 DJ17 DJ21

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路を含んだ被試験半導体集積回路と信号
    のやり取りを行うように構成されたテスト回路基板、こ
    のテスト回路基板の近傍に配置され、それに接続された
    テスト補助装置、および前記テスト補助装置に接続され
    た試験機を備え、前記テスト補助装置は、デジタル試験
    信号を発生して前記被試験半導体集積回路のＤ／Ａ変換
    回路に供給するデータ回路と、このデータ回路からのデ
    ジタル試験信号をアナログ試験信号に変換して前記被試
    験半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ
    ／Ａ変換回路と、前記被試験半導体集積回路のＤ／Ａ変
    換回路のアナログ試験出力をデジタル試験出力に変換す
    る試験用Ａ／Ｄ変換回路と、前記被試験半導体集積回路
    のＡ／Ｄ変換回路からのデジタル試験出力と前記試験用
    Ａ／Ｄ変換回路のデジタル試験出力を記憶する測定デー
    タメモリと、前記測定データメモリに記憶された前記各
    デジタル試験出力を解析する解析部とを有し、これらの
    データ回路、試験用Ｄ／Ａ変換回路、試験用Ａ／Ｄ変換
    回路、測定データメモリ、および解析部が複数の回路基
    板に分設して構成され、前記試験機からの指示に基づい
    て前記デジタル試験信号と前記アナログ試験信号を含む
    試験信号を被試験半導体集積回路に与え、前記測定デー
    タメモリに記憶された各デジタル試験出力を前記解析部
    によって解析した解析結果を、前記試験機に与える半導
    体集積回路の試験装置。
  2. 【請求項２】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路を含んだ被試験半導体集積回路と信号
    のやり取りを行うように構成されたテスト回路基板、こ
    のテスト回路基板の近傍に配置され、それに接続された
    テスト補助装置、および前記テスト補助装置に接続され
    た試験機を備え、前記テスト補助装置は、デジタル試験
    信号を発生して前記被試験半導体集積回路のＤ／Ａ変換
    回路に供給するデータ回路と、このデータ回路からのデ
    ジタル試験信号をアナログ試験信号に変換して前記被試
    験半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ
    ／Ａ変換回路と、前記被試験半導体集積回路のＤ／Ａ変
    換回路のアナログ試験出力をデジタル試験出力に変換す
    る試験用Ａ／Ｄ変換回路と、前記被試験半導体集積回路
    のＡ／Ｄ変換回路からのデジタル試験出力と前記試験用
    Ａ／Ｄ変換回路のデジタル試験出力を記憶する測定デー
    タメモリと、前記測定データメモリに記憶された前記各
    デジタル試験出力を解析する解析部と、少なくとも前記
    試験用Ｄ／Ａ変換回路と前記試験用Ａ／Ｄ変換回路とを
    搭載した第１回路基板と、少なくとも前記測定データメ
    モリを搭載した第２回路基板と、少なくとも前記解析部
    を搭載した第３回路基板とを持って構成されており、前
    記試験機からの指示に基づいて前記デジタル試験信号と
    前記アナログ試験信号を含む試験信号を被試験半導体集
    積回路に与え、前記測定データメモリに記憶された各デ
    ジタル試験出力を前記解析部によって解析した解析結果
    を、前記試験機に与える半導体集積回路の試験装置。
  3. 【請求項３】 前記第２回路基板が、少なくとも前記測
    定データメモリとともに、前記データ回路を搭載してい
    る請求項２記載の半導体集積回路の試験装置。
  4. 【請求項４】 前記第１回路基板と第２回路基板と第３
    回路基板が、互いにほぼ平行に、しかも前記テスト回路
    基板に対してほぼ垂直に配置されている請求項２記載の
    半導体集積回路の試験装置。
  5. 【請求項５】 前記テスト回路基板とほぼ平行にインタ
    ーフェイス基板が配置され、このインターフェイス基板
    は、前記第１、第２、第３回路基板間の信号のやり取り
    を行うとともに、前記テスト回路基板との間の信号のや
    り取りを行う請求項４記載の半導体集積回路の試験装
    置。
  6. 【請求項６】 前記テスト回路基板とほぼ平行に第１、
    第２インターフェイス基板が配置され、前記第１インタ
    ーフェイス基板は、前記第１、第２、第３回路基板間の
    信号のやり取りを行い、また前記第２インターフェイス
    基板は、前記テスト回路基板との間の信号のやり取りを
    行う請求項４記載の半導体集積回路の試験装置。
  7. 【請求項７】 前記テスト回路基板の近傍に前記試験機
    のテストヘッド部が配置され、このテストヘッド部はそ
    れを貫通するスコープ穴を有し、前記第１、第２、第３
    の回路基板の少なくとも一部が、このスコープ穴内に位
    置するように配置されている請求項２記載の半導体集積
    回路の試験装置。
  8. 【請求項８】 前記半導体集積回路が半導体集積回路チ
    ップをモールド樹脂で覆いこのモールド樹脂から複数の
    端子を導出したモールド型ＩＣとして構成され、前記テ
    スト回路基板がこのモールド型ＩＣを装着するソケット
    を有する請求項７記載の半導体集積回路の試験装置。
  9. 【請求項９】 前記半導体集積回路が半導体ウエハに含
    まれており、前記テスト回路基板には前記半導体集積回
    路にコンタクトする複数のプローブ針が設けられている
    請求項７記載の半導体集積回路の試験装置。
  10. 【請求項１０】 前記第１、第２、第３回路基板が前記
    テスト回路基板に対してほぼ平行な共通の平面上に、並
    べて配置されている請求項２記載の半導体集積回路の試
    験装置。
  11. 【請求項１１】 前記テスト回路基板とほぼ平行にイン
    ターフェイス基板が配置され、このインターフェイス基
    板は、前記第１、第２、第３回路基板間の信号のやり取
    りを行うとともに、前記テスト回路基板との間の信号の
    やり取りを行う請求項１０記載の半導体集積回路の試験
    装置。
  12. 【請求項１２】 前記テスト回路基板とほぼ平行に第
    １、第２インターフェイス基板が配置され、前記第１イ
    ンターフェイス基板は、前記第１、第２、第３回路基板
    間の信号のやり取りを行い、また前記第２インターフェ
    イス基板は、前記テスト基板との間の信号のやり取りを
    行う請求項１０記載の半導体集積回路の試験装置。
  13. 【請求項１３】 前記第１、第２、第３回路基板が前記
    テスト回路基板に対して互いにほぼ平行に、しかも相互
    間に間隙を介して重なるように配置されている請求項２
    記載の半導体集積回路の試験装置。
  14. 【請求項１４】 前記テスト回路基板とほぼ平行にイン
    ターフェイス基板が配置され、このインターフェイス基
    板は、前記第１、第２、第３回路基板間の信号のやり取
    りを行うとともに、前記テスト基板回路との間の信号の
    やり取りを行う請求項１３記載の半導体集積回路の試験
    装置。
  15. 【請求項１５】 前記テスト回路基板とほぼ平行に第
    １、第２インターフェイス基板が配置され、前記第１イ
    ンターフェイス基板は、前記第１、第２、第３回路基板
    間の信号のやり取りを行い、また前記第２インターフェ
    イス基板は、前記テスト回路基板との間の信号のやり取
    りを行う請求項１３記載の半導体集積回路の試験装置。
  16. 【請求項１６】 前記インターフェイス基板には、前記
    試験機から前記被試験半導体集積回路への試験信号と、
    前記テスト補助装置から前記被試験半導体集積回路への
    試験信号とを切替えるリレー回路が搭載された請求項
    ５、１１、または１４項記載の半導体集積回路の試験装
    置。
  17. 【請求項１７】 前記第１インターフェイス基板には、
    前記テスト補助装置の電源部が搭載され、また前記第２
    インターフェイス基板には、前記試験機から前記被試験
    半導体集積回路への試験信号と、前記テスト補助装置か
    ら前記被試験半導体集積回路への試験信号を切替えるリ
    レー回路が搭載された請求項６、１２または１５項記載
    の半導体集積回路の試験装置。
  18. 【請求項１８】 アナログ信号をデジタル信号に変換す
    るＡ／Ｄ変換回路とデジタル信号をアナログ信号に変換
    するＤ／Ａ変換回路を含んだ被試験半導体集積回路を試
    験する半導体集積回路の試験方法であって、前記被試験
    半導体集積回路と信号のやり取りを行うテスト回路基板
    の近傍に、デジタル試験信号を発生して前記被試験半導
    体集積回路のＤ／Ａ変換回路に供給するデータ回路と、
    このデータ回路からのデジタル試験信号をアナログ試験
    信号に変換して前記被試験半導体集積回路のＡ／Ｄ変換
    回路に供給する試験用Ｄ／Ａ変換回路と、前記被試験半
    導体集積回路のＤ／Ａ変換回路のアナログ試験出力をデ
    ジタル試験出力に変換する試験用Ａ／Ｄ変換回路と、前
    記被試験半導体集積回路のＡ／Ｄ変換回路からのデジタ
    ル試験出力と前記試験用Ａ／Ｄ変換回路のデジタル試験
    出力を記憶する測定データメモリと、前記測定データメ
    モリに記憶された前記各デジタル試験出力を解析する解
    析部とを有し、これらのデータ回路、試験用Ｄ／Ａ変換
    回路、試験用Ａ／Ｄ変換回路、測定データメモリ、およ
    び解析部が複数の回路基板に分設されたテスト補助装置
    を配置し、試験機からの指示に基づいて前記デジタル試
    験信号と前記アナログ試験信号を含む試験信号を被試験
    半導体集積回路に与え、前記測定データメモリに記憶さ
    れた各デジタル試験出力を前記解析部によって解析した
    解析結果を、前記試験機に与えて前記被試験半導体集積
    回路の試験を行う半導体集積回路の試験方法。
  19. 【請求項１９】 アナログ信号をデジタル信号に変換す
    るＡ／Ｄ変換回路とデジタル信号をアナログ信号に変換
    するＤ／Ａ変換回路を含んだ被試験半導体集積回路を試
    験する半導体集積回路の試験方法であって、前記被試験
    半導体集積回路と信号のやり取りを行うテスト回路基板
    の近傍に、デジタル試験信号を発生して前記被試験半導
    体集積回路のＤ／Ａ変換回路に供給するデータ回路と、
    このデータ回路からのデジタル試験信号をアナログ試験
    信号に変換して前記被試験半導体集積回路のＡ／Ｄ変換
    回路に供給する試験用Ｄ／Ａ変換回路と、前記被試験半
    導体集積回路のＤ／Ａ変換回路のアナログ試験出力をデ
    ジタル試験出力に変換する試験用Ａ／Ｄ変換回路と、前
    記被試験半導体集積回路のＡ／Ｄ変換回路からのデジタ
    ル試験出力と前記試験用Ａ／Ｄ変換回路のデジタル試験
    出力を記憶する測定データメモリと、前記測定データメ
    モリに記憶された前記各デジタル試験出力を解析する解
    析部と、少なくとも前記試験用Ｄ／Ａ変換回路と前記試
    験用Ａ／Ｄ変換回路とを搭載した第１回路基板と、少な
    くとも前記測定データメモリを搭載した第２回路基板
    と、少なくとも前記解析部を搭載した第３回路基板とを
    有するテスト補助装置を配置し、試験機からの指示に基
    づいて前記デジタル試験信号と前記アナログ試験信号を
    含む試験信号を被試験半導体集積回路に与え、前記測定
    データメモリに記憶された各デジタル試験出力を前記解
    析部によって解析した解析結果を、前記試験機に与えて
    前記半導体集積回路の試験を行う半導体集積回路の試験
    方法。
  20. 【請求項２０】 前記テスト補助装置の前記第１回路基
    板と第２回路基板と第３回路基板が、互いにほぼ平行
    に、しかも前記テスト回路基板に対してほぼ垂直に配置
    され、試験が行われる請求項１９記載の半導体集積回路
    の試験方法。
  21. 【請求項２１】 前記テスト回路基板とほぼ平行にイン
    ターフェイス基板が配置され、このインターフェイス基
    板は、前記第１、第２、第３回路基板間の信号のやり取
    りを行うとともに、前記テスト基板との間の信号のやり
    取りを行いながら試験を行う請求項２０記載の半導体集
    積回路の試験方法。
  22. 【請求項２２】 前記テスト回路基板とほぼ平行に第
    １、第２インターフェイス基板が配置され、前記第１イ
    ンターフェイス基板は、前記第１、第２、第３回路基板
    間の信号のやり取りを行い、また前記第２インターフェ
    イス基板は、前記テスト回路基板との間の信号のやり取
    りを行いながら試験を行う請求項２０記載の半導体集積
    回路の試験方法。
  23. 【請求項２３】 前記テスト回路基板の近傍に前記試験
    機のテストヘッド部が配置され、このテストヘッド部は
    それを貫通するスコープ穴を有し、前記第１、第２、第
    ３の回路基板が、このスコープ穴内に位置するように配
    置されて試験が行われる請求項１９記載の半導体集積回
    路の試験方法。
  24. 【請求項２４】 前記半導体集積回路が半導体集積回路
    チップをモールド樹脂で覆いこのモールド樹脂から複数
    の端子を導出したモールド型ＩＣとして構成され、前記
    テスト回路基板にこのモールド型ＩＣが装着された状態
    で試験が行われる請求項２３記載の半導体集積回路の試
    験方法。
  25. 【請求項２５】 前記半導体集積回路が半導体ウエハに
    含まれており、前記テスト回路基板に設けられた複数の
    プローブ針が前記半導体ウエハにコンタクトした状態で
    試験が行われる請求項２３記載の半導体集積回路の試験
    方法。
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