JP2002236148A - 半導体集積回路の試験装置およびそれを用いた半導体集積回路の試験方法 - Google Patents

半導体集積回路の試験装置およびそれを用いた半導体集積回路の試験方法

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JP2002236148A JP2001032596A JP2001032596A JP2002236148A JP 2002236148 A JP2002236148 A JP 2002236148A JP 2001032596 A JP2001032596 A JP 2001032596A JP 2001032596 A JP2001032596 A JP 2001032596A JP 2002236148 A JP2002236148 A JP 2002236148A
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長也 森
Shinji Yamada
真二 山田
Teruhiko Funakura
輝彦 船倉
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Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換回路またはＤ／Ａ変換回路を含ん
だ半導体集積回路の試験装置およびこれを用いた半導体
集積回路の試験方法において、試験を、より高精度、よ
り高速度で実行できるよう、改良する。 【解決手段】 テスト回路基板の近傍に配置されたテス
ト補助装置に、データメモリと解析部を設け、データメ
モリに２つのメモリ区域を構成して、一方のメモリ区域
でデジタル試験データの記憶が行われるときに、他方の
メモリ区域ですでに記憶されたデジタル試験データの解
析のための読み出しを行うようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路の試験
装置、特にアナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路またはデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを含んだ半導体集積回路の試験装置
およびこれを用いた半導体集積回路の試験方法に関する
ものである。
【０００２】
【従来の技術】この半導体集積回路の試験装置はテスタ
と呼ばれる。近年、機能的にシステム化された複数回路
モジュールで構成されているワンチップ半導体集積回路
（１チップＬＳＩ）または複数回路のそれぞれのチップ
を組み合わせた混成集積回路（チップセットＬＳＩ）な
どとして構成されるシステムＬＳＩにおいて、高性能、
高精度のデジタル回路とアナログ回路を組み合わせた混
合化（ミックス・ド・シグナル化）が急速に進んでお
り、これらの半導体集積回路に対する試験装置について
もこの混合化への対応が進み、試験装置メーカからミッ
クス・ド・シグナル化半導体集積回路に対応するテスタ
が提供されている。
【０００３】しかし、このミックス・ド・シグナル化半
導体集積回路に対応するテスタはその高性能仕様に対応
するため、装置が高価格化する傾向にあり、そのような
状況のなかで、既存の低速、低精度の、例えばロジック
ＬＳＩなどに用いられたテスタを再利用して、テスタの
高価格化を避ける動きも出てきている。
【０００４】かかる試験装置での大きな課題が、デジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路と、ア
ナログ信号をデジタル信号に変換するＡ／Ｄ変換回路の
試験であり、これらの高精度化に伴い、これらの変換回
路を含んだ半導体集積回路に対する試験装置を如何に低
価格で実現するかが課題となっている。
【０００５】一般的なテスタの試験環境では、テスタ内
部の測定装置から被試験半導体集積回路（ＤＵＴとい
う）までの測定経路には、ＤＵＴ回路基板（ＤＵＴボー
ド）、ケーブルなどのテスタとＤＵＴ間接続治具が複数
存在し、その測定経路も長いため、ノイズ発生、測定精
度低下の原因となり、また複数のＤＵＴを同時に試験す
るようなことも困難である。また、低速テスタでは、そ
の速度の制約から、実使用速度での試験が不可能な点、
量産試験での試験時間の増大が懸念される。
【０００６】特開平１−３１６０２４号公報には、テス
ト回路のＤ／Ａ変換部への入力データにより指定された
アドレスに変換データを収納するための記憶素子を設
け、Ｄ／Ａ変換したアナログ信号をＡ／Ｄ変換器に入力
し、この出力を記憶素子に順次格納し、全ての入力デー
タに対して変換が終了すると記憶素子に格納した変換デ
ータを順次テスタに送り込み、テスタで入力データと変
換データとを順次比較判定するものが提案されている。
【０００７】しかし、Ｄ／Ａ変換部への入力データ、変
換データを記憶する記憶素子に対するアドレス、制御信
号をテスタから供給する必要があり、さらに記憶素子の
記憶データをテスタに供給する必要があり、テスタとＤ
ＵＴとの間の長い測定経路でのノイズにより、測定精度
が低下する恐れがある。またテスタ・ピンエレクトロニ
クス数の占有から複数のＤＵＴに対する同時測定は困難
である。さらに、変換データをテスタへ送る通信に時間
がかかり、また試験結果の判定処理を全試験の終了後に
行うので、試験時間の短縮も困難である。
【０００８】この発明の発明者は、かかる課題に関し、
さきに、特願２０００−３５６７２４号にて、高速度で
しかも高精度の測定をより安価に実現できる半導体集積
回路の試験装置を提案している。
【０００９】
【発明が解決しようとする課題】この発明はさきに提案
した半導体集積回路の試験装置をさらに改良し、より高
速で、効率良く半導体集積回路の試験を行うことのでき
る半導体集積回路の試験装置を提案するものである。
【００１０】またこの発明は、この半導体集積回路の試
験装置を用いて、より高速で、効率良く半導体集積回路
の試験を行うことのできる半導体集積回路の試験方法を
提案するものである。
【００１１】
【課題を解決するための手段】この発明による半導体集
積回路の試験装置は、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換回路またはデジタル信号をアナログ信
号に変換するＤ／Ａ変換回路を含んだ被試験半導体集積
回路と信号のやり取りを行うように構成されたテスト回
路基板、および前記Ａ／Ｄ変換回路からのデジタル試験
データまたは前記Ｄ／Ａ変換回路からのアナログ試験デ
ータをデジタル信号に変換したデジタル試験データを記
憶するデータメモリとこのデータメモリに記憶された前
記デジタル試験データを解析する解析部とを有し前記テ
スト回路基板の近傍に配置されたテスト補助装置を備
え、前記データメモリは、第１、第２メモリ区域を有
し、この第１メモリ区域において前記デジタル試験デー
タの記憶が行われるときに、第２メモリ区域では、すで
に記憶されたデジタル試験データが前記解析部による解
析のために読み出されるように構成されたものである。
【００１２】またこの発明による半導体集積回路の試験
装置は、前記データメモリが、第１メモリ素子と第２メ
モリ素子を有し、これらの素子がそれぞれ前記第１、第
２メモリ区域を構成しているものである。
【００１３】またこの発明による半導体集積回路の試験
装置は、前記テスト補助装置がメモリ入力切替手段を有
し、このメモリ入力切替手段が前記デジタル試験データ
を前記第１メモリ素子、または第２メモリ素子に切り替
えて記憶させるように構成されているものである。
【００１４】またこの発明による半導体集積回路の試験
装置は、前記テスト補助装置がメモリ出力切替手段を有
し、このメモリ出力切替手段が前記第１メモリ素子また
は第２メモリ素子の出力を切り替えて前記解析部へアッ
プロードするように構成されているものである。
【００１５】またこの発明による半導体集積回路の試験
装置は、前記データメモリが、内部に前記第１、第２メ
モリ区域を有する１つのメモリ素子で構成されたもので
ある。
【００１６】またこの発明による半導体集積回路の試験
方法は、アナログ信号をデジタル信号に変換するＡ／Ｄ
変換回路またはデジタル信号をアナログ信号に変換する
Ｄ／Ａ変換回路を含んだ半導体集積回路の試験方法であ
って、この半導体集積回路を搭載してそれと信号のやり
取りを行うように構成されたテスト回路基板、および前
記Ａ／Ｄ変換回路からのデジタル試験データまたは前記
Ｄ／Ａ変換回路からのアナログ試験データをデジタル信
号に変換したデジタル試験データを記憶するデータメモ
リとこのデータメモリに記憶された前記デジタル試験デ
ータを解析する解析部とを有し前記テスト回路基板の近
傍に配置されたテスト補助装置を備えた半導体集積回路
の試験装置を用いて試験が行われ、さらに前記データメ
モリは、第１、第２メモリ区域を有し、この第１メモリ
区域で前記デジタル試験データの記憶が行われるとき
に、第２メモリ区域では、すでに記憶されたデジタル試
験データが前記解析部による解析のために読み出される
ことを特徴とする。
【００１７】
【実施の形態】実施の形態１．図１はこの発明による半
導体集積回路の試験装置に実施の形態１の構成を示す図
である。（ａ）図はテスト回路基板（ＤＵＴボード）部
分の上面図、（ｂ）図はその側面図、（ｃ）図は試験機
（テスタ）部分の構成図である。
【００１８】この実施の形態１の試験装置は、テスト回
路基板（ＤＵＴボード）１０、テスト補助装置（ＢＯＳ
Ｔ装置）２０、及び試験機（テスタ）４０を備えてい
る。
【００１９】テスト回路基板１０は、この実施の形態１
では、被試験半導体集積回路（ＤＵＴ）１１として、モ
ールド型ＩＣを対象とするものである。モールド型ＩＣ
は半導体集積回路（ＩＣ）チップをモールド樹脂で覆
い、モールド樹脂から複数の端子を導出したものであ
る。このＤＵＴ１１のＩＣチップは、例えばワンチップ
のミックス・ド・シグナル型システムＬＳＩであり、１
つのチップ内にデジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、アナログ信号をデジタル信号に変換す
るＡ／Ｄ変換器を含むものである。ＤＵＴ１１として
は、複数のチップを共通の回路基板上に集積したミック
ス・ド・シグナル型の混成集積回路（ハイブリッドＩ
Ｃ）も使用することができる。
【００２０】テスト回路基板１０は被試験半導体集積回
路（ＤＵＴ）１１の端子を挿入するＤＵＴソケット１２
を有し、その周りに多数の接続端子１３と、テスト用の
リレー・コンデンサ群１４を配置したものである。
【００２１】テスト回路基板１０の下部には、テストヘ
ッド１５が配置されている。このテストヘッド１５は、
テスト回路基板１０に接続される多数の接続ピン１６を
有し、この接続ピン１６を介してＤＵＴ１１とテストに
必要な信号のやりとりを行う。
【００２２】テスト補助装置（ＢＯＳＴ装置）２０はテ
スト回路基板１０の近傍に配置される。この実施の形態
１では、テスト補助装置２０はテスト補助基板（ＢＯＳ
Ｔボード）２１上に構成され、このＢＯＳＴボード２１
はＤＵＴボード１０の上に搭載される。ＤＵＴボード１
０の上には、そのためのソケット１７が固定されてお
り、ＢＯＳＴボード２１はこのソケット１７に挿入され
るコネクタ２２を下面に有し、このコネクタ２２をソケ
ット１７に挿入して、ＤＵＴボード１０上に支持され、
このソケット１７を経てテストヘッド１５との信号のや
りとりが行われる。
【００２３】ＢＯＳＴボード２１は、BUILT-OFF-SELF-T
ESTの略称であり、これはテスタ４０に依存せず、ＤＵ
Ｔ内部で自己テスト（ＢＩＳＴ：BUILT-IN-SELF-TEST）
を担うテスト回路を補助するＤＵＴ外部試験補助装置の
基板であり、ＡＤ／ＤＡ測定部２３、制御部２４、ＤＳ
Ｐ解析部２５、メモリ部２６、電源部２７を有してい
る。
【００２４】テスタ４０はテストパターン発生器（ＴＰ
Ｇ）４１、電源部４２、ピンエレクトロニクス部４３を
有し、ＢＯＳＴボード２１に対して、電源電圧Ｖｄを供
給し、ＢＯＳＴボード２１との間でＢＯＳＴ制御信号４
４をやりとりする。この制御信号４４には、テスタ４０
からＢＯＳＴボード２１、ＤＵＴボード１０への指令信
号だけでなく、ＢＯＳＴボード２１からテスタ４０への
テスト解析結果信号も含まれる。テスタ４０からＢＯＳ
Ｔボード２１へ入力されるテスト解析Ｎｏ．、コードな
どを含む制御信号４４は、テストプログラムに記述され
たテスト信号条件に基づき、テスタ４０に内臓されたテ
ストパターン発生器４１により、他のＤＵＴ１１のテス
トと同様に、テストパターン信号として発生させ、複数
の信号入出力ピンを備えたテスタ４０のピンエレクトロ
ニクス部４３を通して、ＢＯＳＴボード２１、ＤＵＴボ
ード１０に供給される。一方、ＢＯＳＴボード２１から
出力されるテスト解析結果（Ｐａｓｓ／Ｆａｉｌ情報）
は、テスタ４０のピンエレクトロニクス部４３に送ら
れ、このピンエレクトロニクス部４３の判定部にて、テ
ストパターン信号との比較、判定に基づき、その結果情
報を取り込む。
【００２５】図２は実施の形態１における電気回路の構
成を示すブロック図である。ＤＵＴ１１は、アナログ信
号をデジタル信号に変換するＡ／Ｄ変換回路５１と、デ
ジタル信号をアナログ信号に変換するＤ／Ａ変換回路５
２を含んでいる。
【００２６】ＢＯＳＴボード２１は、ＤＵＴ１１のＡ／
Ｄ変換回路５１に対してアナログ試験信号を供給する試
験用Ｄ／Ａ変換回路６１と、ＤＵＴ１１のＤ／Ａ変換回
路５２からのアナログ試験データをデジタル試験データ
に変換する試験用Ａ／Ｄ変換回路６２とを有し、さらに
ＤＡＣ入力データ回路（ＤＡＣカウンタ）６３、データ
書込み制御回路６４、測定データメモリアドレスカウン
タ６５、測定データメモリ６６、基準クロック回路６
７、クロック発生回路６８、及びＤＳＰ解析部６９を有
する。ＤＳＰ解析部６９はＤＳＰプログラムＲＯＭ７０
を有している。
【００２７】試験用Ｄ／Ａ変換回路６１、試験用Ａ／Ｄ
変換回路６２、ＤＡＣ入力データ回路６３、データ書込
み制御回路６４、測定データメモリアドレスカウンタ６
５は、図１のＤ／Ａ、Ａ／Ｄ測定部２３に含まれてお
り、測定データメモリ６６はメモリ部２６に、またＤＳ
Ｐ解析部６９はＤＳＰ解析部２５に含まれている。
【００２８】試験用のデジタル試験信号（テストデー
タ）はＤＡＣ入力データ回路６３に蓄えられており、テ
スタ４０からの指令に基づいて、このＤＡＣ入力データ
回路６３からのテストデータは、ＤＵＴ１１のＤ／Ａ変
換回路５２とＢＯＳＴボード２１の試験用Ｄ／Ａ変換回
路６１とに供給される。Ｄ／Ａ変換回路６１に供給され
たデジタル試験信号（テストデータ）はアナログ試験信
号に変換されて、ＤＵＴ１１のＡ／Ｄ変換回路５１に供
給され、このＤＵＴ１１のＡ／Ｄ変換回路５１でデジタ
ル試験データに変換され、測定データメモリ６６に供給
される。一方、ＤＡＣ入力データ回路６３から直接ＤＵ
Ｔ１１のＤ／Ａ変換回路５２に供給されたデジタル試験
信号は、Ｄ／Ａ変換回路５２でアナログ試験出力に変換
され、これがＢＯＳＴボード２１の試験用Ａ／Ｄ変換回
路６２によりデジタル試験データに変換され、測定デー
タメモリ６６に供給される。測定データメモリ６６は、
これらのＤＵＴ１１のＡ／Ｄ変換回路５１から供給され
るデジタル試験データと、Ｄ／Ａ変換回路５２からＡ／
Ｄ変換回路６２を経て供給されるデジタル試験データと
を、順次決められたアドレスに記憶する。
【００２９】ＤＵＴ１１のＡ／Ｄ変換回路５１、ＢＯＳ
Ｔボード２１のＡ／Ｄ変換回路６２は、順次アナログ信
号をデジタル信号に変換するが、１つのデジタル信号を
発生する毎にＢＵＳＹ信号をそれぞれ出力する。これら
のＢＵＳＹ信号は、ともにＢＯＳＴボード２１上のデー
タ書込み制御回路６４に供給される。データ書込み制御
回路６４は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ
入力データ回路６３のデジタルテストデータをデータ単
位毎に次のデジタルテストデータに順次進め、また測定
データメモリアドレスカウンタ６５に対しては、測定デ
ータメモリ６６のアドレスを順次進めるように作用す
る。
【００３０】このように、ＢＵＳＹ信号により、ＤＡＣ
入力データ回路６３では、ＤＵＴ１１で変換されるデジ
タルテストデータのコードが進められ、また測定データ
メモリ６６では、ＤＵＴ１１で変換されたデジタル試験
出力を記憶するアドレスが順次進められる結果、ＤＵＴ
１１では、Ａ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２に
おいて順次試験に必要な変換が進められ、その変換され
た測定データが測定データメモリ６６に順次記憶されて
いく。以降は、ＢＯＳＴボード２１のＤＳＰ解析部６９
で設定された最終コードになるまで、変換テストが進め
られ、その結果が測定データメモリ６６にすべて記憶さ
れる。
【００３１】ＢＯＳＴボード２１上のＤＳＰ解析部６９
はＤＳＰプログラムＲＯＭ７０に記憶されたプログラム
を用いて、測定データメモリ６６に記憶されている変換
データを順次読み出し、変換特性の解析を行う。この解
析は、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変換特性パラ
メータ、微分直線性、積分非直線性誤差などの算出を含
み、解析結果（Ｐａｓｓ／Ｆａｉｌ情報）がＢＯＳＴボ
ード２１からテスタ４０に送信され、テスタ４０でテス
ト結果処理が行われる。
【００３２】実施の形態１において、ＢＯＳＴボード２
１がＤＵＴボード１０の近傍に配置され、ＤＵＴ１１の
Ａ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２の変換試験を
行う機能を備えているので、この変換試験はＢＯＳＴボ
ード２１上で実行することができる。この結果、ＤＵＴ
ボード１０とＢＯＳＴボード２１間のアナログ測定系ラ
インを短縮でき、ノイズによる測定誤差の発生を充分小
さく抑制し、高精度の試験を実現でき、併せてＤＵＴボ
ード１０とその近傍のＢＯＳＴボード２１間の信号のや
りとりに基づき、より高速度で試験を行うことができ
る。ＢＯＳＴボード２１とテスタ４０との間は、アナロ
グ測定系ラインをなくすることができ、試験精度の向上
が図られる。またＢＯＳＴボード２１上で、必要な変換
試験を終了して、テスタ４０にはその結果を送信するの
で、変換データをテスタ４０に送信するものに比べ、試
験速度の向上を図ることができる。
【００３３】実施の形態１において、ＤＵＴ１１のＡ／
Ｄ変換回路５１、Ｄ／Ａ変換回路５２の変換試験機能が
ＢＯＳＴボード２１上に配置されるので、テスタ４０に
はそのための大きな機能を付加する必要がなく、このた
めテスタ４０の高価格化を防ぎ、従来の低速のテスタを
流用することも可能となる。なお、特別な測定機能を持
ったテスタ４０を製作する場合、テスタのハードウエア
構成による機能拡張に対して制約があり、またテスタ本
来の改造を併発するため、開発コストが高騰するおそれ
がある。実施の形態１によれば、一般的なテスタに標準
的に装備されているテストパターン発生器、ピンエレク
トロニクスを利用するので、各種テスタ仕様、制約に影
響を受けずにＢＯＳＴボードの構成、制御が可能であ
り、各種テスタへの適用が可能となる。
【００３４】さて、この発明による実施の形態１では、
より高速に、効率良く、ＤＵＴ１１のＡ／Ｄ変換回路５
１、Ｄ／Ａ変換回路５２の変換試験を実行するために、
さらに改良されたメモリ／解析切替回路８０が使用され
る。図７は、このメモリ／解析切替回路８０のブロック
回路図である。
【００３５】先ず図７において、測定データメモリ６６
は、２つの第１、第２のメモリ素子６６Ａ，６６Ｂから
構成されている。第１、第２のメモリ素子６６Ａ、６６
Ｂは、それぞれメモリバンクＡ、Ｂを構成する。これら
のメモリ素子６６Ａ、６６Ｂは、３つの接続切替回路８
１、８３、８５によって、切替制御される。第１、第
２、および第３の接続切替回路８１、８３、８５はいず
れもＡ１端子、Ａ２端子、Ｂ１端子、Ｂ２端子およびＳ
端子を有する。第１の接続切替回路８１は、データ接続
切替回路であり、メモリ素子６６Ａ、６６Ｂのデータの
切り替えを行う回路である。このデータ接続切替回路８
１のＡ１端子はＤＳＰ解析部６９に、Ａ２端子はＡＤＣ
／ＤＡＣ測定部２３に、Ｂ１端子はメモリ素子６６Ａ
に、またＢ２端子はメモリ素子６６Ｂにそれぞれ接続さ
れる。
【００３６】この第１のデータ接続切替回路８１は、Ｄ
ＳＰ解析部６９に接続されたＡ１端子を、Ｂ１端子また
はＢ２端子に切替接続する解析用読み出しデータ切り替
え機能と、ＡＤＣ／ＤＡＣ測定部２３に接続されたＡ２
端子を、Ｂ１端子またはＢ２端子に切替接続するデータ
書込み切替機能の２つの機能を有する。データ書込み切
替機能は、ＡＤＣ／ＤＡＣ測定部２３からのデジタル試
験データを、メモリ素子６６Ａまたは６６Ｂに記憶させ
るために切替入力する機能である。また解析用読み出し
データ切り替え機能は、メモリ素子６６Ａまたは６６Ｂ
に記憶されたデータを切替て読み出し、ＤＳＰ解析部６
９にアップロードする機能である。
【００３７】第２の切替回路８３はアドレス接続切替回
路であり、ＤＳＰ解析部６９に接続されたＡ１端子を、
Ｂ１端子またはＢ２端子に切替接続する解析用読み出し
アドレス切替機能と、測定データメモリアドレスカウン
タ６５に接続されたＡ２端子を、Ｂ１端子またはＢ２端
子に切替接続する記憶用の書込みアドレス切替機能を有
している。第３の切替回路８５は書込み／読出しクロッ
ク接続切替回路であり、ＤＳＰ解析部６９に接続された
Ａ１端子を、Ｂ１端子またはＢ２端子に切り替え接続す
る読み出しクロック切替機能と、測定データメモリ書込
みクロック回路６８Ａに接続されたＡ２端子を、Ｂ１端
子またはＢ２端子に切替接続する書込みクロック切替機
能を有する。
【００３８】各切替回路８１、８３、８５は、Ａ１端子
とＢ１端子が接続され、またＡ２端子とＢ２端子が接続
された第１の接続状態と、Ａ１端子とＢ２端子が接続さ
れ、またＡ２端子とＡ１端子が接続された第２の接続状
態とが、切替られる。第１の接続状態において、データ
接続切替回路８１はメモリバンク６６ＡをＤＳＰ解析部
６９に、またメモリバンク６６ＢをＡＤＣ／ＤＡＣ測定
部２３に、それぞれ接続する。この第１の接続状態にお
いて、メモリバンク６６Ｂには、ＤＡＣ／ＡＤＣ測定部
２３からのデジタル試験データが書き込まれ、またメモ
リバンク６６Ａではすでに記憶されているデジタル試験
データが解析部６９へ読み出され、アップロードされ
る。第２の接続状態においては、逆に、メモリバンク６
６Ａには、ＤＡＣ／ＡＤＣ測定部２３からのデジタル試
験データが書き込まれ、またメモリバンク６６Ｂでは、
すでに記憶されたデジタル試験データが解析部６９へ読
み出され、アップロードされる。
【００３９】前記第１の接続状態では、アドレス接続切
替回路８３によって、ＤＳＰ解析部６９からの読み出し
アドレスがメモリバンク６６Ａに、また測定データアド
レスカウンタ６５からの書込みアドレスがメモリバンク
６６Ｂにそれぞれ供給される。さらにこの第１の接続状
態では、書込み／読出しクロック接続切替回路８５によ
って、ＤＳＰ解析部６９からの読み出しクロックがメモ
リバンク６６Ａに、また測定データメモリ書き込みクロ
ック生成部６８Ａからの書き込みクロックがメモリバン
ク６６Ｂにそれぞれ供給される。前記第２の接続状態で
は、アドレス接続切替回路８３によって、ＤＳＰ解析部
６９からの読み出しアドレスがメモリバンク６６Ｂに、
また測定データアドレスカウンタ６５からの書込みアド
レスがメモリバンク６６Ａにそれぞれ供給される。さら
にこの第２の接続状態では、書込み／読出しクロック接
続切替回路８５によって、ＤＳＰ解析部６９からの読み
出しクロックがメモリバンク６６Ｂに、また測定データ
メモリ書き込みクロック回路６８Ａからの書き込みクロ
ックがメモリバンク６６Ａにそれぞれ供給される。
【００４０】メモリバンク切替信号生成部８７は、半導
体試験装置の制御装置８９から、メモリ切替信号ＳＫＣ
とクロックイン信号ＳＣＬの供給を受け、メモリバンク
切替信号ＳＳを生成し、それを各切替回路８１、８３、
８５のＳ端子に供給する。メモリバンク切替信号ＳＳ
は、それが立ち上がる毎に、各切替回路８１、８３、８
５の状態を、前記第１の接続状態と、第２の接続状態と
の間で、切り替える。この結果、各切替回路８１、８
３、８５は前記第１の接続状態と前記第２の接続状態を
交互に与え、２つのメモリバンク６６Ａ、６６Ｂには、
図８に示す通り、ＡＤＣ／ＤＡＣ測定部２３のＡ／Ｄ変
換回路５１、Ｄ／Ａ変換回路５２からのデジタル試験デ
ータを取り込む測定状態と、記憶したデジタル試験デー
タをＤＳＰ解析部６９にアップロードしてその解析を行
う解析状態が、交互に与えられる。
【００４１】図８において、最初のテスト１のステップ
Ｓ１では、前記第２の接続状態であり、メモリバンク６
６Ａに測定状態が与えられる。次のステップＳ２では、
メモリバンク切替信号ＳＳが与えられ、バンク切替が行
われる。その結果、接続状態が反転したテスト２のステ
ップＳ３では、前記第１の接続状態となり、メモリバン
ク６６Ａはテスト１の解析状態、メモリバンク６６Ｂは
テスト２の測定状態となる。次のステップＳ４では、メ
モリバンク切替信号ＳＳが与えられてバンク切替が行わ
れ、次のステップＳ５では、再び第２の接続状態とな
り、メモリバンク６６Ａはテスト３の測定状態、メモリ
バンク６６Ｂはテスト２の解析状態となる。次のステッ
プＳ６では再びバンク切替が行われ、次にステップＳ７
では、再び第１の接続状態となり、メモリバンク６６Ａ
がテスト３の解析状態、メモリバンク６６Ｂがテスト４
の測定状態となる。なお、テスト１で、メモリバンクＢ
を空白状態としているが、これは、最初、まだ測定デー
タが記憶されていないため、結果として解析が行われな
いことを示したものである。
【００４２】図９は、この発明による半導体集積回路の
試験の具体的なテスト解析フローチャートであり、これ
は携帯電話機に使われる半導体集積回路の試験のフロー
チャートである。この携帯電話機には、Ｄ／Ａ変換回
路、およびＡ／Ｄ変換回路を含んだ複数の集積回路が使
用されている。この携帯電話機は、まず制御用ＤＡブロ
ックに７つのＤ／Ａ変換回路５２を持ち、図９ではこの
７つのＤ／Ａ変換回路５２が、ＤＡ１からＤＡ７で示さ
れている。この携帯電話機は、またＩＱ−ＤＡブロック
にＤ／Ａ変換回路を含んだ４つの出力回路を持ち、図９
ではこれらがＩＯ、ＩＢＯ、ＱＯ、ＱＢＯで示されてお
り、さらにこの携帯電話機は、１つのＡ／Ｄ変換回路５
１を持ち、図９ではこれがＡＤとして示されている。
【００４３】図９のフローチャートでは、最初にステッ
プＳ１０に示す制御用ＤＡブロックテスト開始（ＤＡ１
−ＤＡ７）が行われる。この制御用ＤＡブロックでは、
７つのＤ／Ａ変換回路ＤＡ１からＤＡ７のテストと解析
が行われる。ステップＳ１１では、ＤＡ１のテスト（測
定）が行われ、ＤＡ１からのデジタル試験データが一方
のメモリバンクに記憶される。ステップＳ１２、Ｓ１３
は同時に実行されるステップであり、ステップＳ１２で
はＤＡ２のテストが、ステップＳ１３では、ＤＳＰ解析
部６９によるＤＡ１の測定データ解析が行われる。この
測定データ解析では、最初に解析部６９がテスタ４０か
らシリアルデータ受信を行って解析がスタートされ、最
後にはテスト結果を解析部６９からテスタ４０に送信し
て、解析が完了する。次のステップＳ１４、Ｓ１５も同
時に実行され、ステップＳ１４ではＤＡ３のテストが、
ステップＳ１５ではＤＡ２の測定データ解析が行われ
る。次のステップＳ１６ではＤＡ４のテストが、ステッ
プＳ１７ではＤＡ３の測定データ解析が、同時に実行さ
れる。その後、ＤＡ５のテスト、ＤＡ４の測定データ解
析が、さらにＤＡ６のテスト、ＤＡ５の測定データ解析
が行われ、図９のステップＳ１８ではＤＡ７のテスト
が、ステップＳ１９ではＤＡ６の測定データ解析が行わ
れ、ステップＳ２１で、ＤＡ７の測定データ解析が行わ
れるときに、ステップＳ２０では、ダミー（ＤＵＭＭ
Ｙ）の空試験が挿入される。
【００４４】続いて、ステップＳ２２に示すＩ／Ｑ−Ｄ
Ａブロックテスト開始（ＩＯ，ＩＢＯ，ＱＯ，ＱＢＯ）
が行われる。これも出力回路ＩＯ、ＩＢＯ、ＱＯ、ＱＢ
Ｏに含まれたＤ／Ａ変換回路の試験であり、前記と同様
にテスト、解析の並列処理が実行される。ステップＳ２
３では、ＩＯテストが実行される。次のステップＳ２
４、Ｓ２５は同時に並列処理されるステップであり、ス
テップ２４ではＩＢＯテスト（データ書込み）が、また
ステップ２５ではＩＯ測定データ解析（データ読み出
し）が行われる。同様に、ステップＳ２６でのＱＯテス
ト、ステップＳ２７でのＩＢＯ測定データ解析が並列処
理され、また次のステップＳ２８でのＱＢＯテストと、
ステップＳ２９でのＱＯ測定データ解析が同時に実行さ
れる。その後のステップＳ３０でのダミー（ＤＵＭＭ
Ｙ）テスト中に、ステップＳ３１でのＱＢＯ測定データ
解析が実行される。続いて、ステップＳ３２に示すＡＤ
ブロックテストが開始され、ステップＳ３３でＡＤテス
トを実施した後、ステップＳ３４でのダミー（ＤＵＭＭ
Ｙ）テスト中に、ステップ３５でのＡＤ測定データ解析
が行われて、テストが完了する。
【００４５】以上２つのメモリ区域を構成するメモリバ
ンク６６Ａ、６６Ｂにおける、テスト（テストデータ書
き込み）と、テストデータの解析（テストデータ読み出
し、解析部へのアップロード）とが、同時に、並列処理
される結果、試験時間の半減が達成できる。
【００４６】実施の形態２．図３はこの発明による半導
体集積回路の試験装置の実施の形態２のＤＵＴ部分を示
す側面図である。この実施の形態２では、実施の形態１
のＢＯＳＴボード２１がＤＵＴボード１０の上面に積載
されている。この実施の形態２も、モールド型半導体集
積回路がＤＵＴボード１０上のソケット１２に挿入さ
れ、そのＡ／Ｄ変換器４１とＤ／Ａ変換器４２が試験さ
れる。
【００４７】図３において、ＤＵＴボード１０の右上面
には、ＢＯＳＴボード２１が載置され、この載置部分で
両ボード間の接続が行われており、テストヘッド１５と
の間で信号のやりとりが行われる。なお、ＢＯＳＴボー
ド２０上の構成は図１と同じであり、回路構成は図２と
同じである。
【００４８】実施の形態３．図４はこの発明による半導
体集積回路の試験装置の実施の形態３のＤＵＴ部分の構
成を示す。（ａ）図はＢＯＳＴボード２１Ａの上面図、
（ｂ）図はＢＯＳＴＩＦボードの上面図、（ｃ）図はＤ
ＵＴボード１０Ａの上面図、（ｄ）図はそれらの側面図
である。この実施の形態３では、ウエハ状態の半導体集
積回路が試験対象（ＤＵＴ）として用いられる。ＤＵＴ
ボード１０Ａプローブカードであり、円形に構成され、
その中心部の下面にウエハ１１Ａに対する多数のプロー
ブ３０を有する。このＤＵＴボード１０Ａの上には、接
続構体３１を介して、ＢＯＳＴ ＩＦボード３２が配置
され、このＢＯＳＴ ＩＦボード３２上にはコネクタ３
３が取り付けられている。ＢＯＳＴ装置２０を構成する
ＢＯＳＴボード２１Ａも円形に構成され、このＢＯＳＴ
ボード２１Ａ上面には、実施の形態１と同様の、ＡＤ／
ＤＡ測定部２３、制御部２４、メモリ部２６、ＤＳＰ解
析部２５、及び電源部２７が配置されている。
【００４９】実施の形態３の電気回路の構成は、実施の
形態１の図２と同じであり、プローブ３０をウエハ１１
Ａのチップ相当部分の多数の端子に接触させて、実施の
形態１と同様の試験が行われる。ウエハ１１Ａのチップ
相当部分を順次ずらし、順次隣接するチップ相当部分の
試験を実施する。
【００５０】実施の形態４．図５はこの発明による半導
体集積回路の試験装置の実施の形態４のＤＵＴ部分を示
し、（ａ）図は側面図、（ｂ）図は上面図である。この
実施の形態４では、実施の形態３において、ＢＯＳＴボ
ード２０Ａが省略され、またＢＯＳＴ ＩＦボード１
７、接続構体１６も省略され、ＢＯＳＴ装置２０を構成
するＡＤ／ＤＡ測定部２１、制御部２２、メモリ部２
４、ＤＳＰ解析部２３、電源部２５が全て、プローブ３
０を持ったＤＵＴボード１０Ａ上面に配置され、必要な
接続が行われる。
【００５１】この実施の形態４の回路構成は実施の形態
１の図２と同じであり、同様にしてＤＵＴ１１ＡのＡ／
Ｄ変換回路５１、Ｄ／Ａ変換回路５２の試験が行われ
る。
【００５２】実施の形態２、３、４においても、ＢＯＳ
Ｔ装置２０、またはＢＯＳＴボード２１、２１ＡはＤＵ
Ｔボード１０、１０Ａの近傍に配置され、実施の形態１
と同様に試験が実施されるので、実施の形態１と同様
に、試験の高精度化、高速化、装置の低価格化を図るこ
とができ、さらに実施の形態１に示したメモリ／解析切
替回路８０の採用により、より高速で、より効率よく、
テスト（測定）と、解析を実行できる。
【００５３】実施の形態５．図６はこの発明による半導
体集積回路の試験装置の実施の形態５の回路構成を示す
ブロック図である。この実施の形態５では、ＤＵＴ１１
のＡ／Ｄ変換回路５１がＢＵＳＹ信号を発生しないタイ
プであり、このため、テスタ４０からトリガ信号７４が
供給され、データ回路６３のデジタル単位で進める動作
と、測定データメモリ６６のアドレスを進める動作を行
わせる。なお、ＢＯＳＴボードのＡ／Ｄ変換回路６２は
ＢＵＳＹ信号を発生するように構成できるので、このＢ
ＵＳＹ信号はトリガ信号７４と併用できる。その他の構
成は、図２と同じである。
【００５４】この実施の形態５においても、テスタ４０
からＢＯＳＴ装置２０に送信されるトリガ信号７４はデ
ジタル信号であり、テスタ４０とＢＯＳＴ装置２０との
間に、ノイズの影響を受けやすいアナログ信号系を追加
するものではなく、実施の形態１と同様に、試験の高精
度化、高速化を図ることができ、さらに実施の形態１に
示したメモリ／解析切替回路８０の採用により、より高
速で、より効率よく、テスト（測定）と、解析を実行で
きる。
【００５５】実施の形態６．図１０は、この発明による
半導体集積回路の試験装置の実施の形態６で使用される
メモリ／解析切替回路９０を示すブロック回路図であ
る。このメモリ／解析切替回路９０は、図７に示す実施
の形態１のメモリ／解析切替回路８０をさらに具体化し
たものである。
【００５６】図１０のメモリ／解析切替回路９０は、図
７に示すメモリ／解析切替回路８０のデータ接続切替回
路８１が、データ出力切替セレクタ８１１と、データ入
力切替セレクタ８１３と、バンクＡのＩ／Ｏ切替セレク
タ８１５と、バンクＢのＩ／Ｏ切替セレクタ８１７によ
って構成されている。データ出力切替セレクタ８１１
は、Ａ端子、Ｂ端子、Ｑ端子およびＳ端子を有し、この
Ｑ端子はデータ接続切替回路８１のＡ１端子を構成し、
ＤＳＰ解析部６９に接続される。データ入力切替セレク
タ８１３も、Ａ端子、Ｂ端子、Ｑ端子およびＳ端子を有
し、このＱ端子はデータ接続切替回路８１のＡ２端子を
構成し、ＡＤＣ／ＤＡＣ測定部２３に接続される。デー
タ出力切替セレクタ８１１およびデータ入力切替セレク
タ８１３は、何れも、前記第１の接続状態において、Ｑ
端子とＡ端子を接続し、前記第２の接続状態において、
Ｑ端子とＢ端子を接続するもので、この第１、第２の接
続状態は、それぞれのＳ端子への切替信号ＳＳによって
切替られる。
【００５７】バンクＡのＩ／Ｏ切替セレクタ８１５はＯ
ＵＴ端子、ＩＮ端子、Ｄ端子、およびＯＥ端子を有し、
このＤ端子はデータ接続切替回路８１のＢ１端子を構成
し、メモリバンク６６Ａのデータ端子ＤＱに接続され
る。このＩ／Ｏ切替セレクタ８１５のＯＵＴ端子はデー
タ出力切替セレクタ８１１のＡ端子に接続され、またそ
のＩＮ端子はデータ入力切替セレクタ８１３のＢ端子に
接続される。バンクＢのＩ／Ｏ切替セレクタ８１７もＯ
ＵＴ端子、ＩＮ端子、Ｄ端子およびＯＥ端子を有し、こ
のＤ端子はデータ接続切替回路８１のＢ２端子を構成
し、メモリバンク６６Ｂのデータ端子ＤＱに接続され
る。このＩ／Ｏ切替セレクタ８１７のＯＵＴ端子はデー
タ出力切替セレクタ８１１のＢ端子に、またそのＩＮ端
子はデータ入力切替セレクタ８１５のＡ端子にそれぞれ
接続される。Ｉ／Ｏ切替セレクタ８１５および８１７
は、何れも、前記第１の接続状態において、ＯＵＴ端子
とＤ端子を接続し、また前記第２の接続状態において、
ＩＮ端子とＤ端子を接続するもので、この第１、第２の
接続状態は、それぞれのＯＥ端子への切替信号ＳＯＥに
よって切替られる。
【００５８】前記第１の接続状態では、データ出力切替
セレクタ８１１のＱ端子、Ａ端子、およびＩ／Ｏ切替セ
レクタ８１５のＯＵＴ端子、Ｄ端子がそれぞれ接続され
る結果、Ａ１端子とＢ１端子が接続され、またデータ入
力切替セレクタ８１３のＱ端子、Ａ端子、およびＩ／Ｏ
切替セレクタ８１７のＩＮ端子、Ｄ端子が接続される結
果、Ａ２端子とＢ２端子が接続される。前記第２の接続
状態では、データ出力切替セレクタ８１１のＱ端子、Ｂ
端子、およびＩ／Ｏ切替セレクタ８１７のＯＵＴ端子、
Ｄ端子が接続される結果、Ａ１端子とＢ２端子の接続が
達成され、またデータ入力切替セレクタ８１３のＱ端
子、Ｂ端子、およびＩ／Ｏ切替セレクタ８１５のＩＮ端
子、Ｄ端子が接続される結果、Ａ２端子とＢ１端子の接
続が達成される。
【００５９】メモリ／解析切替回路８０の書込み／読出
しクロック接続切替回路８５は、メモリ読出し制御バン
ク切替回路８５１、およびメモリ書込み制御バンク切替
回路８５３によって構成される。メモリ読出し制御バン
ク切替回路８５１は、Ｑ端子、Ａ端子、Ｂ端子およびＳ
端子を有し、Ｑ端子は書込み／読出しクロック接続切替
回路８５のＡ１端子を構成し、Ａ端子はメモリバンク６
６ＡのＯＥ端子に接続されるとともに、バンクＡのＩ／
Ｏ切替セレクタ８１５のＯＥ端子に接続されている。ま
たメモリ読出し制御バンク切替回路８５１のＢ端子は、
メモリバンク６６ＢのＯＥ端子と、バンクＡのＩ／Ｏ切
替セレクタ８１７のＯＥ端子とに接続されている。メモ
リ書込み制御バンク切替回路８５３もＱ端子、Ａ端子、
Ｂ端子およびＳ端子を有し、このＱ端子は書込み／読出
しクロック接続切替回路８５のＡ２端子を構成し、その
Ａ端子はメモリバンク６６ＢのＷＲ端子に、またそのＢ
端子はメモリバンク６６ＡのＷＲ端子にそれぞれ接続さ
れ、メモリバンク６６Ａ、６６Ｂの読出し／書込みの切
替を行う。
【００６０】前記第１の接続状態では、メモリ読出し制
御バンク切替回路８５１のＱ端子とＡ端子が接続される
結果、メモリバンク６６ＡのＯＥ端子が活性化され、メ
モリバンク６６Ａは読み出し可能な状態とされ、またバ
ンクＡのＩ／Ｏ切替セレクタ８１５のＯＥ端子が活性化
され、そのＯＵＴ端子がＤ端子に接続されて、メモリバ
ンク６６ＡからＤＳＰ解析部６９への読み出しが達成さ
れる。併せて、バンクＢのＩ／Ｏ切替セレクタ８１７で
は、ＩＮ端子とＤ端子が接続され、メモリバンク６６Ｂ
へのデジタル試験データの書込みが達成される。この第
１の接続状態では、メモリ書込み制御バンク切替回路８
５３は、メモリバンク６６ＢのＷＲ端子を活性化し、メ
モリバンク６６Ｂを書き込み可能状態にする。前記第２
の接続状態では、メモリ読出し制御バンク切替回路８５
１のＱ端子とＢ端子が接続される結果、メモリバンク６
６ＢのＯＥ端子が活性化され、メモリバンク６６Ｂは読
み出し可能な状態とされ、またバンクＢのＩ／Ｏ切替セ
レクタ８１７のＯＥ端子が活性化され、そのＯＵＴ端子
がＤ端子に接続されて、メモリバンク６６ＢからＤＳＰ
解析部６９への読み出しが達成される。併せて、バンク
ＡのＩ／Ｏ切替セレクタ８１５では、ＩＮ端子とＤ端子
が接続され、メモリバンク６６Ａへのデジタル試験デー
タの書込みが達成される。この第１の接続状態では、メ
モリ書込み制御バンク切替回路８５３は、メモリバンク
６６ＡのＷＲ端子を活性化し、メモリバンク６６Ａを書
き込み可能状態にする。
【００６１】メモリバンク切替信号生成部８７は、Ａ／
Ｂ切替セレクタ８７１と、フリップフロップ８７３と、
インバータ８７５を有する。Ａ／Ｂ切替セレクタ８７１
は、Ａ端子、Ｂ端子、Ｑ端子およびＳ端子を有し、フリ
ップフロップ８７３はＤ端子、Ｑ端子およびＲ端子を有
し、インバータ８７５はＡ／Ｂ切替セレクタ８７１のＢ
端子に接続され、Ａ／Ｂ切替セレクタ９７１のＡ端子と
フリップフロップ８７３のＱ端子は互いに接続され、Ａ
／Ｂ切替セレクタ８７１のＱ端子とフリップフロップ８
７３のＤ端子も互いに接続されている。半導体試験装置
制御装置８９からのメモリ切替信号ＳＫＣはＡ／Ｂ切替
セレクタ８７１のＳ端子に、またクロックイン信号ＳＣ
Ｌはフリップフロップ８７３のＲ端子に与えられる。メ
モリ切替信号ＳＫＣは幅の広い信号であり、クロックイ
ン信号ＳＣＬは、信号ＳＫＣの幅の中の、より幅の狭い
信号である。フリップフロップ８７３のＱ端子には、メ
モリバンク切替信号ＳＳが生成されるが、この信号ＳＳ
はメモリ切替信号ＳＫＣの各立ち上がりで反転する信号
となる。クロックイン信号ＳＣＬは、信号ＳＳをラッチ
するのに、使用される。
【００６２】実施の形態７．図１１は、この発明による
半導体集積回路の試験装置の実施の形態７で使用される
メモリ／解析切替回路１００を示すブロック回路図であ
る。このメモリ／解析切替回路１００は、図７に示す実
施の形態１のメモリ／解析切替回路８０を変形したもの
である。このメモリ／解析切替回路１００は、デュアル
ポートメモリ１０２を中心に構成したものである。
【００６３】このデュアルポートメモリ１０２は、一対
のデータ端子ＤａｔａＲ、ＤａｔａＬと、一対のアドレ
ス端子ＡｄｄＲ、ＡｄｄＬと、一対の出力可能信号端子
ＯＥＲ、ＯＥＬと、一対の書き込み可能信号端子ＷＲ
Ｒ、ＷＲＬを有する。このデュアルポートメモリ１０２
は、内部に２つのメモリ区域を有し、前記各端子の制御
に基づき、図７のメモリ／解析部８０と同様の機能を果
たす。このデュアルポートメモリ１０２の使用により、
回路部品数を低減できる。
【００６４】実施の形態８．上記各実施の形態は、ＤＵ
Ｔ１１、１１ＡがＡ／Ｄ変換回路５１と、Ｄ／Ａ変換回
路５２の両方を含むものであるが、それらの一方を含む
ものであっても、この発明は効果を得ることができる。
複数のＡ／Ｄ変換回路５１、または複数のＤ／Ａ変換回
路５２を含むＤＵＴであっても、高精度、高速の試験
を、低価格の試験装置で達成できる。
【００６５】実施の形態９．実施の形態１から９の半導
体集積回路の試験装置を用いた半導体集積回路の試験方
法も、半導体集積回路を、より高精度に、またより高速
度で試験するのに有効である。特に、デジタル試験デー
タの記憶（書き込み）と、その解析を並列処理すること
により、さらに高速度の試験を行うことができ、生産性
を向上することができる。
【００６６】
【発明の効果】以上のようにこの発明による半導体集積
回路の試験装置は、テスト回路基板の近傍に配置された
テスト補助装置に、データメモリと解析部とを設け、デ
ータメモリに２つのメモリ区域を構成して、一方のメモ
リ区域でデジタル試験データの記憶が行われるときに、
他方のメモリ区域ですでに記憶されたデジタル試験デー
タの解析のための読み出しを行うようにしたものであ
り、半導体集積回路のＡ／Ｄ変換回路またはＤ／Ａ変換
回路の試験を、より高精度に、より高速度に行うことが
でき、併せて試験装置の低価格化を図ることができる。
【００６７】またデータメモリを２つのメモリ素子で構
成したものでは、各メモリ素子の単位で、より高精度
に、より高速度に行うことができる。
【００６８】また２つのメモリ素子に入力切替手段、出
力切替手段を設けたものでは、これらの切替手段によっ
てデータの書き込み、またはデータの読み出しを切替な
がら、より高精度に、より高速度に試験を行うことがで
きる。
【００６９】また１つのメモリ素子に、２つのメモリ区
域を構成するものでは、回路部品数の低減を図ることが
できる。
【００７０】また、テスト回路基板の近傍に配置された
テスト補助装置に、データメモリと解析部とを設け、デ
ータメモリに２つのメモリ区域を構成して、一方のメモ
リ区域でデジタル試験データの記憶が行われるときに、
他方のメモリ区域ですでに記憶されたデジタル試験デー
タの解析のための読み出しを行うようにした半導体集積
回路の試験装置を用いた半導体集積回路の試験方法によ
れば、半導体集積回路のＡ／Ｄ変換回路またはＤ／Ａ変
換回路の試験を、より高精度に、より高速度に行うこと
ができ、生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】 この発明による半導体集積回路の試験装置の
実施の形態１を示し、（ａ）図はＤＵＴ部分の上面図、
（ｂ）図はその側面図、（ｃ）図は試験機の構成図。
【図２】 実施の形態１の回路構成を示すブロック図。
【図３】 この発明による半導体集積回路の試験装置の
実施の形態２のＤＵＴ部分の側面図。
【図４】 この発明による半導体集積回路の試験装置の
実施の形態３を示し、（ａ）図はＢＯＳＴボードの上面
図、（ｂ）図はＢＯＳＴ ＩＦボードの上面図、（ｃ）
図はＤＵＴボードの上面図、（ｄ）図はそれらの側面
図。
【図５】 この発明による半導体集積回路の試験装置の
実施の形態４のＤＵＴ部分を示し、（ａ）図はその側面
図、（ｂ）図は上面図。
【図６】 この発明による半導体集積回路の試験装置の
実施の形態５の回路構成を示すブロック図。
【図７】 この発明による半導体集積回路の試験装置の
実施の形態１から５で使用されるメモリ／解析部の構成
を示すブロック回路図。
【図８】 メモリ／解析部の測定と解析のフローを示す
フローチャート。
【図９】 メモリ／解析部の測定と解析のより具体的な
フローを示すフローチャート。
【図１０】 この発明による半導体集積回路の試験装置
の実施の形態６で使用されるメモリ／解析部の構成を示
すブロック回路図。
【図１１】 この発明による半導体集積回路の試験装置
の実施の形態７で使用されるメモリ／解析部の構成を示
すブロック回路図。
【符号の説明】
１０，１０Ａ テスト回路基板（ＤＵＴボード） １１，１１Ａ 被試験半導体集積回路（ＤＵＴ） ２０ テスト補助装置（ＢＯＳＴ装置） ２１，２１Ａ テスト補助基板（ＢＯＳＴボード） ４０ 試験機（テスタ） ５１ 被試験半導体集積回路のＡ／Ｄ変換回路 ５２ 被試験半導体集積回路のＤ／Ａ変換回路 ６１ 試験用Ｄ／Ａ変換回路 ６２ 試験用Ａ／Ｄ変換回路 ６３ データ回路 ６６ 測定データメモリ ６９ ＤＳＰ解析部 ８０，９０，１００ メモリ／解析切替回路 ８１ データ接続切替回路 ８３ アドレス接続切替回路 ８５ 書込み／読出しクロック接続切替回路 １０２ デュアルポートメモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/10 Ｇ０１Ｒ 31/28 Ｒ (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G011 AA17 AE02 2G032 AA09 AB01 AE08 AE10 AE11 AE12 AE14 AF01 AF10 AG04 AG07 AH01 AJ07 4M106 AA01 AA04 AA08 AC01 AC10 BA01 CA01 DD03 DD10 DD23 DJ20 5J022 AA01 AB01 AC04 BA05 CD02 CE01 CE05 CG01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路またはデジタル信号をアナログ信号に変
    換するＤ／Ａ変換回路を含んだ被試験半導体集積回路と
    信号のやり取りを行うように構成されたテスト回路基
    板、および前記Ａ／Ｄ変換回路からのデジタル試験デー
    タまたは前記Ｄ／Ａ変換回路からのアナログ試験データ
    をデジタル信号に変換したデジタル試験データを記憶す
    るデータメモリとこのデータメモリに記憶された前記デ
    ジタル試験データを解析する解析部とを有し前記テスト
    回路基板の近傍に配置されたテスト補助装置を備え、前
    記データメモリは、第１、第２メモリ区域を有し、この
    第１メモリ区域において前記デジタル試験データの記憶
    が行われるときに、第２メモリ区域では、すでに記憶さ
    れたデジタル試験データが前記解析部による解析のため
    に読み出されるように構成された半導体集積回路の試験
    装置。
  2. 【請求項２】 前記データメモリは、第１メモリ素子と
    第２メモリ素子を有し、これらの素子がそれぞれ前記第
    １、第２メモリ区域を構成している請求項１記載の半導
    体集積回路の試験装置。
  3. 【請求項３】 前記テスト補助装置はメモリ入力切替手
    段を有し、このメモリ入力切替手段が前記デジタル試験
    データを前記第１メモリ素子、または第２メモリ素子に
    切り替えて記憶させるように構成されている請求項２記
    載の半導体集積回路の試験装置。
  4. 【請求項４】 前記テスト補助装置はメモリ出力切替手
    段を有し、このメモリ出力切替手段が前記第１メモリ素
    子または第２メモリ素子の出力を切り替えて前記解析部
    へアップロードするように構成されている請求項２記載
    の半導体集積回路の試験装置。
  5. 【請求項５】 前記データメモリが、内部に前記第１、
    第２メモリ区域を有する１つのメモリ素子で構成された
    請求項１記載の半導体集積回路の試験装置。
  6. 【請求項６】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路またはデジタル信号をアナログ信号に変
    換するＤ／Ａ変換回路を含んだ半導体集積回路の試験方
    法であって、この半導体集積回路を搭載してそれと信号
    のやり取りを行うように構成されたテスト回路基板、お
    よび前記Ａ／Ｄ変換回路からのデジタル試験データまた
    は前記Ｄ／Ａ変換回路からのアナログ試験データをデジ
    タル信号に変換したデジタル試験データを記憶するデー
    タメモリとこのデータメモリに記憶された前記デジタル
    試験データを解析する解析部とを有し前記テスト回路基
    板の近傍に配置されたテスト補助装置を備えた半導体集
    積回路の試験装置を用いて試験が行われ、さらに前記デ
    ータメモリは、第１、第２メモリ区域を有し、この第１
    メモリ区域で前記デジタル試験データの記憶が行われる
    ときに、第２メモリ区域では、すでに記憶されたデジタ
    ル試験データが前記解析部による解析のために読み出さ
    れることを特徴とする半導体集積回路の試験方法。
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