KR100394347B1

KR100394347B1 - 인터페이스 기판 및 이를 이용한 반도체 집적회로 소자테스트 방법

Info

Publication number: KR100394347B1
Application number: KR10-2000-0020653A
Authority: KR
Inventors: 윤정구
Original assignee: 삼성전자주식회사
Priority date: 2000-04-19
Filing date: 2000-04-19
Publication date: 2003-08-09
Also published as: KR20010096954A; US7075325B2; US20010034865A1; US20050057272A1; JP2001311764A; TW518701B; US6833721B2

Abstract

본 발명은 테스트하고자 하는 반도체 집적회로 소자를 이 소자가 실제 사용되는 환경에서 테스트하기 위한 인터페이스 기판 및 이를 사용한 반도체 집적회로 소자의 테스트 방법에 관한 것으로서, 반도체 소자에 공급되는 전원의 노이즈를 차단하고 부족한 전원을 보충하는 전원 조절부와, 클록 신호 입력 단자, 복수의 클록 신호 출력 단자, 궤환 신호 입력 단자, 궤환 신호 출력 단자를 구비하며, 입력 클록 신호와 입력 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(PLL)를 포함하는 클록 분배 회로와, 상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터를 포함하는 인터페이스 기판 및 이를 이용한 반도체 소자 테스트 방법이 개시된다.

Description

인터페이스 기판 및 이를 이용한 반도체 집적회로 소자 테스트 방법{Interface board and method for testing semiconductor integrated circuit devices by using the interface board}

본 발명은 반도체 집적회로 소자의 테스트 기술에 관한 것으로서, 좀 더 구체적으로 본 발명은 테스트하고자 하는 반도체 집적회로 소자를 이 소자가 실제 사용되는 환경에서 테스트하기 위한 인터페이스 기판 및 이를 사용한 반도체 집적회로 소자의 테스트 방법에 관한 것이다.

반도체 집적회로 소자는 보통 개별 낱개의 부품 형태로 판매되거나 이러한 개별 부품을 인쇄 회로 기판에 장착한 기판 상태의 제품으로 판매된다. 이러한 기판 상태의 제품으로는 개인용 컴퓨터(PC)나, 서버(server), 워크스테이션(workstation), 통신 장비, 교환기 등의 주기판(mother board)과 이 주기판에 연결되는 부기판(daughter board) 등이 있다. 반도체 집적회로 소자는 최종 완제품으로서 소비자에게 출하되기 전에 단계적인 테스트를 거치게 된다.

도 1은 종래 기술에 따른 반도체 집적회로 소자의 단계적 테스트 과정을 나타낸다. 소자 회로 설계 공정과 반도체 제조 공정을 거쳐 완성된 복수의 소자가 형성되어 있는 웨이퍼(10) 상태에서 반도체 소자를 1차로 테스트한다. 이 테스트에서 불량으로 판별된 소자에는, 예컨대 잉크 마킹(ink marking)을 하고 마킹이 된 소자는 웨이퍼 분리 단계에서 불량으로 분류되어 폐기된다. 웨이퍼 테스트 단계를 통과한 반도체 소자는 웨이퍼(10)에서 분리되어 조립 공정을 거쳐 패키지되어 개별 반도체 부품(20)으로 된다. 패키지된 소자(20)는 초기 불량을 검출하는 번인(burn-in) 검사와 같은 신뢰성 검사와 소자의 전기적 특성 등을 테스트하는 기능 검사를 거친다. 이 테스트 단계에서 불량으로 판별된 것은 폐기되고, 정품으로 판별된 것 중은 개별 부품으로서 소비자에게 출하되기도 하고, 기판형 제품(30), 예컨대 메모리 모듈(memory module)을 구성하는 데에 단위 부품으로 사용된다. 기판형 제품(30)은 테스트를 거쳐 출하된다. 기판형 제품의 불량은 모듈 조립 공정 자체의 오류, 예컨대, 단위 부품의 잘못된 실장, 잘못된 페이스트(paste)의 사용으로 인해 발생할 수도 있고, 개별 부품 테스트 단계를 통과했던 단위 반도체 소자의 불량으로 인해 발생할 수도 있다. 이러한 기판형 제품 단계에서의 불량은 제품의 수리 비용, 재테스트 비용, 테스트 시간 등의 증가에 따른 추가 비용이 많이 발생한다.

또한, 기판형 제품 단계에서 발생하는 불량은 이전 단계에서 했던 테스트 시간과 비용만큼 생산성의 손실을 가져오고, 불량이 난 일부 단위 부품을 교체하여 기판을 수리하는 데에 추가적인 수리 장비가 필요하게 된다. 또한, 개별 부품 단계에서 행하는 테스트 항목을 줄이는 것이 어렵다. 테스트 항목과 테스트 시간은 반도체 집적회로 소자의 생산 효율과 직접적인 관계가 있을 뿐만 아니라, 테스트하고자 하는 반도체 소자의 고속화와 고집적화로 인해 데스트 장비의 가격도 대당 수억원에서 수십억원에 달하는 등 생산 비용이 점점 더 높아지고 있다.

또한, 기판형 제품은 테스트 단계에서는 불량이 발견되지 않았던 경우에도, 이것을 실제 사용하는 환경에 적용했을 경우, 예컨대 메모리 모듈 제품을 컴퓨터 시스템의 주기판에 실장하여 시스템을 동작시킨 다음에야, 비로서 불량이 발견되는 경우가 있다. 이러한 불량은 지금까지 반도체 소자 제조업체에서 개발한 테스트 기술로는 찾아낼 수 없었다. 왜냐하면, 현재까지 개발된 테스트 장비는 기판형 제품이 실제로 적용되는 환경과 동일한 테스트 환경을 제공하지 못했기 때문이다.

따라서, 본 발명의 목적은 테스트하고자 하는 반도체 집적회로 소자의 테스트 환경을 반도체 소자가 실제 사용되는 환경과 동일한 환경으로 만드는 것이다.

본 발명의 다른 목적은 반도체 소자를 실제 사용 환경과 동일한 환경에서 테스트하면서도 이를 위해 별도의 테스트 장치를 사용하지 않고 반도체 소자를 테스트하는 것이다.

본 발명의 또 다른 목적은 반도체 소자를 실제 사용 환경에 적용하였을 때 생기는 불량을 조기에 발견하여 테스트 공정의 신뢰성을 높이고, 반도체 소자에 대한 소비자의 신뢰감을 향상시키는 것이다.

본 발명의 또 다른 목적은 반도체 소자의 테스트 항목과 시간을 줄이고, 불량이 발생한 반도체 소자의 수리 비용을 절감하는 것이다.

도 1은 종래 기술에 따른 반도체 집적회로 소자의 단계적 테스트 과정을 나타내는 개략도.

도 2는 본 발명에 따른 인터페이스 기판과 주기판의 연결 관계를 나타내는 개략도.

도 3은 본 발명의 일실시예에 따른 인터페이스 기판의 블록 회로도.

도 4는 본 발명의 다른 실시예에 따른 인터페이스 기판과 주기판의 실장 부품 사이의 연결 관계를 나타내는 개략 블록 회로도.

도 5는 본 발명의 다른 실시예에 따른 인터페이스 기판의 블록 회로도.

도 6은 본 발명의 인터페이스 기판에 사용될 수 있는 전원 조절부의 일실시예에 따른 회로도.

도 7은 본 발명의 인터페이스 기판에 사용될 수 있는 클록 분배 회로의 블록 회로도.

도 8은 본 발명의 일실시예에 따른 인터페이스 기판의 회로 배선을 나타내는 인터페이스 기판의 앞면도.

도 9는 도 8에 도시한 인터페이스 기판의 뒷면도.

<도면의 주요 부분에 대한 설명>

100: 인터페이스 기판

110: 기판 몸체

120: 코넥터(connector)

140: 인터페이스 회로부

150: 소켓부

170: 반도체 칩

200: 주기판

220: CPU

테스트할 반도체 소자를 실제 사용 환경과 동일한 환경에서 테스트하기 위해서는, 실제 사용 환경과 동일한 조건의 전원을 반도체 소자에 공급하여야 하고, 실제 사용 환경에 적용했을 때와 동일한 패턴의 신호가 공급되도록 외부에서 반도체 소자로 공급되는 신호의 패턴을 조절하여야 한다. 또한, 하나의 반도체 소자가 적용될 수 있는 실제 사용 환경은 다양하므로, 실제 사용 환경에 맞게 범용적으로 적용될 수 있도록, 전원 공급, 제어 신호 공급 및 타이밍 여유 조절이 가변적이어야 한다. 또한, 테스트할 개별 반도체 소자(예컨대, 메모리 모듈을 구성하는 개별 메모리 소자)는 검사용 기판에 예컨대, 땜납(soldering)과 같은 방법을 사용하여 영구적으로 실장되는 것이 아니라, 검사용 기판과 쉽게 분리될 수 있는 전기적 연결 수단(예컨대, 소켓)을 통해 실장되어야 함과 동시에, 상기 전기적 연결 수단이 존재하지 않는 것과 동일한 환경을 유지하여야 한다. 또한, 실제 사용 환경과 동일한 정도의 신호 보전성(signal integrity)를 유지하여야 한다.

신호 패턴의 조절이라는 과제는 예컨대, 반도체 소자에 공급되는 클록 신호를 반도체 소자가 실제 사용되는 환경의 타이밍으로 클록 신호를 반도체 소자에 공급하여야 하며, 실제 사용 환경에 적용했을 때와 동일한 여건으로 제어 신호의 클록 신호에 대한 타이밍 여유(timing margin)을 가지도록 함으로써 달성될 수 있다.

이를 위해 본 발명에서는 반도체 소자와 이 반도체 소자가 실제 적용될 장치 사이에 인터페이스 기판을 사용한다. 반도체 소자가 실제 적용되는 장치는 예컨대, 컴퓨터 시스템, 통신 장비, 교환기에 사용되는 주기판이며, 본 발명에 따른 인터페이스 기판은 반도체 소자가 전기적으로 직접 연결되는 수단과 주기판 사이의 환경 차이를 보상하는 보상 수단을 구비한다.

본 발명의 일실시예에서 반도체 소자는 소켓, 바람직하게는 접촉식 소켓 (contact type socket)에 전기적으로 직접 연결되며, 이러한 소켓의 사용으로 인한 주기판의 환경 차이, 즉, 반도체 소자를 소켓을 사용하지 않고 직접 주기판에 연결했을 때의 환경과 반도체 소자를 소켓을 통해 주기판에 연결했을 때의 환경 차이를 보상하는 보상 수단이 제공된다. 본 발명의 일실시예에 따르면, 상기 보상 수단은 전원 조절부, 클록 분배 회로를 구비하며, 레지스터 회로를 더 구비할 수 있다.

본 발명에 따른 인터페이스 기판은 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터와, 상기 반도체 소자에 공급되는 신호의 패턴을 조절하는 수단과, 상기 반도체 소자에 공급되는 신호의 구동 용량을 조절하는 드라이버와, 상기 반도체 소자에 공급되는 전원 신호와 상기 신호 패턴 조절 수단 및 드라이버에 공급되는 전원을 조절하는 전원 조절부를 포함한다.

본 발명의 일실시예에 따른 인터페이스 기판은 상기 반도체 소자에 공급되는 전원의 노이즈를 차단하고 부족한 전원을 보충하는 전원 조절부와, 클록 신호 입력 단자, 복수의 클록 신호 출력 단자, 궤환 신호 입력 단자, 궤환 신호 출력 단자를구비하며, 입력 클록 신호와 입력 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(PLL)를 포함하는 클록 분배 회로와, 상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터를 포함한다.

본 발명에 따른 반도체 집적회로 소자 테스트 방법은 상기와 같은 구조를 갖는 인터페이스 기판을 준비하는 단계와, 상기 인터페이스 기판을 상기 반도체 소자가 실제 사용될 외부 장치에 연결하는 단계와, 상기 인터페이스 기판의 소켓에 상기 반도체 소자를 실장하는 단계와, 상기 외부 장치를 동작시켜 상기 반도체 소자를 테스트하는 단계를 포함한다.

실시예

이하, 도면을 참조로 본 발명의 실시예에 대해 설명한다.

도 2는 본 발명의 일실시예에 따른 인터페이스 기판과 반도체 칩, 주기판의 연결 관계를 나타내는 개략도이다. 본 발명에 따른 인터페이스 기판(100)은 도전 패턴(도전 패턴 중 표면층의 도전 패턴은 도 8과 도 9 참조)과 절연판으로 된 기판 몸체(110)와 이 몸체에 형성된 커넥터부(120), 인터페이스 회로부(140), 소켓부 (150)를 포함한다.

도 2에서 인터페이스 기판은 도전 패턴이 형성된 하나의 신호층과 절연층이 번갈아 배치된 다층 기판인 것이 바람직하며, 상기 신호층은 전원층과 접지층을 포함하는 것이 바람직하다. 소켓부(150)는 복수의 개별 소켓(160)을 포함한다. 개별 소켓(160) 각각에는 반도체 칩(170)이 장착된다. 소켓부(150)는 개별 소켓(160)에장착된 반도체 칩(170)들이 하나의 모듈 형태로 동작하도록 한다. 모듈 형태의 동작을 위해서 소켓부(150)에는 소켓(160)에 장착된 반도체 칩(170)들을 서로 연결하는 또는 외부와 연결하는 여러 신호 배선들이 배치되어 있다. 이 신호 배선에 대한 상세한 내용은 도면을 간단히 하기 위해 생략하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있을 것이다.

본 발명에 따른 인터페이스 기판(100)에 사용되는 소켓(160)은 접촉식 소켓인 것이 바람직하며, 가격이 싼 번인 테스트용 소켓을 사용하거나 다른 방식의 소켓을 사용할 수도 있다.

인터페이스 기판(100)의 커넥터부(120)는 주기판을 인터페이스 기판(100)과 전기적으로 연결시키며, 주기판(200)의 슬롯, 예컨대 메모리 슬롯(240)에 인터페이스 기판(100)의 커넥터부(120)가 결합된다. 인터페이스 기판(100)의 커넥터부(120)는 듀얼 인라인 패키지(DIP; dual in-ling package) 형식인 것이 바람직하다. 인터페이스 회로부(140)는 주기판(200)과 개별 소켓(160)에 실장된 반도체 칩(170)을 전자기적으로 인터페이스함으로써, 주기판(200)과 소켓(160) 사이의 환경 차이를 보상하는 기능을 한다.

도 2에 나타낸 주기판(200)은 예컨대, 개인용 컴퓨터, 서버 컴퓨터, 통신 장비, 교환기 등에 사용되는 주기판(mother board)이 될 수 있으며, I/O 커넥터(210), CPU(220), PCI/ISA(Peripheral Component Interconnect/Industry Standard Architecture) 슬롯(230)과 메모리 슬롯(240), 전원 연결부(250), 주변기기 연결부(260)를 포함한다. 주기판(200)에 실장되어 있는 CPU(220)는 예컨대, 인텔(Intel) 사에서 판매하는 펜티엄(Pentinium) 계열의 마이크로프로세서이다. 도 2에 나타낸 주기판(200)의 구조는 하나의 예시에 지나지 않으며, 반도체 칩(170)이 적용되는 환경에 따라 여러 가지로 변형될 수 있고, 도면을 간단히 하기 위해 주기판(200)의 나머지 구성은 생략하였다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가지 자라면, 도 2의 주기판(200)에서 생략된 부분과 변형 가능한 다른 형태에 대해 쉽게 이해할 수 있을 것이다.

도 2에 나타낸 바와 같이, 인터페이스 기판(100)을 주기판(200)에 연결하고, 소켓(160)에 반도체 칩(170)을 실장한 다음, 주기판(200)을 가동시켜 반도체 칩(170)을 테스트한다.

도 3은 본 발명의 일실시예에 따른 인터페이스 기판의 블록 회로도이다. 도 3에서, 입력 신호 1과 입력 신호 2는 인터페이스 기판의 외부, 예컨대, 컴퓨터 시스템의 주기판에서 공급되는 신호이다. 입력 신호 1, 2는 소켓부(150)에 장착되어 있는 반도체 소자의 동작에 필요한 신호로서, 예컨대 제어 신호, 어드레스 신호, 칩 선택 신호이다. 입력 신호 1은 신호 패턴 조절 수단(142)을 통해 소켓부(150)에 공급되고, 입력 신호 2는 드라이브(144; drvier)를 통해 소켓부(150)에 공급된다. 외부 전원 신호는 전원 조절부(180)를 통해 소켓부(150)에 공급된다. 전원 조절부(180)는 신호 패턴 조절 수단(142), 드라이버(144)에 대한 전원 신호도 공급한다.

도 3의 인터페이스 기판에서, 신호 패턴 조절 수단(142)은 소켓부(150)에 장착되어 있는 반도체 소자에 공급되는 여러 신호들의 패턴을 이 신호들이 반도체 소자의 실제 사용 환경에서 공급될 때와 동일한 패턴으로 만들어 준다. 신호 패턴의 조절은 반도체 소자에 공급되는 특정 신호 또는 기준 신호에 대한 다른 신호의 타이밍의 조절, 특정 신호 또는 기준 신호에 대한 다른 신호의 타이밍 여유의 조절을 포함하며, 신호의 타이밍 조절은 예컨대, 신호의 상승 시점(rising time)과 하강 시점(falling time)의 조절, 각종 AC 파라미터 (parameter)의 조정, 오버슈트(overshoot), 언더슈트(undershoot), 신호간 스큐 (skew), 지터(jitter)의 최소화를 포함한다.

도 3에서 드라이버(144)는 입력 신호 2의 구동 용량을 조절하여 소켓부(150)에 실장되어 있는 반도체 소자에 공급되도록 한다.

도 4는 본 발명의 다른 실시예에 따른 인터페이스 기판과 주기판의 실장 부품 사이의 연결 관계를 나타내는 개략 블록 회로도이다. 도 4에서, CPU(220)는 인텔 펜티엄 Ⅲ 프로세서이고, 인터페이스 기판(100)에 실장된 반도체 소자는 동기형 디램(SDRAM; Syncronous dynamic random access memory)이다. 클록 드라이버(270)에서 발생한 클록 신호 CLK는 각각 CPU(220)와 칩셋(280; chip set)에 입력된다. 클록 신호 CLK는 칩셋(280)에서 출력되어 CLK 버퍼(290)를 통해 인터페이스 기판(100)에 입력된다. CLK 버퍼(290)에서 인터페이스 기판(100)으로 공급되는 클록 신호는 소켓(160)에 장착된 반도체 소자, 예컨대 동기형 디램 반도체 소자의 동작을 위한 기준 클록 신호이다.

도 5는 본 발명의 다른 실시예에 따른 인터페이스 기판(100)의 블록 회로도이다. 인터페이스 기판으로 입력되는 클록 신호 CLK0는 저항 R1을 통해 클록 신호 CLK로서 클록 분배 회로(300)에 입력된다. 클록 신호 CLK는 커패시터 C1을 통해 접지와 병렬로 연결된다. 클록 분배 회로(300)는 하나의 클록 신호 CLK를 받아서 여러 개의 클록 신호 Y0-Y8, Y9를 동시에 출력한다. 클록 신호 분배 회로(300)는 테스트하고자 하는 반도체 소자(150)가 실제 사용되는 환경과 동일한 타이밍의 클록 신호를 가지도록 하기 위해서, 위상 고정 루프(PLL; phase locked loop) 기술을 사용한다. 클록 분배 회로(300)는 궤환 출력 단자 FB_OUT과 궤환 입력 단자 FB_IN을 가진다.

클록 분배 회로(300)에서 클록 신호의 타이밍을 맞추는 방법은 다음과 같다. 먼저, 출력 클록 신호의 타이밍을 늦추기 위해서는 커패시터 C1의 용량값을 크게 만든다. 그러면, 입력 클록 CLK 자체가 느리게 들어오므로, 출력 클록 Y0-Y8, Y9도 이에 따라 느려진다. 클록 타이밍을 빠르게 하려면, 커패시터 C1의 용량값을 줄이고, 궤환 출력 단자 FB_OUT과 궤환 입력 단자 FB_IN사이에 연결되어 있는 제2 커패시터 C2의 용량값을 증가시킨다. 즉, 궤환 출력 단자 FB_OUT과 궤환 입력 단자 FB_IN사이에 연결되어 있는 커패시터 C2의 용량값을 조절하면, 입력 클록 CLK보다 출력 클록 Y0-Y8, Y9가 먼저 출력되도록 할 수 있다. 이 방법을 사용하면, 테스트할 반도체 소자의 실제 환경과 동일한 클록 타이밍을 만들 수 있다. 클록 분배 회로(300)의 내부 구조의 예는 도 6을 참조로 후술한다.

레지스터(400)는 테스트할 반도체 소자의 제어 신호 등을 이 소자가 실제 적용되는 환경과 동일한 타이밍 여유를 가지도록 한다. 레지스터 회로(400)는 레지스터 모드로 동작하는 드라이버 IC의 일종인데, 입력 신호를 받아서 출력 신호를 내놓을 때, 실제 받은 입력 신호보다 출력 신호를 더 길게 늘어지게 만든다. 따라서, 클록 신호에 대한 타이밍 여유가 더 커지게 되므로, 타이밍 여유를 반도체 소자의 실제 사용 환경과 유사한 조건으로 조절할 수 있는 여유가 많이 생기게 된다. 신호의 타이밍 여유란, 예컨대 동기형 디램의 경우 클록 신호에 대한 특정 신호의 타이밍 여유를 의미하며, 셋업 시간(set-up time), 유지 시간(hold time)으로 구분된다. 셋업 시간은 클록 신호가 인에이블되기 얼마만큼의 시간 전에 특정 신호가 입력되어 있어야 하는 가를 나타내는 파라미터이며, 유지 시간은 클록 신호가 인에이블된 다음 얼마만큼의 시간 동안 특정 신호가 그 값을 유지하고 있어야 하는 가를 나타내는 파라미터이다.

제어 신호 등이 타이밍 여유를 가지도록 하기 위해서는 2가지 방법을 사용할 수 있다. 첫째, 제어 신호 등을 인터페이스 기판(100)의 커넥터(120)를 통해 소켓(160)에 연결하고 클록 분배 회로(300)의 PLL만 조절하는 방법과, 둘째, 제어 신호 등을 레지스터 회로(400)를 통해 소켓(160)에 공급하고 이 레지스터 회로(400)를 도 5에 도시한 것처럼 클록 분배 회로(300)를 통해 통제하는 방법을 사용할 수 있다. 레지스터 회로(400) 역시 클록 신호에 동기하여 동작하기 때문에, 상기 2가지 방법을 모두 사용할 수 있는데, 레지스터 회로(400)의 사용 여부는 소켓(160)에 실장되는 반도체 소자의 유형에 따라 결정된다. 예를 들어서, 반도체 소자가 ×4 동기형 디램인 경우에는, 레지스터 회로(400)를 사용하는 것이 바람직하다. 왜냐하면, 반도체 소자가 직접 연결되는 전기적 연결 수단(예컨대, 소켓)이 존재하지 않는 것과 동일한 환경을 유지하기 위해서는 소켓으로 인해 생기는 전기적 부하, 예컨대 소켓 자체의 커패시턴스의 영향을 보상해 주어야 한다. 이러한 영향은 제어 신호 등을 레지스터 회로(400)를 통해 소켓에 공급함으로써, 소켓으로 인한 전기적 부하를 상쇄시킬 정도의 빠른 전류의 제어 신호 등을 충분히 공급하는 것에 의해 보상될 수 있다.

도 5에서 제어 신호 등은 레지스터 입력 신호(410)로서, 동기형 디램의 동작을 제어하는 신호인 RAS(Row Address Strobe), CAS(Column Address Strobe), 클록 인에이블 신호 CKE와, 번지 신호 A0-12, 뱅크 번지 신호 BA0-1, 칩 선택 신호 CS0-3 및 데이터 신호 DQM0-7를 포함하며, 레지스터 출력 신호(420)도 마찬가지이다. 현재 대부분의 PC급 컴퓨터 시스템은 8 바이트 데이터 버스 또는 8 바이트 데이터 버스 + 1 바이트 패리티 버스를 채용하고 있기 때문에, ×4 동기형 디램 반도체 칩을 사용하여 메모리 모듈을 구성하려면, 반도체 칩을 16개 또는 18개 실장해야 데이터 버스를 구성할 수 있다. 따라서, 레지스터 회로(400)를 사용하여 소켓의 전기적 부하의 영향을 보상하여야 한다. 한편, ×8 동기형 디램의 경우에는, 제어 신호 등의 타이밍 여유를 가지도록 하는 상기 2가지 방법을 모두 사용할 수 있으나, 레지스터 회로(400)를 사용하는 것이 바람직하다. ×16 동기형 디램의 경우에는, 4개의 반도체 칩만 실장하면 되기 때문에, 레지스터 회로(400)를 사용하지 않아도, 소켓의 전기적 부하에 의한 영향은 그다지 크기 않고, 따라서 클록 신호의 타이밍을 조절하기 위한 클록 분배 회로(300)만 사용하는 것도 가능하다.

본 발명에 따른 인터페이스 기판에서는 반도체 칩의 실제 사용 환경과 동일한 정도의 신호 보전성(signal integrity)을 유지하기 위해서, 부가적인 커패시터나 저항을 사용할 수 있다. 커패시터는 부하 정합(loading matching)용으로 사용되고, 저항은 터미네이션(termination) 용으로 사용될 수 있다. 터미네이션용 저항은 레지스터(400)에서 출력되는 강력한 전류에 의한 언더슈트나 오버슈트를 방지하는 역할과 함께 타이밍을 조절하는 역할도 한다.

부하 정합 커패시커는 예컨대, pF 단위의 정전용량값을 가지며, 인터페이스 기판에 사용되는 소켓의 갯수가 홀수일 때, 소켓에 장착된 반도체 소자에 공급되는 신호가 좌측 소켓에 2개가 연결되고, 우측 소켓에 하나가 연결될 경우 우측 소켓에 소켓의 커패시턴스 값과 유사한 커패시터를 달아서 마치 좌우 각각 2개씩 있는 것처럼 보이게 하여 부하를 정합시킴과 동시에 노이즈 등을 줄이는 등의 역할을 한다. 부하 정합용 커패시터는 예컨대, 소켓에 장착된 반도체 소자의 제2 클록 단자 CLK2와 접지 사이에 연결되고, 제1 칩 선택 신호 CS0와 접지 사이에 연결되도록 설계할 수 있다.

인터페이스 기판(100)에는 클록 분배 회로부(300)와 레지스터 회로(400)가 형성되어 있으며, 도 6에 나타내는 바와 같은 전원 조절부가 형성되어 있다. 전원 조절부는 도 6a에 나타낸 바이패스 (bypass) 커패시터, 도 6b에 나타낸 벌크(bulk) 커패시터, 도 6c에 나타낸 감결합 (decoupling) 커패시터를 포함한다. 감결합 커패시터는 메모리 소자에 공급되는 전원의 노이즈를 차단하는 역할을 하고, 바이패스 커패시터는 노이즈 차단과 배터리 역할을 동시에 수행하며, 벌크 커패시터는 주로 배터리 역할을 하여 순간적으로 파워가 부족하게 되는 현상을 막아준다. 도 6a에나타낸 커패시터 그룹 중 왼쪽 6 그룹의 커패시터는 반도체 소자(예컨대, 동기형 디램)을 위한 바이패스 커패시터로 사용되고 오른쪽 2 그룹의 커패시터는 소켓의 기생 리액턴스를 보상하기 위한 감결합 커패시터로 사용될 수 있다. 도 6에 나타낸 전원 조절부에서는, 소켓의 기생 성부에 의한 추가적인 간섭의 영향을 방지하기 위해 병렬로 연결된 복수의 커패시터를 전원과 접지 사이에 더 연결할 수도 있다.

도 6에 나타낸 커패시터들은 인터페이스 기판의 공급 전원과 접지 사이에 연결될 수도 있고, 인터페이스 기판에 실장되어 있는 반도체 소자의 양(+)의 전원 단자와 음(-)의 전원 단자 사이에 연결될 수 있다. 이러한 커패시터는 실제 측정을 통하여 시스템보다 더 안정적인 파워를 공급하는 경우에는 이러한 커패시터를 일부 제거함으로써 반도체 소자의 실제 사용 환경과 유사한 전원 공급 환경을 만들 수 있다.

도 7은 본 발명의 일실시예에 따른 클록 분배 회로의 블록 회로도이다. 클록 분배 회로는 하나 이상의 출력에 버퍼된 PLL 시스템으로 구성된다. 출력 클록 1Y0-1Y4, 2Y0-2Y3는 각각 뱅크 인에이블 신호 1G, 2G에 의해 제어된다. 출력 클록 1Y0-1Y4, 2Y0-2Y2는 예컨대, 도 5의 Y0-8에 해당하고, 2Y3은 도 5의 Y9에 해당한다. PLL은 입력 클록 신호 CLK와 궤환 입력 신호 FB_IN사이의 위상차가 영이 되도록 설계된다. 위상 보상은 궤환 경로의 전파 지연(propagation delay)을 조정함으로써 달성된다. 전파 지연은 전파 속도와 궤환 경로 길이의 함수이다.

궤환 출력 신호 FB_OUT와 궤환 입력 신호 FB_IN사이에는 커패시터 C2의 한쪽 단자가 연결되고, 이 커패시터 C2의 나머지 단자는 접지와 연결되어 있다. 이 커패시터 C2는 클록 분배 회로에서 출력되는 신호와 입력되는 신호 사이의 타이밍을 조절하는 데에 사용될 수 있다. 도 7에 나타나 있지는 않지만, 클록 분배 회로의 AV_CC단자(23)와 접지 사이에는 PLL 아날로그 전원 RC 필터가 연결될 수 있다.

도 8과 도 9는 본 발명의 일실시예에 따른 인터페이스 기판의 실제 회로 배선의 예를 나타낸다. 도 8은 인터페이스 기판의 앞면을 나타내고 도 9는 인터페이스 기판의 뒷면을 나타낸다. 도 8과 도 9에 나타낸 인터페이스 기판의 회로 배선은 본원의 출원인이 판매하는 ×8 기반의 64M, 128M, 256M 동기형 디램 제품에 적용될 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면 별도의 테스트 장치를 제조하지 않고서도 인터페이스 기판을 사용함으로써, 테스트하고자 하는 반도체 집적회로 소자의 테스트 환경을 반도체 소자가 실제 사용되는 환경과 동일한 환경으로 만드는 것이 가능하다.

또한, 본 발명에 따르면, 반도체 소자를 실제 사용 환경에 적용하였을 때 생기는 불량을 조기에 발견할 수 있으므로, 테스트 공정의 신뢰성이 향상되고, 반도체 소자에 대한 소비자의 신뢰도가 높아진다. 또한, 반도체 소자의 테스트 항목과 시간을 줄이고, 불량이 발생한 반도체 소자의 수리 비용이 절감되어 반도체 소자의 생산성이 향상된다.

Claims

테스트할 반도체 소자가 실제 사용되는 환경과 동일한 환경을 상기 반도체 소자에 제공하는 테스트용 인터페이스 기판으로서,

상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와,

외부 장치와의 전기적 연결을 위한 커넥터와,

상기 반도체 소자에 공급되는 신호의 패턴을 조절하는 신호 패턴 조절 수단과,

상기 반도체 소자에 공급되는 신호의 구동 용량을 조절하는 드라이버와,

상기 반도체 소자에 공급되는 전원 신호와 상기 신호 패턴 조절 수단 및 드라이버에 공급되는 전원을 조절하는 전원 조절부

를 포함하는 것을 특징으로 하는 인터페이스 기판.
제1항에 있어서,

상기 신호 패턴 조절 수단은 상기 반도체 소자에 공급되는 특정 신호에 대한 다른 신호의 타이밍의 조절, AC 파라미터 (parameter)의 조정을 포함하는 것을 특징으로 하는 인터페이스 기판.
테스트할 반도체 소자가 실제 사용되는 환경과 동일한 환경을 상기 반도체 소자에 제공하는 테스트용 인터페이스 기판으로서,

상기 반도체 소자에 공급되는 전원의 노이즈를 차단하고 부족한 전원을 보충하는 전원 조절부와,

클록 신호 입력 단자, 복수의 클록 신호 출력 단자, 궤환 신호 입력 단자, 궤환 신호 출력 단자를 구비하며, 입력 클록 신호와 입력 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(PLL)를 포함하는 클록 분배 회로와,

상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와,

외부 장치와의 전기적 연결을 위한 커넥터

를 포함하는 것을 특징으로 하는 인터페이스 기판.
제3항에서,

상기 반도체 소자에 공급되는 신호의 구동 용량을 조절하는 레지스터 회로를 더 포함하는 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 전원 조절부는 감결합 커패시터, 바이패스 커패시터, 벌크 커패시터를 포함하는 것을 특징으로 하는 인터페이스 기판.
제5항에서,

상기 커패시터들은 상기 인터페이스 기판으로부터 분리가 가능하게 연결되어 있는 것을 특징으로 하는 인터페이스 기판.
제3항 또는 제4항에서,

상기 클록 분배 회로는 클록 입력 단자와 접지 사이에 연결되는 커패시터를 포함하며, 이 커패시터의 용량값을 조절함으로써 상기 입출력 클록 신호의 타이밍이 조절되는 것을 특징으로 하는 인터페이스 기판.
제3항에서,

궤환 출력 단자와 궤환 입력 단자 사이에는 접지와 연결된 제2 커패시터를 더 포함하며, 상기 제2 커패시터의 용량값을 조절함으로써 상기 입출력 클록 신호의 타이밍이 조절되는 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 반도체 소자는 메모리 소자인 것을 특징으로 하는 인터페이스 기판.
제9항에서,

상기 메모리 소자는 동기형 디램(SDRAM; synchronous dynamic random access memory)인 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 인터페이스 기판은 복수의 전도층과 절연층으로 된 다층 기판이며, 전원층과 접지층을 갖는 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 외부 장치는 CPU가 실장된 주기판인 것을 특징으로 하는 인터페이스 기판.
제12항에서,

상기 주기판은 반도체 소자의 테스트 장비에 연결되고, 상기 반도체 소자는 DUT(Device Under Test)인 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 복수의 소켓은 접촉식 소켓인 것을 특징으로 하는 인터페이스 기판.
제3항 또는 제4항에서,

상기 반도체 소자에는 부하 정합용 커패시터가 연결되는 것을 특징으로 하는 인터페이스 기판.
제5항에서,

상기 커패시터는 상기 반도체 소자의 전원 공급 단자와 접지 단자 사이에 연결되는 것을 특징으로 하는 인터페이스 기판.
제1항 또는 제3항 또는 제4항에서,

상기 반도체 소자는 메모리 소자이며, 상기 복수의 소켓은 메모리 모듈을 구성하는 것을 특징으로 하는 인터페이스 기판.
반도체 소자를 테스트하는 방법으로서,

상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터와, 상기 반도체 소자에 공급되는 신호의 패턴을 조절하는 수단과, 상기 반도체 소자에 공급되는 신호의 구동 용량을 조절하는 드라이버와, 상기 반도체 소자에 공급되는 전원 신호와 상기 신호 패턴 조절부 및 드라이버에 공급되는 전원을 조절하는 전원 조절부를 갖는 테스트용 인터페이스 기판을 준비하는 단계와,

상기 인터페이스 기판을 상기 반도체 소자가 실제 사용될 외부 장치에 연결하는 단계와,

상기 인터페이스 기판의 소켓에 상기 반도체 소자를 실장하는 단계와,

상기 외부 장치를 동작시켜 상기 반도체 소자를 테스트하는 단계

를 포함하는 것을 특징으로 하는 반도체 소자 테스트 방법.
반도체 소자를 테스트하는 방법으로서,

상기 반도체 소자에 공급되는 전원의 노이즈를 차단하고 부족한 전원을 보충하는 전원 조절부와, 클록 신호 입력 단자, 복수의 클록 신호 출력 단자, 궤환 신호 입력 단자, 궤환 신호 출력 단자를 구비하며, 입력 클록 신호와 입력 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(PLL)를 포함하는 클록 분배 회로와, 상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터를 포함하는 테스트용 인터페이스 기판을 준비하는 단계와,

상기 인터페이스 기판을 상기 반도체 소자가 실제 사용될 외부 장치에 연결하는 단계와,

상기 인터페이스 기판의 소켓에 상기 반도체 소자를 실장하는 단계와,

상기 외부 장치를 동작시켜 상기 반도체 소자를 테스트하는 단계

를 포함하는 것을 특징으로 하는 반도체 소자 테스트 방법.