KR100435166B1 - 비표준 메모리 소자를 표준 실장 환경에서 검사하는인터페이스 기판과 이를 이용한 실장 검사 시스템 - Google Patents

비표준 메모리 소자를 표준 실장 환경에서 검사하는인터페이스 기판과 이를 이용한 실장 검사 시스템 Download PDF

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Abstract

비표준 메모리 소자를 표준 실장 검사 환경에서 검사하기 위한 인터페이스 기판과 이를 이용한 실장 검사 시스템에 관한 것으로서, 회로 배선층을 포함하는 기판 몸체와, 상기 기판 몸체의 제1 면에 형성되며, 비표준 메모리 소자가 장착되고 장착된 메모리 소자와 상기 회로 배선층을 전기적으로 연결하는 제1 소켓과, 상기 기판 몸체의 제2 면에 형성되며, 상기 회로 배선층을 표준 실장 검사 기판과 전기적으로 연결하는 제2 소켓을 포함하며, 상기 회로 배선층은 상기 표준 실장 검사 기판의 표준 핀 구성을 상기 비표준 메모리 소자의 비표준 핀 구성과 정합시키는 핀 정합 회로를 포함하는 인터페이스 기판을 사용한다. 핀 정합 회로는 제어 신호와 번지 신호에 대한 표준 입력과 비표준 출력을 일대일로 매칭(matching)하는 제1 매칭부와 데이터 입출력 신호에 대한 표준 입력과 비표준 출력을 비순차적으로 링크하는 제2 매칭부를 포함하고, 인터페이스 기판에는 상기 표준 핀 구성의 하나의 클럭 신호에 대하여 비표준 핀 구성의 2개의 클럭이 선택적으로 동작하도록 하거나 2개의 클럭이 모두 동작되도록 하는 클럭 반전 회로를 더 추가할 수 있다. 클럭 반전 회로는 예컨대, 200핀의 비표준 메모리 모듈을 인터페이스 기판에 실장하고 168핀의 표준형 실장 검사 기판에 연결한 다음, PC100 200핀 피검사 소자와 PC133 200핀 피검사 소자를 모두 검사할 수 있도록 하기 위한 것이다. 본 발명에 따른 실장 검사 시스템은, 피검사 반도체 소자에게 실장 동작 환경을 제공하기 위한 실장 검사 기판과, 상기 실장 검사 기판에 장착되는 상기 구조의 인터페이스 기판을 포함하는 것을 특징으로 한다. 실장 검사 기판은 메모리 소자의 실제 동작 환경을 제공하는 부품들이 장착되는 면의 반대쪽 면에 상기 인터페이스 기판이 실장되도록 할 수도 있고, 부품들이 장착된 면에 인터페이스 기판을 실장할 수도 있다.

Description

비표준 메모리 소자를 표준 실장 환경에서 검사하는 인터페이스 기판과 이를 이용한 실장 검사 시스템{Interface Board For Testing Non-standard Memory Devices Under Actual Operation Environment, Actual Testing System Using the Interface Board}
본 발명은 반도체 소자의 검사 기술에 관한 것으로서, 좀 더 구체적으로는 비표준 메모리 소자를 표준 실장 검사 환경에서 검사하기 위한 인터페이스 기판과 이를 이용한 실장 검사 시스템에 관한 것이다.
도 1은 반도체 집적회로 소자와 이것이 실장된 회로 기판의 제조와 검사 공정에 대한 종래 기술을 설명하기 위한 도면이다. 먼저, 복수의 반도체 IC 소자들이 웨이퍼 제조 공정을 통해 반도체 웨이퍼(10)에 형성된다. 이 반도체 IC 소자들을 웨이퍼 레벨 검사 공정을 통해 검사하여, 웨이퍼 상태에서 불량 소자들을 표시하고표시되지 않는 소자들을 웨이퍼로부터 분리한다.
웨이퍼 레벨 검사를 통과한 소자들은 패키지 조립된다. 패키지 소자(20)는 예컨대 높은 전압과 온도 조건에서 번-인(burn-in) 검사를 실시하여 초기 불량 소자들을 추려내는 신뢰성 검사를 거치며, 전기적 특성을 확인하는 기능 검사를 거친다. 이 검사에서 통과하지 못한 소자들을 제외한 합격품들은 인쇄 회로 기판 제품(예컨대, 도 1의 메모리 모듈(30) 제품)으로 조립된다. 한편, 불량 패키지 제품들은 이를 별도로 이용하여 기판 제품을 만들 수도 있다. 인쇄 회로 기판 제품들에 대해서도 조립 후 검사 공정을 진행한다.
도 1을 참조로 설명한 종래 공정은 반도체 소자가 실제로 동작하는 환경과 검사 조건이 일치하지 않는다는 점에 문제가 있다. 번-인 검사와 기능 검사를 통과한 반도체 소자라 하더라도 이것이 실제로 기판에 조립되기 전까지 검출할 수 없는 유형의 불량이 존재할 수 있기 때문이다. 따라서, 기판 제품을 수리하거나 재검사하는 데에 필요한 비용만큼 생산 비용이 증가하고, 기판 제품 상태에서는 수리할 수 없는 불량의 경우에는 기판 제품 전체를 폐기해야 하는 추가 비용 손실이 생긴다. 예를 들어서, 반도체 메모리 소자는 보통 SIMM (Single Inline Memory Module) 또는 DIMM (Dual Inline Memory Module) 메모리 모듈 형태의 기판 제품으로 조립되는데, 이러한 메모리 모듈은 예컨대, 컴퓨터 시스템의 주기판(mother board)에 삽입 실장되어 컴퓨터 시스템의 주기억 장치로 사용된다. 메모리 모듈에 실장된 메모리 소자가 실제 조립 단계의 검사 공정에서는 불량이 발생하지 않았던 경우에도, 메모리 모듈을 컴퓨터 시스템의 주기판에 실장한 이후 제대로 동작하지 못하면, 이러한 메모리 소자가 포함된 메모리 모듈을 교체하여야 한다. 왜냐하면, 메모리 모듈에 솔더 접합된 불량 메모리 소자를 제거하고 정상 메모리 소자로 교체하는 데에는 많은 비용이 들기 때문이다.
종래 기술의 또 다른 문제점은 반도체 소자의 검사 공정에 사용되는 검사 장비가 가격이 매우 높고, 많은 공간을 차지하며 검사 절차가 매우 복잡하다는 점이다. 예를 들어서, 반도체 메모리 제조 업체에서는 어드반(Advan)사의 검사설비나 휴렛패커드의 HP83000 검사장치를 사용하여 패키지된 메모리 소자를 검사하는 것이 보통이다. 이 검사장치들은 메모리 소자가 예컨대, 시스템의 주기판에 실장되었을 때 CPU나 다른 칩셋으로부터 받게 될 메모리 버스 신호(예컨대, RAS, CAS, 데이터 신호 및 어드레스 신호)를 포함하는 검사 신호 패턴을 생성한다. 이러한 검사 신호들은 DUT 메모리 소자의 단자 리드에 공급되고, 검사기는 메모리 소자에서 입력한 신호를 분석하여 메모리 소자의 전기적 특성이 제대로 나타나는지 평가한다. 이러한 검사 공정에 사용되는 검사 장치는 호환성이 높고 다양한 특성을 검사할 수 있지만, 실제 메모리 소자가 동작하는 실장 환경과 동일한 환경을 제공하지는 못한다.
이러한 이유로 메모리 모듈과 같은 기판 제품을 실제 동작 환경(즉, 시스템 동작 환경)과 대등한 환경에서 미리 검사를 진행하는 소위, 실장 검사를 하는 것이 필요하다. 실장 검사는 일반적으로 메모리 모듈과 같은 기판 제품에 대해 적용하는데, 기판 제품은 보통 산업 표준 예컨대, JEDEC (Joint Electron Device Engineering Council) 표준을 따른다. 컴퓨터 시스템의 주기판에는 메모리 모듈이실장될 수 있는 소켓이 존재하고, 이 소켓에 메모리 모듈과 같은 기판 제품을 실장하여 컴퓨터 시스템의 주기억장치로 사용되는 실장 환경을 만들어 메모리 모듈을 검사함으로써 실장 검사를 진행한다.
그런데, 이러한 실장 검사에 사용되는 실장 검사 기판은 JEDEC 표준 메모리 모듈 또는 JEDEC 호환 메모리 모듈의 검사에는 적합하지만 비표준 메모리 모듈 즉, 주문형(custom) 메모리 모듈에 적용하기 어렵다는 단점이 있다. 예컨대, 현재 널리 사용되고 있는 JEDEC 표준 168핀 DIMM용 실장 검사 기판(예컨대, 주기판)에 고성능 서버에 사용되는 주문형 모듈인 200핀 DIMM을 장착하면, 메모리 소자가 제대로 동작하지 않고 실제 동작 환경과 달라지기 때문에 실장 검사로서의 의미가 없어진다.
따라서, 본 발명의 목적은 표준 실장 검사 기판에 비표준 또는 주문형 메모리 소자를 장착하여 실장 검사할 수 있도록 하는 것이다.
본 발명의 다른 목적은 주문형 메모리 소자를 실제 동작 환경에서 검사하여 출하함으로써 주문형 메모리 소자의 신뢰성을 높이는 것이다.
본 발명의 또 다른 목적은 주문형 메모리 소자의 실장 검사를 표준 메모리 소자의 실장 검사 기판을 사용하여 진행함으로써, 검사 공정의 생산성을 높이는 것이다.
도 1은 반도체 집적회로 소자와 이것이 실장된 회로 기판의 제조와 검사 공정에 대한 종래 기술을 설명하기 위한 도면.
도 2는 본 발명에 따른 실장 검사 시스템의 개략적인 구성을 나타내는 단면도.
도 3은 본 발명에 사용하기에 적합한 일실시예에 따른 인터페이스 기판의 사시도.
도 4는 본 발명의 인터페이스 기판에 포함된 핀 정합 회로의 블록도.
도 5는 본 발명의 인터페이스 기판에 사용되는 클럭 반전 회로의 블록도.
도 6은 클럭 반전 회로의 출력 신호 파형도.
도 7은 본 발명에 사용될 수 있는 실장 검사 기판의 일례로서, 컴퓨터 시스템의 주기판의 동작 환경을 제공할 수 있는 실장 검사 기판을 나타내는 평면도.
도 8은 본 발명의 일구현예에 따른 실장 검사 시스템을 설명하기 위한 단면도로서, 인터페이스 기판이 실장 검사 기판의 앞면에 장착된 구조를 나타낸다.
도 9는 본 발명의 또 다른 구현예에 따른 실장 검사 시스템을 설명하기 위한 단면도로서, 인터페이스 기판이 실장 검사 기판의 뒷면에 장착된 구조를 나타낸다.
<도면의 주요 부호에 대한 설명>
50: 메모리 모듈 소자 100: 인터페이스 기판
110: 제1 소켓 120: 제2 소켓
130: 연결 기판 140: 표준형 모듈 소켓
150: 지지물 170: 실장 검사 기판
200: 핀 정합 회로 260: 클럭 반전 회로
270, 280: 제1, 제2 저항 회로 262: 입력 단자
264, 266: 제1, 제2 출력 단자 300, 400: 실장 검사 시스템
이하의 설명에서, '실장 검사 기판'이란 메모리 소자의 실제 동작 환경에서 메모리 소자를 검사할 수 있는 기판을 말하며, 예컨대, 컴퓨터 시스템의 주기판에대응한다.
본 발명에 따른 인터페이스 기판은 메모리 소자를 실제 동작 환경에서 검사하는 실장 검사에 사용되는 인터페이스 기판으로서, 회로 배선층을 포함하는 기판 몸체와, 상기 기판 몸체의 제1 면에 형성되며, 비표준 메모리 소자가 장착되고 장착된 메모리 소자와 상기 회로 배선층을 전기적으로 연결하는 제1 소켓과, 상기 기판 몸체의 제2 면에 형성되며, 상기 회로 배선층을 표준 실장 검사 기판과 전기적으로 연결하는 제2 소켓을 포함하며, 상기 회로 배선층은 상기 표준 실장 검사 기판의 표준 핀 구성을 상기 비표준 메모리 소자의 비표준 핀 구성과 정합시키는 핀 정합 회로를 포함하는 것을 특징으로 한다.
여기서 핀 정합 회로는 제어 신호와 번지 신호에 대한 표준 입력과 비표준 출력을 일대일로 매칭(matching)하는 제1 매칭부와 데이터 입출력 신호에 대한 표준 입력과 비표준 출력을 비순차적으로 링크하는 제2 매칭부를 포함하고, 인터페이스 기판에는 상기 표준 핀 구성의 하나의 클럭 신호에 대하여 비표준 핀 구성의 2개의 클럭이 선택적으로 동작하도록 하거나 2개의 클럭이 모두 동작되도록 하는 클럭 반전 회로를 더 추가할 수 있다. 클럭 반전 회로는 예컨대, 200핀의 비표준 메모리 모듈을 인터페이스 기판에 실장하고 168핀의 표준형 실장 검사 기판에 연결한 다음, PC100 200핀 피검사 소자와 PC133 200핀 피검사 소자를 모두 검사할 수 있도록 하기 위한 것이다.
본 발명에 따른 실장 검사 시스템은, 피검사 반도체 소자에게 실장 동작 환경을 제공하기 위한 실장 검사 기판과, 상기 실장 검사 기판에 장착되는 상기 구조의 인터페이스 기판을 포함하는 것을 특징으로 한다. 실장 검사 기판은 메모리 소자의 실제 동작 환경을 제공하는 부품들이 장착되는 면의 반대쪽 면에 상기 인터페이스 기판이 실장되도록 할 수도 있고, 부품들이 장착된 면에 인터페이스 기판을 실장할 수도 있다.
실시예
이하, 도면을 참조로 본 발명의 실시예를 설명한다.
도 2는 본 발명에 따른 실장 검사 시스템의 개략적인 구성을 나타내는 단면도이다. 도 2의 실장 검사 시스템은 피검사 반도체 소자(50), 인터페이스 기판(100), 실장 검사 기판(170)을 포함한다. 여기서 실장 검사 기판(170)은 예컨대, 컴퓨터 시스템의 주기판에 대응된다. 인터페이스 기판(100)은 일종의 검사용 기판으로서 피검사 반도체 소자(이 예에서는 메모리 모듈 소자)를 쉽게 장착하고 분리할 수 있도록 구성되어 있다.
인터페이스 기판(100)은 지지물(150)에 의해 실장 검사 기판(170)에 수직 방향으로 고정된다. 인터페이스 기판(100)은 소켓(120), 연결 기판(130) 및 표준형 소켓(140)을 통해 실장 검사 기판(170)과 전기적으로 연결된다. 도 2에서 실장 검사 기판(170)에 장착되는 다른 부품들에 대한 도시는 생략하였다.
도 2의 실장 검사 시스템은 반도체 소자(50)를 인터페이스 기판(100)에 실장하고, 인터페이스 기판(100)을 실장 검사 기판(170)에 전기적으로 연결한 다음, 실장 검사 기판(170)을 동작시킴으로써, 반도체 소자(50)를 실제 동작 환경 즉, 시스템 동작 환경에서 검사할 수 있다. 도 2의 예는 컴퓨터 주기판에서 메모리 소자를검사하는 환경에 맞도록 설계된 시스템이지만, 이것은 하나의 예에 지나지 않고, 따라서, 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자라면, 다른 종류의 반도체 소자를 서버 컴퓨터용 주기판이나 통신 장치, 교환기 등과 같은 시스템의 주기판에 실장하여 검사하는 것이 충분히 가능하다는 사실을 이해할 것이다.
도 2의 시스템에서 검사하는 반도체 소자(50)는 비표준 또는 주문형(custom) 소자인 반면에, 실장 검사 기판(170)은 표준 실장 검사 기판이다. 예를 들어서, 반도체 소자(50)는 200핀 DIMM 메모리 모듈이고, 실장 검사 기판(170)은 168핀 DIMM 메모리 모듈의 실장에 적합한 구조를 갖는 컴퓨터 주기판이다.
도 2 및 도 3에 도시한 것처럼, 인터페이스 기판(100)은 회로 배선층이 형성된 몸체를 포함하며, 몸체의 제1 면(102)에 부착된 제1 소켓(110)과 몸체의 제2 면(104)에 부착된 제2 소켓(120)을 포함한다. 몸체의 제2 면(104)은 실장 검사 기판(170)을 향해 있다. 제1 소켓(110)에는 반도체 소자(50)가 장착되고, 제2 소켓(120)에는 연결 기판(130)이 실장된다. 제1 소켓(110)은 반도체 소자(50)가 쉽게 장착되고 분리될 수 있는 구조로 되어 있고, 반도체 소자(50)와 회로 배선층을 전기적으로 연결한다. 제2 소켓(120)은 연결 기판(130)이 쉽게 장착되고 분리될 수 있는 구조로 되어 있으며, 인터페이스 기판(100)을 실장 검사 기판(170)과 전기적으로 연결한다. 제1 소켓(110)과 제2 소켓(120)은 접촉식 핀을 포함하는 것이 바람직하고, DIP(Dual Inline Package) 타입인 것이 바람직하다. 인터페이스 기판(100)은 다층 회로 기판인 것이 바람직한데, 예컨대 전원층과 접지층 및 하나 이상의 신호층으로 구성되고, 이 층들은 절연층(예컨대, 유리섬유층)에 의해 전기적으로 절연된다.
제1 소켓(110)은 반도체 소자(50)가 삽입되는 홈(112)과 분리 손잡이(114)를 포함한다. 홈(112)에는 접촉식 핀이 형성되어 있고, 분리 손잡이(114)를 회전시키면, 홈(112)에 삽입되어 있는 반도체 소자(50)가 접촉식 핀과 분리되어 반도체 소자(50)를 많은 외력을 가하지 않고 쉽게 분리할 수 있도록 하는 것이 바람직하다. 특히, 소켓(110)에는 피검사 소자(50)의 장착과 분리가 빈번하게 일어나므로, 소켓(110)의 수명을 길게 하기 위해서도, 소켓(110)과 반도체 소자(50)의 분리가 용이하도록 소켓(110) 구조를 본 발명과 같이 구성하는 것이 바람직하다.
제1 소켓(110)의 홈(112)은 주문형 메모리 모듈 예컨대, 200핀 DIMM 메모리 모듈의 실장에 적합한 핀 구성으로 되어 있는 반면에, 제2 소켓(120)은 표준 메모리 모듈 예컨대, 168핀 DIMM 메모리 모듈에 적당한 핀 구성으로 되어 있다. 168핀 DIMM은 현재 데스크 탑 컴퓨터에서 가장 많이 발견되는 메모리 소자이다. 168핀 DIMM은 FPM, EDO 및 동기형 DRAM (SDRAM) 타입으로 구현되는데, 64-비트, 72-비트, 80-비트나 ECC 또는 비(non)-ECC로 구성되고, 메모리의 크기는 16M부터 1.2G 바이트까지 가능하다.
본 발명에 따른 인터페이스 기판(100)이 비표준 메모리 소자에 대해 표준 실장 검사 환경을 제공하기 위해서는 표준형 소켓의 핀 구성과 비표준형 피검사 메모리 소자의 핀 구성을 매칭(matching) 즉, 정합시켜야 한다. 또한, 인터페이스 기판(100)에 탑재되는 각종 부품들은 임피던스, 신호 무결성(signal integrity) 측정 등을 통해 검증된 부품들로 사용함으로써, 인터페이스 기판(100)의 소켓에 장착된 피검사 소자에게 정확한 검사 환경을 조성하고, 신호의 왜곡이나 잡음 등에 의한 영향을 최소화하는 것이 바람직하다. 또한, 인터페이스 기판(100)은 실장 검사 기판(170)의 소켓에 피검사 소자를 직접 실장했을 때의 환경과, 피검사 소자를 제1, 제2 소켓(110, 120), 연결 기판(130)을 통해 실장 검사 기판에 연결했을 때의 환경 차이를 보상하는 것이 바람직하다. 이러한 환경 보상은 예컨대, 클럭 신호의 타이밍 조절, 제어 신호의 타이밍 여유 조절, 신호의 AC 파라미터 조절, 전원 신호의 조절 등을 포함한다.
도 4는 본 발명의 인터페이스 기판에 포함된 핀 정합 회로의 블록도이다. 핀 정합 회로(200)는 인터페이스 기판(100)의 회로 배선층에 형성되며, 표준 핀 구성(예컨대, 168핀)의 입력(240)에 대하여 비표준 핀 구성(예컨대, 200핀)의 출력(250)을 구현한다. 핀 정합 회로(200)는 제어 신호/번지 신호 매칭부(210), 데이터 입출력 신호(DQ) 매칭부(220) 및 전원 신호 (Vcc/GND) 매칭부(230)를 포함한다. 본 발명의 일구현예에 따르면, 제어 신호/번지 신호 매칭부(210)는 표준 입력(240)과 비표준 출력(250)을 일대일로 매칭하고, DQ 매칭부(220)는 표준 입력(240)을 비표준 출력(250)과 비순차적으로 링크시킨다. 전원 신호 매칭부(230)는 표준 입력(240)과 비표준 출력(250)을 공통 접속한다.
앞에서 예로 든 168핀 DIMM 핀 입력(240)에 대한 200핀 출력(250)을 정합시키는 경우로 설명하면, 제어 신호와 번지 신호는 WE(Write Enable), DQM(Data Input/Output Mask), CS(Chip Select), CLK(System Clock), CKE(Clock Enable), RAS(Row Address Strobe), CAS(Column Address Strobe), CB(Check Bit),SDA(Serial Data I/O), SCL(Serial Clock), SA(Address in EEPROM), WP(Write Protection)와 A0~A12, BA0~BA1 (Bank Select Address)를 포함한다. 이러한 제어 신호와 번지 신호는 매칭부(210)에 의해 일대일 매칭되므로, 예컨대 27번 핀 입력의 WE는 148번 핀 출력의 WE로 대응되고, 42번 핀 입력의 CLK0은 151번 핀 출력의 CLK0과 대응된다. 한편, DQ0~DQ63의 DQ 신호 입력은 매칭부(220)에 의해 DQ0~DQ71의 DQ 신호 출력과 비순차적으로 링크된다.
도 5는 본 발명의 인터페이스 기판에 사용되는 클럭 반전 회로의 블록도이고, 도 6은 클럭 반전 회로의 출력 신호 파형도이다.
클럭 반전 회로(260)는 인터페이스 기판(100)의 회로 배선층에 형성될 수 있는데, 168핀 DIMM의 CLK0 핀(#42)과 연결되는 입력 단자(262)와 200핀 DIMM의 CLK0(#151)과 연결되는 제1 출력 단자(264), 200핀 DIMM의 CLK1(#150)과 연결되는 제2 출력 단자(266)를 포함한다. 클럭 반전 회로(260)는 양의 전원 단자 VDD와 접지 단자 VSS사이에 병렬로 연결되는 제1 저항 회로(270)와 제2 저항 회로(280)로 구성된다. 제1 저항 회로(270)는 VDD와 노드 N1 사이에 연결된 저항 R1과 노드 N1과 VSS사이에 연결된 R2 저항을 포함하며, 제2 저항 회로(280)는 VDD와 노드 N2 사이에 연결된 저항 R1과 노드 N1과 VSS사이에 연결된 R2 저항을 포함한다. 저항 R2는 저항 R1 보다 저항값이 훨씬 큰 것이 바람직한데, 예컨대, R1은 100Ω이고, R2는 10㏀이다. 노드 N1은 입력 단자(262)와 제1 출력 단자(264)에 연결되고, 노드 N2는 제2출력 단자(266)에 연결되어 있다.
도 5에 나타낸 클럭 반전 회로(260)는 200핀의 비표준 메모리 모듈을 인터페이스 기판(110)에 실장하고 168핀의 표준형 실장 검사 기판에 연결한 다음, PC100 200핀 피검사 소자와 PC133 200핀 피검사 소자를 모두 검사할 수 있도록 하기 위한 것이다. 여기서 PC100/PC133은 컴퓨터 시스템(또는 실장 검사 기판)의 CPU와 메모리 모듈 사이의 데이터 처리 속도를 의미하며, 각각 CPU와 메모리간의 처리 속도가 100㎒와 133㎒임을 나타낸다. 200핀 PC100 모듈은 시스템 클럭 CLK0만 사용하도록 구성되고(이 경우, CLK1은 NC(No Connection)이다), 200핀 PC133 모듈은 시스템 클럭 CLK0과 CLK1을 모두 사용하도록 구성되어 있다. 클럭 반전 회로(260)는 200핀 PC100 모듈을 검사할 때에는 CLK1이 분리되도록 하고, 200핀 PC133 모듈을 검사하는 경우에는 CLK0과 CLK1이 동시에 동작하면서 메모리 모듈을 동작시킨다.
클럭 반전 회로(260)에 예컨대, 3.3V의 VDD가 인가되고, 입력 단자(262)에 연결된 168핀 DIMM의 CLK0이 고레벨(high)인 경우, 노드 N1은 고레벨을 유지하고 이것과 직접 연결되어 있는 제1 출력 단자(264) 및 200핀 DIMM의 CLK0은 확실한 고레벨을 유지한다. 한편, 입력 단자(262)에 연결된 168핀 DIMM의 CLK0이 저레벨(low)인 경우에는, VDD에서 제1 저항 회로(270)의 저항 R1을 통해 노드 N1으로 진행하는 전류 경로는 저항값이 큰 R2쪽으로 연결되지 않고, 입력 단자(262)를 통해 168핀 DIMM의 CLK0 단자쪽으로 연결된다. 따라서, 노드 N1 및 제1 출력 단자(264)와 연결된 200핀 DIMM의 CLK0은 저레벨로 떨어진다. 제1 저항 회로(270)와 제2 저항회로(280)는 전원 단자 VDD를 공통으로 하고 있기 때문에, 노드 N2와 제2 출력 단자(266)에 연결되어 있는 200 핀 DIMM의 CLK1은 입력 단자(262)에 연결되어 있는 168 핀 DIMM의 CLK0의 레벨 변화를 따라 가기는 하지만, 그 변화 레벨이 200 핀 DIMM의 CLK0의 변화 레벨 보다는 훨씬 작다. 이것은 도 6의 파형도를 통해서도 확인할 수 있는데, 그 이유는 VDD로부터 공급되는 전하가 흐르는 전류 경로가 제1 저항 회로(270)와 항상 병렬로 존재하여, 제2 저항 회로(280)의 전류 경로를 통과하는 전하량이 노드 N1의 전압 레벨에 따라 제한되기 때문이다.
도 7은 본 발명에 사용될 수 있는 실장 검사 기판의 일례를 나타내는 평면도이다. 도 7의 실장 검사 기판(170)은 컴퓨터 시스템의 주기판의 동작 환경을 제공할 수 있으며, 예컨대, CD-ROM 오디오 코넥터(202), 아날로그 소자 코덱(204), PCI 오디오 제어기(206), 각종 라인 코넥터(208), 뒷패널 코넥터(210), 슬롯 코넥터(212), PCI/AGP 제어기(214), DIMM 소켓(216), IDE 코넥터(218), LED 코넥터(220), 디스켓 드라이브 코넥터(222), 전원 공급 코넥터(224), IDE 엑셀러레이터(226), 배터리(228), 그래픽 포트 제어기(230), 앞패널 코넥터(232)를 포함한다. 실장 검사 기판(200)에 장착되는 부품들은 도 5에 도시한 것처럼 제한되는 것은 아니고, 피검사 반도체 소자(50)가 적용되는 환경에 따라 여러 가지로 다양하게 변할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있을 것이다.
도 8은 본 발명의 일구현예에 따른 실장 검사 시스템(300)을 나타내는 단면도로서, 피검사 메모리 소자(50)에게 실제 동작 환경을 제공하는 부품들(210)이 실장된 실장 검사 기판(170)의 실장면(302)에 인터페이스 기판(100)을 지지물(150)로 고정한 상태에서, 제1 소켓(110), 제2 소켓(120), 연결 기판(130)으로 피검사 소자(50)와 실장 검사 기판(170)을 전기적으로 연결한다.
도 9는 본 발명의 또 다른 구현예에 따른 실장 검사 시스템(400)을 설명하기 위한 단면도로서, 피검사 메모리 소자(50)에게 실제 동작 환경을 제공하는 부품들(210, 330)이 실장된 검사 기판(270)의 실장면(402)과 반대되는 배면(背面, 404)에 인터페이스 기판(310)을 장착한 상태에서, 소켓(320)에 실장된 피검사 소자(50)와 실장 검사 기판(270)을 전기적으로 연결한다. 도 9의 실시예에서는, 인터페이스 기판이 실장 검사 기판의 배면에 장착되기 때문에, 인터페이스 기판의 실장과 분리가 용이하고, 대량의 피검사 소자를 검사할 때 작업 공간이 충분히 확보되고, 피검사 소자의 교체가 용이하게 이루어질 수 있다.
이상 도면을 참조로 본 발명의 실시예를 설명하였지만, 이것은 설명을 위한 예시적인 것에 지나지 않고 발명의 범위를 제한하거나 한정하기 위한 것이 아니다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 이하의 특허청구범위에 기재된 사항에 의해 정해지는 발명의 범위와 사상을 벗어나지 않는 범위 내에서, 도면에 나타낸 실시예를 수정하고 변형하여 실시할 수 있다는 점을 쉽게 이해할 것이다.
본 발명 구성에 따르면, 표준 실장 검사 기판에 비표준 또는 주문형 메모리소자를 장착한 상태에서 비표준 메모리 소자의 실제 동작 환경으로 메모리 소자를 검사할 수 있다. 따라서, 비표준 메모리 소자를 실장 검사하는 데에 필요한 비용과 절차를 줄일 수 있고, 비표준 메모리 소자의 신뢰성을 높일 수 있으며, 비표준 메모리 소자에 대한 검사 공정의 생산성을 높을 수 있다.

Claims (20)

  1. 메모리 소자를 실제 동작 환경에서 검사하는 실장 검사에 사용되는 인터페이스 기판으로서,
    회로 배선층을 포함하는 기판 몸체와,
    상기 기판 몸체의 제1 면에 형성되며, 비표준 메모리 소자가 장착되고 장착된 메모리 소자와 상기 회로 배선층을 전기적으로 연결하는 제1 소켓과,
    상기 기판 몸체의 제2 면에 형성되며, 상기 회로 배선층을 표준 실장 검사 기판과 전기적으로 연결하는 제2 소켓을 포함하며,
    상기 회로 배선층은 제어 신호와 번지 신호에 대한 표준 입력과 비표준 출력을 일대일로 매칭(matching)하는 제1 매칭부와 데이터 입출력 신호에 대한 표준 입력과 비표준 출력을 비순차적으로 링크하는 제2 매칭부를 포함하여 상기 표준 실장 검사 기판의 표준 핀 구성을 상기 비표준 메모리 소자의 비표준 핀 구성과 정합시키는 핀 정합 회로를 포함하는 것을 특징으로 하는 인터페이스 기판.
  2. 제1항에서, 상기 표준 핀 구성의 하나의 클럭 신호에 대하여 비표준 핀 구성의 2개의 클럭이 선택적으로 동작하도록 하거나 2개의 클럭이 모두 동작되도록 하는 클럭 반전 회로를 더 포함하는 것을 특징으로 하는 인터페이스 기판.
  3. 삭제
  4. 삭제
  5. 제1항에서, 상기 핀 정합 회로는 데이터 입출력 신호에 대한 표준 입력과 비표준 출력을 비순차적으로 링크하는 제2 매칭부를 더 포함하는 것을 특징으로 하는 인터페이스 기판.
  6. 제1항에서, 상기 회로 배선층은 별도의 전원층과 접지층을 포함하는 다층 구조로 된 것을 특징으로 하는 인터페이스 기판.
  7. 제1항에서, 상기 제1 소켓은 분리 가능한 접촉식 핀이 형성된 홈을 포함하는 것을 특징으로 하는 인터페이스 기판.
  8. 제2항에서, 상기 클럭 반전 회로는 상기 표준 핀 구성의 클럭 신호에 연결되는 입력 단자와 비표준 핀 구성의 제1 클럭 신호와 제2 클럭 신호에 각각 연결되는 제1 출력 단자, 제2 출력 단자 및 전원 단자와 접지 단자 사이에 병렬로 연결된 제1 저항 회로와 제2 저항 회로를 포함하는 것을 특징으로 하는 인터페이스 기판.
  9. 제8항에서, 상기 제1 저항 회로는 상기 입력 단자와 전원 단자 사이에 연결된 제1 저항과, 상기 입력 단자와 접지 단자 사이에 연결된 제2 저항을 포함하며, 상기 제2 저항 회로는 전원 단자와 제2 출력 단자 사이에 연결된 제3 저항과 제2 출력 단자와 접지 단자 사이에 연결되는 제4 저항을 포함하며, 상기 입력 단자와 제1 출력 단자는 직접 연결되어 있는 것을 특징으로 하는 인터페이스 기판.
  10. 제9항에서, 상기 제1 저항과 제3 저항은 동일한 저항값을 가지고, 상기 제2 저항과 제4 저항은 동일한 저항값을 가지며, 제1 저항의 저항값은 제2 저항의 저항값 보다 작은 것을 특징으로 하는 인터페이스 기판.
  11. 제1항에서, 상기 메모리 소자는 200핀 메모리 모듈이며, 상기 표준형 실장 검사 기판은 168핀 메모리 모듈 실장용 시스템 주기판인 것을 특징으로 하는 인터페이스 기판.
  12. 제8항, 제9항 또는 제10항에서, 상기 비표준 메모리 소자가 PC100 소자인 경우에는 상기 제1 클럭 신호만 동작하고, PC133 소자인 경우에는 상기 제1 클럭 신호와 제2 클럭 신호가 모두 동작하는 것을 특징으로 하는 인터페이스 기판.
  13. 검사 시스템으로서,
    피검사 반도체 소자에게 실장 동작 환경을 제공하기 위한 실장 검사 기판과,
    상기 실장 검사 기판에 장착되는 제1항의 인터페이스 기판을 포함하는 것을 특징으로 하는 검사 시스템.
  14. 삭제
  15. 제13항에서, 상기 실장 검사 기판은 메모리 소자의 실제 동작 환경을 제공하는 부품들이 장착되는 면에 상기 인터페이스 기판이 실장되는 것을 특징으로 하는 검사 시스템.
  16. 제13항에서, 상기 실장 검사 기판은 메모리 소자의 실제 동작 환경을 제공하는 부품들이 장착되는 면의 반대쪽 면에 상기 인터페이스 기판이 실장되는 것을 특징으로 하는 검사 시스템.
  17. 삭제
  18. 제13항에서, 상기 클럭 반전 회로는 상기 표준 핀 구성의 클럭 신호에 연결되는 입력 단자와 비표준 핀 구성의 제1 클럭 신호와 제2 클럭 신호에 각각 연결되는 제1 출력 단자, 제2 출력 단자 및 전원 단자와 접지 단자 사이에 병렬로 연결된 제1 저항 회로와 제2 저항 회로를 포함하는 것을 특징으로 하는 검사 시스템.
  19. 제18항에서, 상기 제1 저항 회로는 상기 입력 단자와 전원 단자 사이에 연결된 제1 저항과, 상기 입력 단자와 접지 단자 사이에 연결된 제2 저항을 포함하며, 상기 제2 저항 회로는 전원 단자와 제2 출력 단자 사이에 연결된 제3 저항과 제2 출력 단자와 접지 단자 사이에 연결되는 제4 저항을 포함하며, 상기 입력 단자와 제1 출력 단자는 직접 연결되어 있고, 상기 제1 저항과 제3 저항은 동일한 저항값을 가지고, 상기 제2 저항과 제4 저항은 동일한 저항값을 가지며, 제1 저항의 저항값은 제2 저항의 저항값 보다 작은 것을 특징으로 하는 검사 시스템.
  20. 제13항에서, 상기 메모리 소자는 200핀 메모리 모듈이며, 상기 표준형 실장 검사 기판은 168핀 메모리 모듈 실장용 시스템 주기판인 것을 특징으로 하는 검사 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808583B1 (ko) * 2003-07-14 2008-02-29 주식회사 하이닉스반도체 라이저 키트
KR102029035B1 (ko) * 2018-07-26 2019-10-07 주식회사 우리비전 메인 보드 리버스 인터커넥션을 통한 메모리 모듈의 실장 테스트에 사용되는 메모리 모듈을 수납하는 메인 보드
CN114167253B (zh) * 2020-09-11 2024-07-23 英业达科技有限公司 适用于非标准连接接口转接的检测系统
KR20230065005A (ko) * 2021-11-04 2023-05-11 주식회사 유엑스팩토리 Asic 칩 테스트용 소켓보드

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3002282B2 (ja) * 1991-03-18 2000-01-24 富士通株式会社 エミュレーションテスタの接続装置
JP3602939B2 (ja) * 1996-11-19 2004-12-15 松下電器産業株式会社 半導体記憶装置
JP2001176294A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd メモリチップのテスト方法、製造方法およびテスト装置、メモリモジュールのテスト方法、製造方法およびテスト装置、ならびにコンピュータの製造方法
JP4580495B2 (ja) * 2000-03-31 2010-11-10 リコーマイクロエレクトロニクス株式会社 メモリモジュール基板の検査システム及び基板装着装置
TW518701B (en) * 2000-04-19 2003-01-21 Samsung Electronics Co Ltd Interface board and method for testing semiconductor integrated circuit device by using the interface board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930531B1 (ko) 2009-08-20 2009-12-09 (주)에이피엘 메모리 실장 테스트장치에서의 솔더볼을 이용한 세라믹기판의 접착방법

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