JP2001176294A - メモリチップのテスト方法、製造方法およびテスト装置、メモリモジュールのテスト方法、製造方法およびテスト装置、ならびにコンピュータの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 パーソナルコンピュータなどを利用して、よ
り実使用状態に近い条件にて測定対象製品を試験するこ
とができ、また測定対象製品を安価に高精度で選別する
ことができるメモリテストシステムを提供する。 【解決手段】 ＰＣテスタであって、基準となるメモリ
モジュールが搭載された測定ＰＣユニット１と、この測
定ＰＣから取り出された信号を分配する信号分配ユニッ
ト２と、この分配された信号を用いて多数個同時測定さ
れる測定対象製品が実装される複数のＰＦＢ３と、試験
の実施状況などを表示する表示パネル４と、システムの
動作電圧を発生する電源５と、試験条件の選択、解析な
どの制御を行う制御ＰＣ６などから構成され、測定ＰＣ
ユニット１内のＰＣマザーボード上におけるチップセッ
トＬＳＩからのメモリモジュール上のメモリ単体、また
はメモリモジュールへの信号を取り出して実使用条件と
同一の試験を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリチップ、メ
モリモジュールのテストおよび製造技術に関し、特にパ
ーソナルコンピュータなどを利用して、より実使用状態
に近い条件にて測定対象製品を試験することが可能なメ
モリテストシステムに適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討した技術として、メモリ
チップ、メモリモジュールのテスト技術においては、以
下のようなことが考えられる。たとえば、半導体メモリ
のテスト技術では、メモリの大容量化、多ビット化、高
速化などに伴い、それに対応できるメモリテストシステ
ムが必要になっている。特に、メモリ容量の大容量化は
テスト時間の増加につながり、またデータビット幅の多
ビット化は同時測定数の低下を伴い、さらに速度性能の
向上に対しては周波数の高速化や精度・品質の高精度化
が要求される。

【０００３】このような半導体メモリのメモリテストシ
ステムとしては、主に半導体メモリの単体製品を対象に
した解析、試験を共用可能な汎用メモリテスタや、メモ
リモジュールのみを対象にした簡単な試験を実施するモ
ジュールテスタなどがあり、測定対象製品に適したテス
ト装置が用いられている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な汎用メモリテスタやモジュールテスタなどのテスト装
置について、本発明者が検討した結果、以下のようなこ
とが明らかとなった。たとえば、汎用メモリテスタは、
高機能であるが価格が高く、また機能の制限より年々変
わる実使用状態に近い条件をハードウェア的にもソフト
ウェア的にも実現させることは困難である。一方、モジ
ュールテスタは、安価ではあるが、テスト条件、パター
ンが固定しており、使い勝手が良くないものとなってい
る。

【０００５】また、メモリテスタやモジュールテスタで
良品選別されたメモリチップ、メモリモジュールなどを
用いる、たとえばパーソナルコンピュータなどのメーカ
ーにおいては、メモリチップ、メモリモジュールの製造
メーカーや形式、種類などの違いにより、たとえばメモ
リ空間をＣＰＵによる制御回路の制御に基づいてランダ
ム的にアクセスするような時、リード／ライトが正しく
動作しないなどの不具合が発生する場合などもあり、テ
スタによる良品選別の限界とともに、より実装製品の実
使用状態に近い条件での検査が望まれている。

【０００６】そこで、本発明の目的は、メモリチップ、
メモリモジュールのテストあるいは製造技術において、
安価で高精度に試験あるいは選別することができる技術
を提供するものである。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】本発明によるメモリチップのテスト方法
は、メモリチップが実装されたデータ処理装置を有し、
上記メモリチップへ供給されるべき信号を被テストメモ
リチップへ供給する工程と、上記メモリチップから出力
される出力信号と上記被テストメモリチップから出力さ
れる出力信号との間の関係を調べる工程と、を有するこ
とを特徴とするものである。

【００１０】上記メモリチップのテスト方法おいて、上
記被テストメモリチップは複数であり、上記メモリチッ
プへ供給される信号は上記複数の被テストメモリチップ
へ並列に供給されることを特徴とするものである。上記
データ処理装置は、上記メモリチップに結合され、上記
メモリチップの動作を制御する制御回路を有することを
特徴とするものである。上記調べる工程においては、一
致／不一致が判定されることを特徴とするものである。
上記メモリチップへ供給されるべき信号は、アドレス信
号、データ信号、クロック信号および制御信号であるこ
とを特徴とするものである。

【００１１】本発明によるメモリチップの製造方法は、
メモリを半導体チップに形成する工程と、第１のメモリ
が実装されたデータ処理装置から、該第１のメモリへ供
給される信号を上記形成工程で半導体チップに形成され
たメモリへ供給し、上記第１のメモリから出力される信
号と上記形成工程で半導体チップに形成されたメモリか
ら出力される信号との関係を調べる工程と、を有するこ
とを特徴とするものである。

【００１２】上記メモリチップの製造方法において、上
記形成工程で半導体チップに形成されたメモリは複数で
あり、上記第１のメモリへ供給される信号は上記形成工
程で半導体チップに形成された複数のメモリへ並列に供
給されることを特徴とするものである。上記データ処理
装置は、上記第１のメモリに結合され、上記第１のメモ
リの動作を制御する制御回路を有することを特徴とする
ものである。上記調べる工程においては、一致／不一致
が判定されることを特徴とするものである。上記第１の
メモリへ供給される信号は、アドレス信号、データ信
号、クロック信号および制御信号であることを特徴とす
るものである。

【００１３】本発明によるメモリチップのテスト装置
は、被テストメモリチップが実装されるべきソケット
と、メモリが実装されたデータ処理装置から、該メモリ
へ供給されるべき信号と該メモリから出力される出力信
号とが供給される端子と、上記メモリへ供給されるべき
信号を上記ソケットへ供給し、上記ソケットから出力さ
れる出力信号と上記メモリから出力される信号との関係
を判定する制御部と、を有することを特徴とするもので
ある。

【００１４】上記メモリチップのテスト装置において、
上記被テストメモリチップは複数であり、上記メモリへ
供給されるべき信号は上記複数の被テストメモリチップ
へ並列に供給されることを特徴とするものである。上記
データ処理装置は、上記メモリに結合され、上記メモリ
の動作を制御する制御回路を有することを特徴とするも
のである。上記制御部においては、一致／不一致が判定
されることを特徴とするものである。上記メモリへ供給
されるべき信号は、アドレス信号、データ信号、クロッ
ク信号および制御信号であることを特徴とするものであ
る。上記データ処理装置に実装されたメモリから信号を
取り出して、上記端子へ供給するための基板を有するこ
とを特徴とするものである。

【００１５】本発明によるメモリモジュールのテスト方
法は、複数のメモリチップが実装されたところのメモリ
モジュールを実装したデータ処理装置を有し、上記メモ
リモジュールへ供給されるべき信号を被テストメモリチ
ップへ供給する工程と、上記メモリモジュールから出力
される出力信号と上記被テストメモリチップから出力さ
れる出力信号との間の関係を調べる工程と、を有するこ
とを特徴とするものである。

【００１６】上記メモリモジュールのテスト方法におい
て、上記メモリモジュールへ供給されるべき信号は、上
記複数のメモリチップの内の第１のメモリチップへ供給
される信号であり、上記メモリモジュールから出力され
る信号は上記複数のメモリチップの内の第２のメモリチ
ップから出力される出力信号であることを特徴とするも
のであり、さらに上記第１のメモリチップと上記第２の
メモリチップとは同じメモリチップであることを特徴と
するものである。

【００１７】また、上記メモリモジュールのテスト方法
において、上記被テストメモリチップは複数であり、上
記メモリモジュールへ供給される信号は上記複数の被テ
ストメモリチップへ並列に供給されることを特徴とする
ものである。上記データ処理装置は、上記メモリモジュ
ールに結合され、上記メモリモジュールの動作を制御す
る制御回路を有することを特徴とするものである。上記
調べる工程においては、一致／不一致が判定されること
を特徴とするものである。上記メモリモジュールへ供給
されるべき信号は、アドレス信号、データ信号、クロッ
ク信号および制御信号であることを特徴とするものであ
る。上記被テストメモリチップは、複数のメモリチップ
が実装されたメモリモジュールにおける１つのメモリチ
ップであることを特徴とするものである。

【００１８】本発明によるメモリモジュールの製造方法
は、メモリチップを準備する工程と、第１のメモリが実
装されたデータ処理装置から、該第１のメモリへ供給さ
れるべき信号を上記メモリチップへ供給し、上記第１の
メモリから出力される信号と上記メモリチップから出力
される信号との関係を調べる工程と、所定の関係が上記
工程で調べられたメモリチップを、基板に実装すること
によりメモリモジュールを形成する工程と、を有するこ
とを特徴とするものである。

【００１９】上記メモリモジュールの製造方法におい
て、上記メモリチップは複数であり、上記第１のメモリ
へ供給される信号は上記複数のメモリチップへ並列に供
給されることを特徴とするものである。上記データ処理
装置は、上記第１のメモリに結合され、上記第１のメモ
リの動作を制御する制御回路を有することを特徴とする
ものである。上記調べる工程においては、一致／不一致
が判定されることを特徴とするものである。上記第１の
メモリへ供給されるべき信号は、アドレス信号、データ
信号、クロック信号および制御信号であることを特徴と
するものである。

【００２０】本発明によるメモリモジュールのテスト装
置は、複数のメモリチップが実装されたメモリモジュー
ルが装着されるべきボードと、メモリモジュールが実装
されたデータ処理装置から、該メモリモジュールへ供給
されるべき信号と該メモリモジュールから出力される出
力信号とが供給される端子と、上記メモリモジュールへ
供給されるべき信号を上記ボードへ供給し、上記ボード
から出力される出力信号と上記メモリモジュールから出
力される信号との関係を判定する制御部と、を有するこ
とを特徴とするものである。

【００２１】上記メモリモジュールのテスト装置におい
て、上記メモリモジュールへ供給されるべき信号は、上
記複数のメモリチップの内の第１のメモリチップへ供給
される信号であり、上記メモリモジュールから出力され
る信号は上記複数のメモリチップの内の第２のメモリチ
ップから出力される出力信号であることを特徴とするも
のであり、さらに上記第１のメモリチップと上記第２の
メモリチップとは同じメモリチップであることを特徴と
するものである。

【００２２】また、上記メモリモジュールのテスト装置
において、上記メモリモジュールへ供給される信号は上
記複数のメモリチップへ並列に供給されることを特徴と
するものである。上記データ処理装置は、上記メモリモ
ジュールに結合され、上記メモリモジュールの動作を制
御する制御回路を有することを特徴とするものである。
上記制御部においては、一致／不一致が判定されること
を特徴とするものである。上記メモリモジュールへ供給
されるべき信号は、アドレス信号、データ信号、クロッ
ク信号および制御信号であることを特徴とするものであ
る。上記ボードにおけるテストの単位を規定することを
特徴とするものであり、さらに上記ボードに装着される
メモリモジュールに実装された複数のメモリチップの内
の１つのメモリチップがテストされることを特徴とする
ものである。

【００２３】本発明によるコンピュータの製造方法は、
ＣＰＵと、メモリモジュールが装着されるべきソケット
と、上記ＣＰＵと上記ソケットとに接続された制御回路
とを有するマザーボードを準備する工程と、複数のメモ
リチップが実装されたメモリモジュールを準備する工程
と、上記メモリモジュールを上記ソケットに装着する工
程とを有し、上記メモリモジュールにおけるメモリチッ
プは、テスト工程で所定の関係を満足し、上記テスト工
程は、第１のメモリが実装されたデータ処理装置から、
該第１のメモリへ供給されるべき信号が上記メモリチッ
プへ供給され、上記第１のメモリから出力される信号と
上記メモリチップから出力される信号との関係を調べる
ことを特徴とするものである。

【００２４】上記コンピュータの製造方法において、上
記第１のメモリへ供給される信号は上記複数のメモリチ
ップへ並列に供給されることを特徴とするものである。
上記データ処理装置は、上記第１のメモリに結合され、
上記第１のメモリの動作を制御する制御回路を有するこ
とを特徴とするものである。上記テスト工程において
は、一致／不一致が判定されることを特徴とするもので
ある。上記第１のメモリへ供給されるべき信号は、アド
レス信号、データ信号、クロック信号および制御信号で
あることを特徴とするものである。

【００２５】よって、上記メモリチップのテスト方法、
製造方法およびテスト装置、メモリモジュールのテスト
方法、製造方法およびテスト装置、ならびにコンピュー
タの製造方法によれば、メモリチップ、メモリモジュー
ルを実使用状態に近づけて試験を行うことができる。ま
た、データ処理装置を含むパーソナルコンピュータなど
を利用した安価で高性能な試験装置を実現することがで
きる。さらに、メモリチップ、メモリモジュールの両方
を試験することができる。また、製品サイクルの短いパ
ーソナルコンピュータなどの機種変更に対して、測定用
パーソナルコンピュータの交換のみで対応することがで
きる。さらに、パーソナルコンピュータなどへの実装時
に問題となる周辺回路の特性やプログラム処理による影
響を含めて試験をすることができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２７】図１は本発明の一実施の形態のメモリテス
トシステムの全体を示す概略外観図、図２〜図８は本実
施の形態のメモリテストシステムにおいて、各装置の構
成を示す説明図、図９〜図１１はメモリ単品試験時を示
す説明図、図１２〜図１６は各基板を示すブロック図、
図１７はリード／ライト切替・判定方法を示す説明図、
図１８および図１９はモジュール試験時を示す説明図、
図２０はテスト工程を示すフロー図、図２１はモジュー
ル実装および製品実装工程を示すフロー図である。

【００２８】まず、図１により、本実施の形態のメモリ
テストシステムの構成の一例を説明する。（ａ）はシス
テム筐体の正面図、（ｂ）はその側面図、（ｃ）は別装
置をそれぞれ示す。本実施の形態のメモリテストシステ
ムは、たとえばＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔ
ｅｒ）を利用したＰＣテスタとされ、動作信頼性が確認
された基準となるメモリモジュールが搭載された測定Ｐ
Ｃユニット１と、この測定ＰＣユニット１の測定ＰＣか
ら取り出された信号を分配する信号分配ユニット２と、
この信号分配ユニット２により分配された信号を用いて
多数個同時測定される測定対象製品が実装される複数
（ここでは１６枚）のＰＦＢ（ＰｅｒＦｏｒｍａｎｃｅ
Ｂｏａｒｄ）３と、試験の実施状況などを表示する表
示パネル４と、システムの動作電圧を発生する電源５
と、試験条件の選択、解析などの制御を行う制御ＰＣ６
などから構成されている。

【００２９】このＰＣテスタにおいて、測定ＰＣユニッ
ト１、信号分配ユニット２、ＰＦＢ３、表示パネル４、
および電源５は同じ筐体内に収納され、制御ＰＣ６のみ
が別装置となっている。この筐体内において、ＰＦＢ３
は温度などの実使用状態を作るための恒温槽７の内部に
収納されて正面から見て左側に配置され、右側には表示
パネル４が上側に、測定ＰＣユニット１が下側にそれぞ
れ配置されている。また、表示パネル４の後側には信号
分配ユニット２が、測定ＰＣユニット１の後側には電源
５がそれぞれ配置されている。

【００３０】測定ＰＣユニット１は、基準となるメモリ
モジュールが搭載されたデータ処理装置を含むＰＣであ
る測定ＰＣ８を内部に持ち、たとえば図２に一例を示す
ように、ＰＣマザーボード１１の主面上に、ＣＰＵ１２
と、メモリモジュール１３が装着されるべきメモリスロ
ット１４と、ＣＰＵ１２とメモリスロット１４とに接続
された制御回路であるチップセットＬＳＩ１５と、イン
タフェース用のＰＣＩスロット１６と、２次キャッシュ
メモリ１７と、電源１８などが搭載されている。このメ
モリモジュール１３は、ＣＰＵ１２との信号のやり取り
をチップセットＬＳＩ１５と呼ばれるメモリコントロー
ラＬＳＩを介して制御される。実行的にメモリモジュー
ル１３を制御しているのはチップセットＬＳＩ１５であ
り、アドレス割り付けやデータ読み書きを行っている。
よって、このチップセットＬＳＩ１５からのメモリモジ
ュール１３上のメモリ単体への信号を取り出せば実使用
条件と同一の試験が可能となる。

【００３１】このＰＣマザーボード１１においては、た
とえば図３に一例を示すように、チップセットＬＳＩ１
５は、ホストバスを介してＣＰＵ１２と接続され、専用
バスにてメモリモジュール１３へ接続されている。ま
た、チップセットＬＳＩ１５は、ＰＣＩバスを介してＰ
ＣＩスロット１６と接続される。一般的な動作として、
ＣＰＵ１２からのデータ読み出しの命令をチップセット
ＬＳＩ１５が受け、メモリモジュール１３にアクセス可
能なようにアドレスをデコードし、メモリモジュール１
３に送付する。読み出されたデータは、メモリモジュー
ル１３より、チップセットＬＳＩ１５を通してＣＰＵ１
２へ送付される。一方、ＰＣＩスロット１６に接続され
ている外部装置よりのデータは、ＰＣＩバスを通してチ
ップセットＬＳＩ１５に送付され、メモリモジュール１
３のアドレスにデコードされ書き込まれる。

【００３２】信号分配ユニット２は、測定ＰＣユニット
１内の基準となるメモリモジュール１３が搭載された測
定ＰＣ８から取り出された信号を受け、各ＰＦＢ３への
信号の分配を行うための手段であり、メモリモジュール
１３より取り出された信号は信号引出基板にてバッファ
リングされ、分配基板を通して各ＰＦＢ３へ送付され
る。

【００３３】ＰＦＢ３は、測定ＰＣユニット１内の基準
となるメモリモジュールと同一の実使用条件で動作さ
せ、測定対象製品であるメモリの多数個同時測定を可能
とするＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）
ボードであり、たとえば図４〜図７に一例を示す。図４
および図５はＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ
−ｌｉｎｅ Ｐａｃｋａｇｅ）を、図６および図７はＴ
ＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）を
それぞれ測定対象のメモリＩＣとするＰＦＢ３であり、
図４、図６は全体の平面図（ａ）と側面図（ｂ）を、図
５、図７はソケットボードの平面図（ａ）と側面図
（ｂ）をそれぞれ示す。

【００３４】図４および図５に示すように、ＴＳＯＰ
（メモリＩＣ）を測定対象とするＰＦＢ３は、それぞれ
ＴＳＯＰを実装する複数（ここでは８個）のＩＣソケッ
ト２１を主面側に搭載した複数（ここでは８枚）のソケ
ットボード２２と、信号分配、比較判定する複数（ここ
では３６個）のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）２３を主面側に搭載したマザーボード２４との２種
類のボードより構成され、８枚のソケットボード２２と
１枚のマザーボード２４はそれぞれ裏面側に設けられた
コネクタ２５を介して接続されている。また、１枚が図
４のように構成されたＰＦＢ３は他のＰＦＢ３とコネク
タ２６を通して接続され、最大で１６枚のＰＦＢ３が恒
温槽７内に収納されて、最大で（８個×８枚×１６枚）
＝１０２４個のＴＳＯＰの同時測定が可能となってい
る。

【００３５】図６および図７に示すように、ＴＣＰ（メ
モリＩＣ）を測定対象とするＰＦＢ３も同様に、それぞ
れＴＣＰを実装する複数（ここでは６個）のＩＣソケッ
ト３１を主面側に搭載した複数（ここでは８枚）のソケ
ットボード３２と、信号分配、比較判定する複数（ここ
では２８個）のＡＳＩＣ３３を主面側に搭載したマザー
ボード３４との２種類のボードより構成され、８枚のソ
ケットボード３２と１枚のマザーボード２４はそれぞれ
裏面側に設けられたコネクタ３５を介して接続されてい
る。また、１枚が図６のように構成されるＰＦＢ３は他
のＰＦＢ３とコネクタ３６を通して接続され、最大で１
６枚のＰＦＢ３が恒温槽７内に収納されて、最大で（６
個×８枚×１６枚）＝７６８個のＴＣＰの同時測定が可
能となっている。

【００３６】表示パネル４は、試験の実施状況や測定Ｐ
Ｃユニット１の動作条件などを表示するための手段であ
り、この表示パネル４に試験者が目視認識可能に試験の
条件、試験中の状況などが表示される。

【００３７】電源５は、ＰＣテスタを動作する電圧を発
生するための手段であり、この電源５によりＰＣテスタ
のそれぞれの内部装置を動作させるために必要な電圧が
発生される。また、電源より発生される電圧を変化させ
ることにより、異なる数種類の試験を行うことも可能で
ある。

【００３８】制御ＰＣ６は、試験条件の選択、解析など
の制御を行うための制御基板を内部に持ち、この制御基
板にて試験の開始、終了などの制御が行われる。

【００３９】次に、図８により、以上のように構成され
るＰＣテスタにおける信号系統の一例を説明する。図８
に示すように、ＰＣテスタにおける信号系統は、測定Ｐ
Ｃユニット１内の測定ＰＣ８に搭載されているメモリモ
ジュール１３より信号を取り出してバッファリングする
信号引出基板４１と、試験の開始、終了などの制御信号
を出力する制御ＰＣ６内の制御基板４２と、信号引出基
板４１にてバッファリングされた信号を分配する信号分
配ユニット２内の２段構造（１段目１枚、２段目３枚）
からなる分配基板４３と、分配基板４３にて分配された
信号が送付される複数（１６枚）のＰＦＢ３などの各種
基板を介して構成される。なお、電源５からは動作のた
めに必要な電圧が各ＰＦＢ３へ供給される。

【００４０】実際に、図９により、ＰＣテスタを用いた
テスト時の信号系統の一例を説明する。図９に示すよう
に、測定ＰＣユニット１内のＰＣマザーボード１１に搭
載されているメモリモジュール１３より信号引出基板４
１にて信号を取り出してバッファリングする。このバッ
ファリングされた信号を、パイプラインデータ転送用の
フリップフロップ回路（Ｆ／Ｆ）５１や分配回路５２な
どを有する１段目、２段目の分配基板４３により分配す
る。この分配された信号を、パイプラインデータ転送用
のフリップフロップ回路（Ｆ／Ｆ）５３やコマンド解析
・印加制御（Ｒ／Ｗ）回路５４、判定回路５５、判定結
果出力用のレジスタ（Ｐ／Ｆ：ｐａｓｓ／ｆａｉｌ）５
６などを有するＰＦＢ３へ送付し、このＰＦＢ３上のＩ
Ｃソケット２１，３１に搭載されるＴＳＯＰ、ＴＣＰな
どの測定メモリ５７の測定を行う。この測定メモリ５７
に対しては、ＰＦＢ３よりアドレス、クロック、コント
ロールなどの信号が印加され、またＰＦＢ３との間でデ
ータなどの信号が入出力可能となっており、そしてＰＦ
Ｂ３のレジスタ５６から測定結果としてｐａｓｓ／ｆａ
ｉｌ信号が取り出される。

【００４１】この際に、データ転送はパイプライン方式
による高速動作が可能である。このパイプライン方式と
は、回路間でフリップフロップ回路５１，５３でデータ
をラッチさせながら信号間の同期を取り、高速信号伝送
する方式である。この場合、フリップフロップ回路５
１，５３間のクロック信号の周波数は伝送する速度以上
の速度が必要である。このクロック信号は基準となるメ
モリモジュール１３、たとえばＤＩＭＭ（Ｄｕａｌ Ｉ
ｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）のＳＤ−
ＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のクロック
信号を使用する。このために、パイプラインのためのフ
リップフロップ回路は、各基板の入力段と出力段に設け
られ、信号伝送間のバラツキを吸収可能とする。

【００４２】このパイプライン方式では、たとえば図１
０（図９に付した（１）〜（４）におけるタイミング）
に示すように、ＤＩＭＭの動作における信号ｎは、１段
目の分配基板４３からの出力で２サイクル遅延され、２
段目の分配基板４３からの出力で２サイクル遅延され、
さらに測定メモリ５７に対して２サイクル遅延され、Ｄ
ＩＭＭの動作から測定メモリ５７への印加までは６サイ
クル遅延されて伝送される。なお、１段目の測定メモリ
５７までは６サイクルの遅延ですむが、２段目以降の測
定メモリ５７に対してはさらに遅延されて供給される。
これは、ピーク時の消費電力を低減する目的などによる
ものである。よって、パイプライン動作方式により、測
定時はＤＩＭＭ動作時に対してサイクルをシフトして動
作させて判定する。このように、実際の基準となるＤＩ
ＭＭの動作サイクルと測定メモリ５７を動作させるサイ
クルはパイプライン段数分遅れたタイミングにて試験さ
れるが、基準となるＤＩＭＭと同条件の動作速度と動作
パターンが維持可能である。

【００４３】このテスト時には、たとえば図１１に示す
ように、ＰＣマザーボード１１に搭載されているメモリ
モジュール１３であるＤＩＭＭ６１より信号が取り出さ
れる。図１１はメモリ単体試験時の一例であり、実使用
条件と同一の試験を行うために、チップセットＬＳＩ１
５からのＤＩＭＭ６１上のメモリＩＣであるＳＤ−ＲＡ
Ｍ６２への信号を取り出す方法が用いられ、複数の基準
となるＳＤ−ＲＡＭ６２から１個が任意に選択されて信
号が取り出される。図１１に示すように、選択された１
個のＳＤ−ＲＡＭ６２より、たとえばＳＤ−ＲＡＭ６２
に対応するリムに半田付けにより配線を接続し、この配
線を介して直接信号を引き出し、直ぐに信号引出基板４
１にてバッファリングする。この信号取り出し方法によ
り、波形劣化および元のＳＤ−ＲＡＭ６２への反射など
の影響を極力抑えることができる。

【００４４】次に、図１２〜図１６により、前記図８お
よび図９に示したＰＣテスタの信号系統を構成する各基
板の機能ブロックを具体的に説明する。図１２は信号引
出基板４１、図１３は制御基板４２、図１４は分配基板
４３、図１５および図１６はＰＦＢ３をそれぞれ示す機
能ブロック図である。また、図１５はＰＦＢ３の分配部
を、図１６はソケット部（２ソケット分）をそれぞれ示
す。

【００４５】図１２に示すように、信号引出基板４１に
は、測定ＰＣ８のＰＣマザーボード１１に搭載されてい
る基準となるＤＩＭＭ６１上の任意の基準となるＳＤ−
ＲＡＭ６２より引き出された信号が入力端子から入力さ
れ、この入力された信号のうち、たとえばアドレス信号
Ａｄｄ、制御信号Ｃｏｎｔ、データ信号Ｄａｔａは信号
ブロック１〜ｎで処理され、クロック信号Ｃｌｋはクロ
ック信号ブロックで処理され、それぞれ出力端子から出
力される。

【００４６】アドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、
データ信号Ｄａｔａの信号ブロック１〜ｎはそれぞれ、
入力段と出力段に配置されるパイプラインデータ転送用
のフリップフロップ回路ＦＦ１１１〜ＦＦｎ１１，ＦＦ
１１２〜ＦＦｎ１２と、差動ドライバＤＤ１１１〜ＤＤ
ｎ１１などから構成され、入力されたアドレス信号Ａｄ
ｄ、制御信号Ｃｏｎｔ、データ信号Ｄａｔａの各信号は
フリップフロップ回路ＦＦ１１１〜ＦＦｎ１１，ＦＦ１
１２〜ＦＦｎ１２において基準クロック信号に同期して
一旦ラッチされ、信号ブロック間のバラツキが補正さ
れ、同期が取られて差動ドライバＤＤ１１１〜ＤＤｎ１
１を通じて正転／反転の各信号として出力される。

【００４７】クロック信号Ｃｌｋのクロック信号ブロッ
クは、波形整形するクロック生成回路と、タイミングを
調整するタイミング調整回路と、差動ドライバＤＤ１１
などから構成され、入力されたクロック信号Ｃｌｋはク
ロック生成回路において一旦波形整形され、前記信号ブ
ロック１〜ｎにおけるフリップフロップ回路ＦＦ１１１
〜ＦＦｎ１１，ＦＦ１１２〜ＦＦｎ１２の基準クロック
信号となり、この時点にて基準となるＤＩＭＭ６１とは
数周期遅延することとなる。また、クロック信号Ｃｌｋ
はタイミング調整回路においてタイミングが調整され、
前記信号ブロック１〜ｎと同期が取られて差動ドライバ
ＤＤ１１を通じて正転／反転のクロック信号として出力
される。

【００４８】また、この信号引出基板４１には、低速Ｂ
ＵＳ（バス）信号を入力とする差動レシーバＤＲ１１、
低速ＢＵＳ制御回路、制御レジスタなどが設けられてお
り、制御ＰＣ６より分配基板４３を介して低速ＢＵＳ信
号が入力されると、この低速ＢＵＳ信号を差動レシーバ
ＤＲ１１が受け、低速ＢＵＳ制御回路、制御レジスタを
介して前記クロック信号ブロックのクロック生成回路、
タイミング調整回路における基準クロック信号のタイミ
ング調整が実施される。なお、低速ＢＵＳ制御回路には
基板番号が供給されている。

【００４９】図１３に示すように、制御基板４２は、制
御ＰＣ６のＡＴ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ）ＢＵＳに接続され、ＡＴＢＵＳ−Ｉ／Ｆ（Ｉ
ｎｔｅｒＦａｃｅ）・アドレスデコード・Ｉ／Ｏ（Ｉｎ
ｐｕｔ／Ｏｕｔｐｕｔ）アドレスデコード回路、フラグ
回路（Ｉ／Ｏアドレス）、アドレス制御回路、データメ
モリ、低速ＢＵＳ制御回路、電源制御回路、差動ドライ
バＤＤ２１、差動レシーバＤＲ２１などから構成され、
ＡＴＢＵＳ−Ｉ／Ｆ・アドレスデコード・Ｉ／Ｏアドレ
スデコード回路にＡＴＢＵＳから信号が入力され、フラ
グ回路、アドレス制御回路はＡＴＢＵＳと入出力可能と
なっている。

【００５０】ＡＴＢＵＳ−Ｉ／Ｆ・アドレスデコード・
Ｉ／Ｏアドレスデコード回路に入力されたアドレス信号
はデコードされ、このデコードされたアドレス信号に基
づいてアドレス制御回路は制御し、データメモリに対す
るリード／ライトなどを実行する。また、低速ＢＵＳ制
御回路は、信号引出基板４１、分配基板４３などにおけ
る基準クロック信号のタイミング調整のために低速ＢＵ
Ｓ信号を差動ドライバＤＤ２１を通じて出力するととも
に、ＰＦＢ３より測定結果の判定信号を含む低速ＢＵＳ
信号が差動レシーバＤＲ２１を通じて入力され、測定メ
モリ５７のＰａｓｓ／ｆａｉｌが判定される。この低速
ＢＵＳ信号は、自己診断時、デバッグ時などにおいて、
解析機能の制御などに割り込み信号として用いられる。
さらに、電源制御回路から電源に対して電源ＯＮ／ＯＦ
Ｆの信号が出力されている。

【００５１】図１４に示すように、分配基板４３には、
信号引出基板４１よりアドレス信号Ａｄｄ、制御信号Ｃ
ｏｎｔ、データ信号Ｄａｔａ、クロック信号Ｃｌｋなど
が入力端子から入力され、また制御基板４２より低速Ｂ
ＵＳ信号などが入力端子から入力され、アドレス信号Ａ
ｄｄ、制御信号Ｃｏｎｔ、データ信号Ｄａｔａは信号ブ
ロック１〜ｎで、クロック信号Ｃｌｋはクロック信号ブ
ロックで、低速ＢＵＳ信号は低速ＢＵＳ信号ブロックで
それぞれ処理され、それぞれ出力端子から出力される。

【００５２】アドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、
データ信号Ｄａｔａの信号ブロック１〜ｎはそれぞれ、
入力段の差動レシーバＤＲ１３１〜ＤＲｎ３１と、入力
段に配置されるパイプラインデータ転送用のフリップフ
ロップ回路ＦＦ１３１〜ＦＦｎ３１と、通常の測定動作
と低速ＢＵＳ信号による動作とを切り換えるマルチプレ
クサＭＵＸ１３１〜ＭＵＸｎ３１と、出力段に配置され
るパイプラインデータ転送用と分配用とを兼ね備えた複
数（ここでは６個）のフリップフロップ回路ＦＦ１３２
〜ＦＦｎ３２と、出力段の複数（ここでは６個）の差動
ドライバＤＤ１３１〜ＤＤｎ３１などから構成され、入
力されたアドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、デー
タ信号Ｄａｔａの各信号を差動レシーバＤＲ１３１〜Ｄ
Ｒｎ３１で受けると、入力段のフリップフロップ回路Ｆ
Ｆ１３１〜ＦＦｎ３１において基準クロック信号に同期
して一旦ラッチされ、さらにマルチプレクサＭＵＸ１３
１〜ＭＵＸｎ３１で選択され、そして出力段の各フリッ
プフロップ回路ＦＦ１３２〜ＦＦｎ３２において基準ク
ロック信号に同期して一旦ラッチされ、信号ブロック
間、さらに各信号ブロック内の分配間のバラツキが補正
され、同期が取られて各差動ドライバＤＤ１３１〜ＤＤ
ｎ３１を通じて６分配された正転／反転の各信号として
出力される。

【００５３】クロック信号Ｃｌｋのクロック信号ブロッ
クは、入力段の差動レシーバＤＲ３１と、波形整形する
クロック生成回路と、タイミングを調整するタイミング
調整回路と、出力段の複数（ここでは６個）の差動ドラ
イバＤＤ３１などから構成され、入力されたクロック信
号Ｃｌｋを差動レシーバＤＲ３１で受けると、クロック
生成回路において一旦波形整形され、前記信号ブロック
１〜ｎにおけるフリップフロップ回路ＦＦ１３１〜ＦＦ
ｎ３１，ＦＦ１３２〜ＦＦｎ３２の基準クロック信号と
なり、またクロック信号Ｃｌｋはタイミング調整回路に
おいてタイミングが調整され、前記信号ブロック１〜ｎ
と同期が取られて各差動ドライバＤＤ３１を通じて６分
配された正転／反転のクロック信号として出力される。

【００５４】低速ＢＵＳ信号の低速ＢＵＳ信号ブロック
は、入力段の差動レシーバＤＲ３２と、出力段の複数
（ここでは６個）の差動ドライバＤＤ３２と、信号引出
基板４１への出力用の差動ドライバＤＤ３３などから構
成され、入力された低速ＢＵＳ信号を差動レシーバＤＲ
３２で受けると、各差動ドライバＤＤ３２を通じて６分
配された正転／反転の低速ＢＵＳ信号として出力され
る。また、差動ドライバＤＤ３３を介して、信号引出基
板４１へも正転／反転の低速ＢＵＳ信号が出力される。

【００５５】また、この分配基板４３には、低速ＢＵＳ
信号を入力とする低速ＢＵＳ制御回路、２系統の制御レ
ジスタなどが設けられており、制御基板４２より低速Ｂ
ＵＳ信号が入力されると、この低速ＢＵＳ信号を低速Ｂ
ＵＳ制御回路から、一方の制御レジスタを介して前記ク
ロック信号ブロックのクロック生成回路における基準ク
ロック信号のタイミング調整が実施され、他方の制御レ
ジスタを介してタイミング調整回路におけるタイミング
調整が実施される。また、低速ＢＵＳ制御回路を介し
て、前記信号ブロック１〜ｎのマルチプレクサＭＵＸ１
３１〜ＭＵＸｎ３１を通常の測定動作から低速ＢＵＳ信
号による動作に切り換えることも可能である。なお、低
速ＢＵＳ制御回路には基板番号が供給されている。

【００５６】以上のように構成される分配基板４３は、
１段目と２段目で同様な回路構成となっており、１段目
で基準となるＤＩＭＭ６１より信号引出基板４１を介し
て引き出した信号を６分配し、さらに２段目の２枚で各
６分配、１枚で４分配し、最大で１６分配して次段に位
置するＰＦＢ３に動作速度や動作パターンを変えること
なく、パイプライン方式にて高速伝送を可能としてい
る。また、分配基板４３内には分配回路内の信号Ｐａｓ
ｓを試験するための制御回路も有する。

【００５７】図１５および図１６のうち、図１５に示す
ように、ＰＦＢ３の分配部には、２段目の分配基板４３
よりアドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、データ信
号Ｄａｔａ、クロック信号Ｃｌｋなどが入力端子から入
力され、アドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、デー
タ信号Ｄａｔａは信号ブロック１〜ｎで処理され、クロ
ック信号Ｃｌｋはクロック信号ブロックで処理され、そ
れぞれＰＦＢ３のソケット部へ出力される。

【００５８】アドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、
データ信号Ｄａｔａの信号ブロック１〜ｎはそれぞれ、
入力段の差動レシーバＤＲ１４１〜ＤＲｎ４１と、入力
段に配置されるパイプラインデータ転送用のフリップフ
ロップ回路ＦＦ１４１〜ＦＦｎ４１と、分配用の複数
（ここでは４個）のドライバＤ１４１〜Ｄｎ４１などか
ら構成され、入力されたアドレス信号Ａｄｄ、制御信号
Ｃｏｎｔ、データ信号Ｄａｔａの各信号を差動レシーバ
ＤＲ１４１〜ＤＲｎ４１で受けると、入力段のフリップ
フロップ回路ＦＦ１４１〜ＦＦｎ４１において基準クロ
ック信号に同期して一旦ラッチされ、各ドライバＤ１４
１〜Ｄｎ４１を通じて４分配された各信号として出力さ
れる。

【００５９】クロック信号Ｃｌｋのクロック信号ブロッ
クは、入力段の差動レシーバＤＲ４１と、波形整形する
クロック生成回路と、分配用の複数（ここでは４個）の
ドライバＤ４１などから構成され、入力されたクロック
信号Ｃｌｋを差動レシーバＤＲ４１で受けると、クロッ
ク生成回路において一旦波形整形され、前記信号ブロッ
ク１〜ｎにおけるフリップフロップ回路ＦＦ１４１〜Ｆ
Ｆｎ４１の基準クロック信号となり、また各ドライバＤ
４１を通じて４分配されたクロック信号として出力され
る。

【００６０】また、このＰＦＢ３の分配部には、制御信
号Ｃｏｎｔ、基準クロック信号を入力とするコマンド解
析・判定・Ｉ／Ｏ制御回路、Ｉ／Ｏ制御信号を分配する
複数（ここでは４個）のドライバＤ４２、判定信号を分
配する複数（ここでは４個）のドライバＤ４３などが設
けられており、コマンド解析・判定・Ｉ／Ｏ制御回路に
おいて制御信号Ｃｏｎｔに基づいたコマンドの解析が実
施されて、リード／ライトのＩ／Ｏ制御信号、判定開始
の判定信号が発生され、Ｉ／Ｏ制御信号は各ドライバＤ
４２を通じて４分配されて出力され、判定信号も各ドラ
イバＤ４３を通じて４分配されて出力される。

【００６１】以上のＰＦＢ３の分配部より出力されたア
ドレス信号Ａｄｄ、制御信号Ｃｏｎｔ、データ信号Ｄａ
ｔａ、クロック信号Ｃｌｋ、Ｉ／Ｏ制御信号、判定信号
の各信号は、以下において図１６を用いて説明するＰＦ
Ｂ３のソケット部（２ソケット分）への入力信号とな
る。なお、図１５の出力段、図１６の入力段にそれぞれ
付した数字〜は同じ信号系統として接続されること
を示す。

【００６２】図１６に示すように、ＰＦＢ３のソケット
部（２ソケット分）には、ＰＦＢ３の分配部よりアドレ
ス信号Ａｄｄ、制御信号Ｃｏｎｔ、データ信号Ｄａｔ
ａ、クロック信号Ｃｌｋ、Ｉ／Ｏ制御信号、判定信号な
どが入力され、また２段目の分配基板４３より低速ＢＵ
Ｓ信号などが入力端子から入力され、アドレス信号Ａｄ
ｄ、制御信号Ｃｏｎｔは入力系２分配ブロックで、デー
タ信号Ｄａｔａはデータ系３分配ブロックで、クロック
信号Ｃｌｋはクロック信号ブロックで、Ｉ／Ｏ制御信号
はＩＯ制御ブロックで、判定信号は判定ブロックで、低
速ＢＵＳ信号は低速ＢＵＳブロックでそれぞれ処理さ
れ、それぞれ出力端子から出力される。

【００６３】アドレス信号Ａｄｄ、制御信号Ｃｏｎｔの
入力系２分配ブロックは、出力段に配置されるパイプラ
インデータ転送用と分配用とを兼ね備えた複数（ここで
は２個）のフリップフロップ回路ＦＦ５１と、出力段の
複数（ここでは２個）のドライバＤ５１などから構成さ
れ、入力されたアドレス信号Ａｄｄ、制御信号Ｃｏｎｔ
の各信号はフリップフロップ回路ＦＦ５１において基準
クロック信号に同期して一旦ラッチされ、入力系２分配
ブロック間、さらに入力系２分配ブロック内の分配間の
バラツキが補正され、同期が取られて各ドライバＤ５１
を通じて２分配される。この２分配されたアドレス信号
Ａｄｄ、制御信号Ｃｏｎｔは、一方が２つの各ＩＣソケ
ット２１に搭載された各測定メモリ（ＤＵＴ１，ＤＵＴ
２）５７に、他方が次段のＡＳＩＣ２３，３３にそれぞ
れ供給される。

【００６４】データ信号Ｄａｔａのデータ系３分配ブロ
ックは、出力段に配置されるパイプラインデータ転送用
と分配用とを兼ね備えた複数（ここでは３個）のフリッ
プフロップ回路ＦＦ５２と、出力段の複数（ここでは３
個）のドライバＤ５２と、入力段の複数（ここでは２
個）のレシーバＲ５１と、ドライバＤ５２の出力を切り
離す複数（ここでは３個）のスイッチＳ５１と、期待値
と測定値（読み出しデータ）とを比較判定するための、
複数（ここでは５個）のフリップフロップ回路ＦＦ５３
〜ＦＦ５５、複数（ここでは２個）の排他的論理和ゲー
トＥＸＯＲ５１、複数（ここでは２個）の論理和ゲート
ＯＲ５１などからなる論理回路と、期待値遅延回路など
から構成されている。

【００６５】ライト時には、入力された各データ信号Ｄ
ａｔａは各フリップフロップ回路ＦＦ５２において基準
クロック信号に同期して一旦ラッチされ、データ系３分
配ブロック間、さらにデータ系３分配ブロック内の分配
間のバラツキが補正され、同期が取られて各ドライバＤ
５２を通じて３分配される。この３分配されたデータ信
号Ｄａｔａは、２つの各ＩＣソケット２１に搭載された
各測定メモリ５７と、次段のＡＳＩＣ２３，３３にそれ
ぞれ供給され、データ信号Ｄａｔａは各測定メモリ５７
に書き込みデータとして書き込まれる。

【００６６】リード時には、２つの各ＩＣソケット２１
に搭載された各測定メモリ５７から読み出された読み出
しデータとなる各データ信号は各レシーバＲ５１で受
け、各フリップフロップ回路ＦＦ５３において基準クロ
ック信号に同期して一旦ラッチされ、同時に入力された
期待値となるデータ信号Ｄａｔａは期待値遅延回路を介
して遅延した後にフリップフロップ回路ＦＦ５５におい
て基準クロック信号に同期して一旦ラッチされ、各読み
出しデータと期待値とは各排他的論理和ゲートＥＸＯＲ
５１において比較判定される。この比較判定された各結
果信号は、各論理和ゲートＯＲ５１において各フリップ
フロップ回路ＦＦ５４を介して出力された各帰還信号と
随時、論理和演算され、最終的に各フリップフロップ回
路ＦＦ５４に一致／不一致の信号（一致：Ｌｏｗ、不一
致：Ｈｉｇｈ）がラッチされ、低速ＢＵＳブロックに出
力される。

【００６７】クロック信号Ｃｌｋのクロック信号ブロッ
クは、波形整形するクロックタイミング生成回路と、分
配用の複数（ここでは３個）のドライバＤ５３などから
構成され、入力されたクロック信号Ｃｌｋはクロックタ
イミング生成回路において一旦波形整形され、前記およ
び後述するフリップフロップ回路ＦＦ５１，ＦＦ５２，
ＦＦ５４，ＦＦ５６，ＦＦ５７、後述するストローブ監
視回路の基準クロック信号となり、また各ドライバＤ５
３を通じて３分配される。この３分配されたクロック信
号Ｃｌｋは、２つの各ＩＣソケット２１に搭載された各
測定メモリ５７と、次段のＡＳＩＣ２３，３３にそれぞ
れ供給される。

【００６８】Ｉ／Ｏ制御信号のＩ／Ｏ制御ブロックは、
出力段に配置されるパイプラインデータ転送用と分配用
とを兼ね備えた複数（ここでは２個）のフリップフロッ
プ回路ＦＦ５６と、出力段のドライバＤ５４などから構
成され、入力されたＩ／Ｏ制御信号はフリップフロップ
回路ＦＦ５６において基準クロック信号に同期して一旦
ラッチされ、一方のフリップフロップ回路ＦＦ５６の出
力によりスイッチＳ５１をライト時に接続、リード時に
切断するように制御し、他方のフリップフロップ回路Ｆ
Ｆ５６の出力はドライバＤ５４を通じて次段のＡＳＩＣ
２３，３３に供給される。

【００６９】判定信号の判定ブロックは、出力段に配置
されるパイプラインデータ転送用と分配用とを兼ね備え
た複数（ここでは２個）のフリップフロップ回路ＦＦ５
７と、出力段のドライバＤ５５と、誤判定防止用のスト
ローブ監視回路などから構成され、入力された判定信号
はフリップフロップ回路ＦＦ５７において基準クロック
信号に同期して一旦ラッチされ、一方のフリップフロッ
プ回路ＦＦ５７の出力は期待値と測定値とを比較判定す
る前記フリップフロップ回路ＦＦ５３，ＦＦ５５の基準
クロック信号となり、またストローブ監視回路により判
定信号を監視し、他方のフリップフロップ回路ＦＦ５７
の出力はドライバＤ５５を通じて次段のＡＳＩＣ２３，
３３に供給される。また、ストローブ監視回路の監視に
よる判定開始の状態信号は低速ＢＵＳブロックに出力さ
れる。

【００７０】低速ＢＵＳ信号の低速ＢＵＳブロックは、
低速ＢＵＳ制御回路と、ドライバＤ５６などから構成さ
れ、入力された低速ＢＵＳ信号は低速ＢＵＳ制御回路を
介し、ドライバＤ５６を通じて次段のＡＳＩＣ２３，３
３に供給される。また、低速ＢＵＳ制御回路には、デー
タ系３分配ブロックの各フリップフロップ回路ＦＦ５４
より一致／不一致の信号が入力され、また判定ブロック
のストローブ監視回路より判定開始の状態信号が入力さ
れ、リード状態においては一致／不一致（良／不良：ｐ
ａｓｓ／ｆａｉｌ）の信号の信頼性が確認される。

【００７１】以上のように、分配部とソケット部からな
るＰＦＢ３では、分配基板４３からの基準となるＤＩＭ
Ｍ６１と同等信号を４分配し、被測定メモリ５７に供給
する回路と、その分配された信号内の制御信号からＳＤ
−ＲＡＭ６２の動作状況であるコマンドを解析する回路
とを有し、リード／ライトの判断をし、ＳＤ−ＲＡＭ６
２がライト時は入出力信号を被測定メモリ５７の印加信
号とし、リード時は逆に入出力信号を判定のための期待
値信号とさせ、制御をハードウェアにて行う。さらに、
判定回路にて被測定メモリ５７からの出力信号をその期
待値と論理比較する回路を有し、ｐａｓｓ／ｆａｉｌの
判定を行う回路を有する。これらの回路は２ｄｕｔ単位
にＡＳＩＣ２３，３３を回路構成し、チェーン方式によ
り次段のＡＳＩＣ２３，３３の２ｄｕｔにも信号伝送さ
れ、１チェーンにて１６ｄｕｔがまかなわれる。よっ
て、１６ｄｕｔ×４分配にて１ＰＦＢ当たり６４ｄｕｔ
の同時測定が可能となる。

【００７２】次に、図１７により、前述したリード／ラ
イト時の切替・判定方法を整理して説明する。図１７に
示すように、アドレスＢｉｔ（ビット）制御回路、コン
トロールＢｉｔ制御回路、コントロールＢｉｔ解析回
路、データＢｉｔ制御回路、印加・判定・切替回路、判
定制御回路などの各機能を有する印加制御・判定ハード
ウェアが前述した各基板上の回路により構成される。前
述のようなＤＩＭＭ６１上のＳＤ−ＲＡＭ６２はアドレ
ス、入出力データ、コントロール信号にて制御され、デ
ータの入出力はコントロール信号にて制御される。

【００７３】よって、この制御を解析する回路を搭載
し、まずアドレス信号はアドレスＢｉｔ制御回路を介し
て、コントロール信号はコントロールＢｉｔ制御回路を
介してそれぞれ測定メモリ５７に対して供給し、同時に
（１）基準となるＤＩＭＭ６１上のＳＤ−ＲＡＭ６２か
ら送られるコントロール信号をコントロールＢｉｔ解析
回路においてコマンド解析し、データの入出力を把握す
る。さらに、（２）データの入出力に合わせて測定メモ
リ５７に対してデータ印加・出力を印加・判定・切替回
路により切り替える。そして、基準となるＳＤ−ＲＡＭ
６２から伝送されるデータを測定メモリ５７に対し、ラ
イトモード時はそのまま被測定メモリ５７に対して、デ
ータＢｉｔ制御回路から印加・判定・切替回路を介して
印加データの書き込み制御を行い、逆に（３）リードモ
ード時はＳＤ−ＲＡＭ６２の信号をデータＢｉｔ制御回
路から期待値として入力し、被測定メモリ５７の読み出
しデータを印加・判定・切替回路を介し、判定制御回路
において比較判定し、基準となるＤＩＭＭ６１と同等の
動作にて正しい出力をしているかの判定を行う。

【００７４】次に、前述した図９に示すようなメモリ単
体試験時に代えて、図１８により、メモリモジュール試
験時の信号系統の一例を説明する。図１８に示すよう
に、測定ＰＣユニット１内のＰＣマザーボード１１に搭
載されているＤＩＭＭ６１より信号引出基板４１にて信
号を取り出してバッファリングする。このバッファリン
グされた信号を、パイプラインデータ転送用のフリップ
フロップ回路や分配回路などを有する分配基板４３によ
り分配する。この分配された信号を、パイプラインデー
タ転送用のフリップフロップ回路やコマンド解析・信号
制御・データ比較判定回路などを有するＰＦＢ３へ送付
し、このＰＦＢ３上のＤＩＭＭなどの測定メモリモジュ
ール７１の測定を行う。この測定メモリモジュール７１
に対しては、ＰＦＢ３よりアドレス、クロックなどの信
号が印加され、またＰＦＢ３との間でデータなどの信号
が入出力可能となっており、ＰＦＢ３から測定結果が制
御Ｉ／Ｆ・ｐａｓｓ／ｆａｉｌ読み出し回路により制御
ＰＣ６へ取り出される。

【００７５】このテスト時には、たとえば図１９に示す
ように、ＰＣマザーボード１１に搭載されているＤＩＭ
Ｍ６１より信号が取り出される。メモリ単体試験時と同
様に、実使用条件と同一の試験を行うために、チップセ
ットＬＳＩ１５からのＤＩＭＭ６１への信号を取り出す
方法が用いられる。図１９に示すように、ＤＩＭＭ６１
の全信号を配線を介して直接引き出し、直ぐに信号引出
基板４１にてバッファリングする。この信号取り出し方
法により、波形劣化および元のＤＩＭＭ６１への反射な
どの影響を極力抑えることができる。

【００７６】以上のように、被試験対象製品をメモリ単
体からメモリモジュールに変更した場合には、基準とす
るメモリを１ｄｕｔにとらわれず、モジュール単位に入
出力される全信号を同等の方式により制御し、測定を実
施する方式となる。ｐａｓｓ／ｆａｉｌの単位がメモリ
単位からモジュール単位となるがその制御手法やハード
ウェアは同等な構成にて可能となる。また、基準となる
ＤＩＭＭ６１の動作条件を制御し、メモリモジュール内
の各メモリをメモリ単位（Ｉ／Ｏ割り付け）で管理し、
特定メモリに集中した試験を行うことにより、メモリモ
ジュール内のメモリ不良の特定も可能である。

【００７７】次に、図２０により、メモリチップ、単品
（パッケージ構造）、メモリモジュールのテストフロー
の概要を説明する。このテスト工程において、前述のよ
うなＴＳＯＰやＴＣＰなどの測定メモリ５７の単品を被
テストメモリとする場合は前述したＰＦＢ３のＩＣソケ
ット２１に搭載され、また前述のようなＤＩＭＭなどの
測定メモリモジュール７１を被テストメモリモジュール
とする場合にはモジュール用のソケットが設けられたＰ
ＦＢが用いられる。

【００７８】まず、チップ単位で複数のメモリ回路が形
成されたウェハを用意し、このウェハ上に形成された各
メモリ回路の電気的特性を試験するためのプローブ検査
（Ｐ検）を行い、このプローブ検査の結果、不良チップ
については冗長用のメモリセル、信号線に置き換えて救
済処理を施す（Ｓ１０１〜Ｓ１０３）。

【００７９】さらに、ウェハをダイシングしてチップ毎
に切り離した状態の各チップをパッケージ構造の単品に
組み立てた後に、バーンイン（Ｂ／Ｉ）工程において、
単品の各被テストメモリを所定の温度条件において、定
格もしくはそれを越える電源電圧を印加し、各メモリ回
路などに実動作に近い信号を印加しながらスクリーニン
グを行う（Ｓ１０４）。

【００８０】続いて、本実施の形態のＰＣテスタを使用
して、単品の各被テストメモリのテスト工程を実行する
（Ｓ１０５，Ｓ１０６）。このテスト工程には、通常の
周波数より長い周波数でメモリ回路などをディスターブ
試験するロングテストと、メモリ回路に対して前述した
リード／ライト動作により所定のテストパターンを用い
てメモリ機能を試験し、所定の機能通りに動作するか否
かを確認するためのファンクションテストなどがある。

【００８１】その後、通常のメモリテスタを使用して、
まずＤＣテスト工程において、入出力端子間のオープン
／ショート検査、リーク電流検査や、電源電流（動作
時、スタンバイ時）の測定などを行い、さらにタイミン
グテスト工程において、チップセットＬＳＩ１５との信
号のやり取りにおけるセットアップ、ホールドなどのＡ
Ｃタイミングを試験する（Ｓ１０７，Ｓ１０８）。この
テスト工程の終了後に、良品と判定されたパッケージ構
造の単品を製品として出荷することができる（Ｓ１０
９）。

【００８２】なお、以上においては、パッケージ構造の
単品をテストして出荷する場合について説明したが、た
とえばウェハをダイシングしてチップ毎に切り離したメ
モリチップの状態で、このメモリチップを被テストメモ
リチップとする場合、またはダイシング前のウェハの状
態を被テストメモリチップとする場合にも同様に、前述
のテスト工程を実行して良品のメモリチップを製品とし
て出荷することが可能である。この際に、メモリチップ
の状態でテストを行う場合には、前記バーンイン工程の
前のパッケージ構造への組み立て工程が不要となり、ま
たウェハの状態でテストを行う場合には、ウェハの状態
でバーンイン工程からの処理を行い、タイミングテスト
の後にウェハをダイシングしてチップ毎に切り離してメ
モリチップとする。

【００８３】さらに、前記良品として出荷された単品を
複数個単位でモジュール基板上に搭載し、ＤＩＭＭなど
のメモリモジュールとして組み立てた後、良品／不良品
を簡易選別によって選別し、良品のメモリモジュールを
製品として出荷することができる（Ｓ１１０〜Ｓ１１
２）。なお、メモリモジュールにおいても、複数個のメ
モリチップをメモリモジュールとして組み立てて製品と
して出荷することも可能である。

【００８４】以上のテストフローにより、現状ではバー
ンイン後に、メモリテスタを使用してロングテスト、Ｄ
Ｃテスト、ファンクションテスト、タイミングテストを
実施してメモリモジュールの組み立てに入り、この組み
立て後はＰＣなどを使用した実機選別を行って出荷して
いるのに対して、本実施の形態ではロングテストおよび
ファンクションテストをＰＣテスタにて実施し、ＤＣテ
スト、タイミングテストを従来と同じメモリテスタにて
行う点が異なっている。よって、本実施の形態によれ
ば、メモリテスタでの試験時間が半減される。また、Ｐ
Ｃテスタでの試験は、従来の６４個同時測定から数ｋ個
同時測定になるため、合計の試験時間は桁違いに改善さ
れる。

【００８５】次に、図２１により、メモリモジュールの
ＰＣへの実装工程までのフローの概要を説明する。ま
ず、単品製造メーカーにおいて、前述のようにＰＣテス
タを使用したテスト、メモリテスタを使用したテストな
どにより、パッケージ構造の単品、あるいはメモリチッ
プの選別を行い、良品の単品、あるいはメモリチップを
製品として出荷することができる（Ｓ２０１，Ｓ２０
２）。この単品製造メーカーでは、選別工程において本
実施の形態のＰＣテスタが利用される。

【００８６】続いて、モジュール組立メーカーにおい
て、単品製造メーカーから出荷された単品、あるいはメ
モリチップの受入試験を行い（Ｓ２０３）、所定の組立
工程に入る。まず、モジュール基板のパターン上にクリ
ーム状の半田を印刷し、メモリチップ、あるいは単品や
他の実装部品などをマウントした後、リフローによる熱
処理によりモジュール基板と部品とを電気的に接続する
（Ｓ２０４〜Ｓ２０６）。さらに、メモリモジュールの
外観検査を行い、マークを付した後、選別によって良品
／不良品を区別し、良品のメモリモジュールを製品とし
て出荷することができる（Ｓ２０７〜Ｓ２１０）。この
モジュール組立メーカーでは、単品受入試験工程、ある
いは選別工程において本実施の形態のＰＣテスタが利用
される。

【００８７】そして、ＰＣメーカーにおいて、モジュー
ル組立メーカーから出荷されたメモリモジュールの受入
検査を行い、このメモリモジュールを実際に搭載する製
品のＰＣに実装する（Ｓ２１１，Ｓ２１２）。さらに、
ＰＣへのメモリモジュールの実装状態において、実機試
験を行い、合格すれはＰＣを製品として出荷することが
できる（Ｓ２１３，ＳＳ２１４）。このＰＣメーカーで
は、受入検査工程において本実施の形態のＰＣテスタが
利用される。

【００８８】従って、本実施の形態によれば、基準とな
るメモリモジュールが搭載された測定ＰＣユニット１、
この測定ＰＣ８から取り出された信号を分配する信号分
配ユニット２、この分配された信号を用いて多数個同時
測定される測定対象製品が実装される複数のＰＦＢ３、
試験条件の選択、解析などの制御を行う制御ＰＣ６など
から構成されるＰＣテスタを用いることで、以下のよう
な効果を得ることができる。

【００８９】（１）メモリチップ、このメモリチップを
パッケージ構造にしたＴＳＯＰ、ＴＣＰなどの単品、こ
の単品をＤＩＭＭなどのモジュール構造にしたメモリモ
ジュール、メモリチップをモジュール構造にしたメモリ
モジュールや、さらにメモリモジュールを実装したＰＣ
などの被テスト対象製品を実使用状態に近づけて試験を
行うことができる。

【００９０】（２）基準となるＤＩＭＭ６１などのメモ
リモジュールが搭載された測定ＰＣユニット１などを利
用することにより、安価で高性能なＰＣテスタとするこ
とができる。

【００９１】（３）メモリチップ、単品、メモリモジュ
ール、ＰＣなどを同じＰＣテスタで試験することができ
る。

【００９２】（４）製品サイクルの短いＰＣの機種変更
に対しても、測定ＰＣユニット１内の測定ＰＣ８の交換
のみで対応することができる。

【００９３】（５）実機となるＰＣへの実装時に問題と
なる周辺回路の特性やプログラム処理による影響を含め
て試験をすることができる。

【００９４】（６）複数のＰＦＢ３を用いて多数個を同
時に測定することができる。

【００９５】（７）ＰＣテスタを、メモリチップ、単
品、メモリモジュールなどの選別工程や、メモリチッ
プ、単品などの受入試験工程、メモリモジュールなどの
受入検査工程などに適用することにより、高速テスタで
の試験項目を置き換えることが可能となり、投資を抑制
することができる。

【００９６】（８）被テスト対象製品を、より実使用状
態に近い条件にて選別可能であるため、メモリチップ、
単品、メモリモジュール、さらにＰＣなどの製品の品質
を向上させることができる。

【００９７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００９８】たとえば、前記実施の形態においては、Ｔ
ＳＯＰ、ＴＣＰなどのパッケージ構造による単品、ＤＩ
ＭＭなどのメモリモジュールを例に説明したが、これに
限定されるものではなく、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａ
ｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などの各種パッケージ
構造による単品や、ＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ−ｌ
ｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などの各種モジ
ュール構造によるメモリモジュールなどにも広く適用す
ることができる。

【００９９】上述した実施の形態においては、制御回路
がＡＳＩＣで構成されているように説明したが、フィー
ルドプログラマブルなＩＣ、たとえばいわゆるＦＰＧＡ
で構成してもよい。フィールドプログラマブルＩＣは、
ＡＳＩＣに含まれると理解されたい。

【０１００】また、ＳＤ−ＲＡＭに限らず、ＤＲＡＭ、
フラッシュなどのメモリ製品に効果的であり、さらにマ
イクロコンピュータ、ＡＳＩＣ（ＦＰＧＡを含む）など
のロジック製品にも応用することができる。

【０１０１】また、分配基板、ＰＦＢなどの数量は、前
述した数に限られるものではなく、同時測定を実現する
ための試験対象製品の数に応じて適宜変更可能であるこ
とはいうまでもない。

【０１０２】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＰＣに適用
した場合について説明したが、これに限定されるもので
はなく、たとえば他のコンピュータや、ＣＰＵ、メモリ
および制御回路を搭載し、制御回路によりＣＰＵとメモ
リ間を制御するようなマザーボードなどを使用する情報
処理装置、情報家電製品などにも適用することができ
る。

【０１０３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０４】（１）基準となるメモリチップ、メモリモ
ジュールから出力される出力信号と被テストメモリチッ
プから出力される出力信号との間の関係を調べること
で、メモリチップ、単品、メモリモジュール、パーソナ
ルコンピュータなどを実使用状態に限りなく近づけて試
験を行うことが可能となる。

【０１０５】（２）基準となるメモリチップ、メモリモ
ジュールの動作を制御する制御回路などからなるデータ
処理装置を有し、このデータ処理装置を含むパーソナル
コンピュータなどを利用することで、安価で高性能な試
験装置を実現することが可能となる。

【０１０６】（３）被テストメモリが実装されるべきソ
ケット、メモリモジュールが装着されるべきボードなど
を有し、切り替えて使用することで、同一の試験装置で
メモリチップ、単品、メモリモジュール、パーソナルコ
ンピュータなどを試験することが可能となる。

【０１０７】（４）製品サイクルの短いパーソナルコン
ピュータなどの機種変更に対しても、基準となるメモリ
チップ、メモリモジュールが実装されたデータ処理装置
を含む測定用パーソナルコンピュータの交換のみで対応
することが可能となる。

【０１０８】（５）メモリチップ、単品、メモリモジュ
ール、パーソナルコンピュータなどを実使用状態に限り
なく近づけて試験を行うことで、パーソナルコンピュー
タなどへの実装時に問題となる周辺回路の特性やプログ
ラム処理による影響を含めて試験をすることが可能とな
る。

【０１０９】（６）基準となるメモリチップ、メモリモ
ジュールへ供給される信号は複数の被テストメモリチッ
プへ並列に供給されることで、メモリチップ、単品、メ
モリモジュール、パーソナルコンピュータなどの多数個
同時測定を実現することが可能となる。

【０１１０】（７）基準となるメモリチップ、メモリモ
ジュールから出力される出力信号との一致／不一致の判
定によるテスト方法をメモリチップ、単品、メモリモジ
ュールなどの選別工程、メモリチップ、単品などの受入
試験工程、メモリモジュールなどの受入検査工程に適用
することで、高速テスタでの試験項目を置き換えること
ができるため、試験・検査・製造設備などへの投資を抑
制することが可能となる。

【０１１１】（８）基準となるメモリチップ、メモリモ
ジュールから出力される出力信号との一致／不一致の判
定で良品／不良品を選別することで、より実使用状態に
近い条件にてメモリチップ、単品、メモリモジュールな
どが選別できるため、メモリチップ、単品、メモリモジ
ュール、さらにパーソナルコンピュータなどの品質を向
上させることが可能となる。

【図面の簡単な説明】

【図１】（ａ），（ｂ），（ｃ）は本発明の一実施の形
態のメモリテストシステムの全体を示す概略外観図であ
る。

【図２】本発明の一実施の形態のメモリテストシステム
において、ＰＣマザーボードを示す概略斜視図である。

【図３】本発明の一実施の形態のメモリテストシステム
において、ＰＣマザーボードを示す機能ブロック図であ
る。

【図４】（ａ），（ｂ）は本発明の一実施の形態のメモ
リテストシステムにおいて、ＰＦＢ（ＴＳＯＰ用）を示
す平面図と側面図である。

【図５】（ａ），（ｂ）は本発明の一実施の形態のメモ
リテストシステムにおいて、ＰＦＢ（ＴＳＯＰ用）のソ
ケットボードを示す平面図と側面図である。

【図６】（ａ），（ｂ）は本発明の一実施の形態のメモ
リテストシステムにおいて、ＰＦＢ（ＴＣＰ用）を示す
平面図と側面図である。

【図７】（ａ），（ｂ）は本発明の一実施の形態のメモ
リテストシステムにおいて、ＰＦＢ（ＴＣＰ用）のソケ
ットボードを示す平面図と側面図である。

【図８】本発明の一実施の形態のメモリテストシステム
において、信号系統を示す構成図である。

【図９】本発明の一実施の形態のメモリテストシステム
において、メモリ単体試験時の信号系統を示す構成図で
ある。

【図１０】本発明の一実施の形態のメモリテストシステ
ムにおいて、パイプライン方式を示すタイミング図であ
る。

【図１１】本発明の一実施の形態のメモリテストシステ
ムにおいて、メモリ単体試験時の信号取り出し方法を示
す説明図である。

【図１２】本発明の一実施の形態のメモリテストシステ
ムにおいて、信号引出基板を示す機能ブロック図であ
る。

【図１３】本発明の一実施の形態のメモリテストシステ
ムにおいて、制御基板を示す機能ブロック図である。

【図１４】本発明の一実施の形態のメモリテストシステ
ムにおいて、分配基板を示す機能ブロック図である。

【図１５】本発明の一実施の形態のメモリテストシステ
ムにおいて、ＰＦＢ（分配部）を示す機能ブロック図で
ある。

【図１６】本発明の一実施の形態のメモリテストシステ
ムにおいて、ＰＦＢ（ソケット部）を示す機能ブロック
図である。

【図１７】本発明の一実施の形態のメモリテストシステ
ムにおいて、リード／ライト切替・判定方法を示す説明
図である。

【図１８】本発明の一実施の形態のメモリテストシステ
ムにおいて、モジュール試験時の信号系統を示す構成図
である。

【図１９】本発明の一実施の形態のメモリテストシステ
ムにおいて、モジュール試験時の信号取り出し方法を示
す説明図である。

【図２０】本発明の一実施の形態のメモリテストシステ
ムにおいて、テスト工程を示すフロー図である。

【図２１】本発明の一実施の形態のメモリテストシステ
ムにおいて、モジュール実装および製品実装工程を示す
フロー図である。

【符号の説明】

１ 測定ＰＣユニット ２ 信号分配ユニット ３ ＰＦＢ ４ 表示パネル ５ 電源 ６ 制御ＰＣ ７ 恒温槽 ８ 測定ＰＣ １１ ＰＣマザーボード １２ ＣＰＵ １３ メモリモジュール １４ メモリスロット １５ チップセットＬＳＩ １６ ＰＣＩスロット １７ ２次キャッシュメモリ １８ 電源 ２１，３１ ＩＣソケット ２２，３２ ソケットボード ２３，３３ ＡＳＩＣ ２４，３４ マザーボード ２５，２６，３５，３６ コネクタ ４１ 信号引出基板 ４２ 制御基板 ４３ 分配基板 ５１，５３ フリップフロップ回路 ５２ 分配回路 ５４ コマンド解析・印加制御（Ｒ／Ｗ）回路 ５５ 判定回路 ５６ レジスタ ５７ 測定メモリ ６１ ＤＩＭＭ ６２ ＳＤ−ＲＡＭ ７１ 測定メモリモジュール

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 武史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 難波 正昭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 内田 昇 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 勝見 茂樹 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 和田 勇二 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 望月 正明 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AB13 AD06 AE06 AE08 AE09 AE10 AE12 AE14 AG02 AG07 AH04 AK03 AL11 5B018 GA03 HA01 QA13 5L106 DD21

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリチップが実装されたデータ処理装
   置を有し、 上記メモリチップへ供給されるべき信号を被テストメモ
   リチップへ供給する工程と、 上記メモリチップから出力される出力信号と上記被テス
   トメモリチップから出力される出力信号との間の関係を
   調べる工程と、を有することを特徴とするメモリチップ
   のテスト方法。
2. 【請求項２】 請求項１記載のメモリチップのテスト方
   法において、上記被テストメモリチップは複数であり、
   上記メモリチップへ供給される信号は上記複数の被テス
   トメモリチップへ並列に供給されることを特徴とするメ
   モリチップのテスト方法。
3. 【請求項３】 請求項１記載のメモリチップのテスト方
   法において、上記データ処理装置は、上記メモリチップ
   に結合され、上記メモリチップの動作を制御する制御回
   路を有することを特徴とするメモリチップのテスト方
   法。
4. 【請求項４】 請求項１記載のメモリチップのテスト方
   法において、上記調べる工程においては、一致／不一致
   が判定されることを特徴とするメモリチップのテスト方
   法。
5. 【請求項５】 請求項１記載のメモリチップのテスト方
   法において、上記メモリチップへ供給されるべき信号
   は、アドレス信号、データ信号、クロック信号および制
   御信号であることを特徴とするメモリチップのテスト方
   法。
6. 【請求項６】 メモリを半導体チップに形成する工程
   と、 第１のメモリが実装されたデータ処理装置から、該第１
   のメモリへ供給される信号を上記形成工程で半導体チッ
   プに形成されたメモリへ供給し、上記第１のメモリから
   出力される信号と上記形成工程で半導体チップに形成さ
   れたメモリから出力される信号との関係を調べる工程
   と、を有することを特徴とするメモリチップの製造方
   法。
7. 【請求項７】 被テストメモリチップが実装されるべき
   ソケットと、 メモリが実装されたデータ処理装置から、該メモリへ供
   給されるべき信号と該メモリから出力される出力信号と
   が供給される端子と、 上記メモリへ供給されるべき信号を上記ソケットへ供給
   し、上記ソケットから出力される出力信号と上記メモリ
   から出力される信号との関係を判定する制御部と、を有
   することを特徴とするメモリチップのテスト装置。
8. 【請求項８】 複数のメモリチップが実装されたところ
   のメモリモジュールを実装したデータ処理装置を有し、 上記メモリモジュールへ供給されるべき信号を被テスト
   メモリチップへ供給する工程と、 上記メモリモジュールから出力される出力信号と上記被
   テストメモリチップから出力される出力信号との間の関
   係を調べる工程と、を有することを特徴とするメモリモ
   ジュールのテスト方法。
9. 【請求項９】 メモリチップを準備する工程と、 第１のメモリが実装されたデータ処理装置から、該第１
   のメモリへ供給されるべき信号を上記メモリチップへ供
   給し、上記第１のメモリから出力される信号と上記メモ
   リチップから出力される信号との関係を調べる工程と、 所定の関係が上記工程で調べられたメモリチップを、基
   板に実装することによりメモリモジュールを形成する工
   程と、を有することを特徴とするメモリモジュールの製
   造方法。
10. 【請求項１０】 複数のメモリチップが実装されたメモ
    リモジュールが装着されるべきボードと、 メモリモジュールが実装されたデータ処理装置から、該
    メモリモジュールへ供給されるべき信号と該メモリモジ
    ュールから出力される出力信号とが供給される端子と、 上記メモリモジュールへ供給されるべき信号を上記ボー
    ドへ供給し、上記ボードから出力される出力信号と上記
    メモリモジュールから出力される信号との関係を判定す
    る制御部と、を有することを特徴とするメモリモジュー
    ルのテスト装置。
11. 【請求項１１】 ＣＰＵと、メモリモジュールが装着さ
    れるべきソケットと、上記ＣＰＵと上記ソケットとに接
    続された制御回路とを有するマザーボードを準備する工
    程と、 複数のメモリチップが実装されたメモリモジュールを準
    備する工程と、 上記メモリモジュールを上記ソケットに装着する工程と
    を有し、 上記メモリモジュールにおけるメモリチップは、テスト
    工程で所定の関係を満足し、上記テスト工程は、第１の
    メモリが実装されたデータ処理装置から、該第１のメモ
    リへ供給されるべき信号が上記メモリチップへ供給さ
    れ、上記第１のメモリから出力される信号と上記メモリ
    チップから出力される信号との関係を調べることを特徴
    とするコンピュータの製造方法。