JP2003197697A

JP2003197697A - 半導体装置の製造方法

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Publication number: JP2003197697A
Application number: JP2001398832A
Authority: JP
Inventors: Hideyuki Aoki; 英之青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11
Also published as: US7024604B2; US20030121584A1

Abstract

(57)【要約】【課題】ウェハ１枚のテスト時間を最小限にすること
ができ、その結果、ウェハ１枚当たりのテスト時間の短
縮によってテストコストの低減、およびスループットの
向上を実現できるテスト工程を含む半導体装置の製造方
法を提供する。【解決手段】半導体装置のテスト工程に用いるテスト
システムであって、フラッシュメモリが形成された複数
のチップ１からなるウェハ２と、ウェハ２の全面にコン
タクトするウェハレベル全面コンタクト装置３と、ウェ
ハ２の電気的特性を測定するためのテスタ４と、テスタ
４とウェハレベル全面コンタクト装置３との間に介在さ
れ、チップ単位の制御回路を搭載したＢＯＳＴボード５
などから構成され、ウェハ２内の各チップ１のテスト時
間が異なる場合に、ＢＯＳＴボード５にて、各チップ１
を並列して前のテストが終了した時点で次のテストに順
次移行して実行するように、各チップ１毎に各テスト項
目を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特にフラッシュメモリなどのような半導体
装置のテスト工程において、半導体ウェハの状態、いわ
ゆるウェハレベルの全面コンタクトによる一括検査方法
に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体装置のテスト技術については、以下のような技術が
考えられる。

【０００３】たとえば、半導体装置の一例としてのフラ
ッシュメモリに対しては、単純には、メモリセルに
“０”レベルの書き込みないしは消去と“１”レベルの
書き込みを行い、それぞれのデータの読み出しによって
消去、書き込みが正常に行われたか否かをテストする方
法がとられる。このテスト方法では、セルスタック不良
のような比較的単純な良、不良の検出が可能とされる。
複雑なテストとしては、必要に応じて、マーチング、チ
ェッカー、ギャロッピングなどのテスト方法が考慮され
る。それらのテスト方法は、注目メモリセルと隣接メモ
リセルとのアクセスデータの組み合わせ、あるいは注目
アドレスと隣接アドレスとのアクセスデータの組み合わ
せなどによって不所望にもたらされるようなメモリセル
間の干渉、デコーダの多重選択などの不良を検出する場
合に有効である。

【０００４】

【発明が解決しようとする課題】上記のような書き込み
・消去試験は、テストされるべき全てのメモリセル等が
比較的短い時間内で書き込み、消去を完了する望むべき
特性をもっているなら短時間で完了する。しかしなが
ら、フラッシュメモリのような半導体装置は、よく知られ
ているように、その書き込み特性、消去特性に比較的大き
いばらつきを許容せざるを得ない。書き込み特性、消去
特性の大きいばらつきの許容は、典型的には書き込み動
作時間、消去動作時間の大幅な変化を意味する。例え
ば、書き込み動作では、単位書き込み動作のような書き
込み動作とその後の読み出しないしは読み出しべリファ
イによるメモリセルの書き込みレベルの判定を意味する
判定動作とは、必ずしも１回で終了するのではなく、メ
モリセルの書き込みレベルが適当なレベルに達したと判
定されるまで、何回も繰り返される。同様に、消去動作
でも、単位消去動作のような消去動作とその後の消去レ
ベル確認が、必要に応じて複数回繰り返される。従って
テスト判定に比較的長時間を要する場合もある。加え
て、フラッシュメモリのような半導体装置では、その単
位書き込み動作や単位消去動作のために要する時間それ
自体も、公知のＳＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）やＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）のようなメモリのそれに比べて著
しく長い。

【０００５】ＳＲＡＭやＤＲＡＭが、予め決められたよ
うな動作サイクルをもって比較的短時間に、かつほぼ一
定の時間を持ってテスト可能にされるのに対し、フラッ
シュメモリは、上のような事情によって、テスト時間が
比較的長いとともに、そのテスト時間長の変動が大き
く、高いテストスループットを期待することが困難とな
る。

【０００６】半導体装置のテスト技術において、多数の
チップにかかわらずに、テスト時間を短縮する上で、一
般的とも言える多数個同時テスト方法を考慮することが
できる。しかしながら、前記のフラッシュメモリのよう
に比較的広い特性範囲ないしは動作期間を許容すべき半
導体装置（チップ）の場合には、比較的多数回の書き込
み・消去動作を繰り返すチップが存在するならそのチッ
プによって全体のテスト時間が長引くことになり、また
不良チップがあるなら、その不良チップが最終的に不良
と判定可能になるまでの時間でテスト時間が長引くこと
になる。すなわち、その種の半導体装置の場合、必ずし
もテスト時間が充分に短縮されるわけではない。

【０００７】いわゆるウェハテストにおいて、半導体ウ
ェハ上に形成された複数の半導体チップとすべき構成
（かかる構成は、ウェハ分割によって半導体チップとさ
れるが、以下では、表現の複雑化を回避するため、便宜
的に半導体チップと称する）に対する多数個同時テスト
技術（以下、ウェハレベル一括テスト技術と称する）の
適用は、トータルテスト時間の短縮を期待可能にする。
しかしながら、上述のフラッシュメモリにおけるような
テスト時間についての問題は、ウェハレベル一括テスト
技術においても残る。

【０００８】そこで、次に、フラッシュメモリのテスト
についての課題を、本発明者が、本発明の前提として検
討した技術の一例を図１０及び図１１の利用のもとで、
更に詳しく説明することとする。

【０００９】図１０はウェハレベル、すなわち、図示しな
い半導体チップに分割する前のウェハ状態での複数の半
導体チップへの複数同時コンタクトによる一括検査方法
の検査測定フローを示し、図１１は図１０の検査フロー
のテスト時間シーケンスの一例を示している。

【００１０】フラッシュメモリに対するテストとして、
たとえば図１０では、複数半導体チップの夫々に対し、
第１のテスト条件のもとでの所望のメモリ範囲のイレー
ズ（消去）（ステップＳ３０１）、ポストイレーズすな
わち消去したメモリセルの閾値電圧を所定の範囲に収斂
させるための弱いレベルの書き戻し（ステップＳ３０
２）、複数のメモリセルに対しての第１書き込みパター
ンをもってのライト（ステップＳ３０３）、リード（ス
テップＳ３０４）および判定（ステップＳ３０５）から
なり、判定によって書き込みレベル不十分と判定された
場合再びステップＳ３０３〜Ｓ３０５を繰り返し実行さ
せる第１テストと、第１のテスト条件とは異なる第２の
テスト条件の下での第１テストと同様なステップを経由
する第２テスト（ステップＳ３０６〜Ｓ３１０）と、電
源トリミング、ヒューズ切断、電圧モニタおよび判定か
らなる第３テスト（ステップＳ３１１〜Ｓ３１４）と、
救済および判定からなる第４テスト（ステップＳ３１
５，Ｓ３１６）などが設定されている。

【００１１】図１０のフローでは、まず、第１テストを
実行し、全てのチップについての第１テストが終了した
か否かのチェックを行う。第１テストの全体の終了は並
列同時テスト対象の全チップについての第１テストが終
了するまで待機される。全チップの第１テストが終了し
た時点で次の第２テストの実行に移行する。以降同様
に、第２テストを実行し、全チップの第２テストが終了
した時点で次の第３テストの実行に移行し、さらに第３
テストの終了後に第４テストの実行に移行し、この第４
テストにおいて、全チップのテストが終了することによ
り、全てのテスト項目でのテストが終了する。すなわ
ち、テスト完了となる（ステップＳ３１７）。

【００１２】図１１に示したテスト時間シーケンス例で
は、図示しないウェハ上の各チップ（＃１），（＃
２），（＃３），・・・，（＃Ｎ−１），（＃Ｎ）に対
して、たとえば前記図１０の第１、第２、第３、第４テ
ストを意味するようなテスト１、テスト２、テスト３、
テスト４のためのシーケンスが示されている。図１１の
シーケンスは、図示しないウェハ上の全てのチップ（＃
１）〜（＃Ｎ）に対して同時に、テスト１、テスト２、
テスト３、テスト４の順にテストが開始されることを示
している。

【００１３】フラッシュメモリの前述のような特徴に応
じて、各テストにおいては、各チップのテスト終了時間
は、夫々比較的大きく異なってしまう可能性を持つ。図
１１のシーケンスの例示では、テスト１ではチップ（＃
３）が最もテスト終了時間が遅い、いわゆるワーストチ
ップとなることを示している。同様に、テスト２ではチ
ップ（＃Ｎ）が、テスト３ではチップ（＃１）が、更に
テスト４ではチップ（＃２）がそれぞれワーストチップ
となることを示している。

【００１４】図１１のシーケンス例からも明らかなよう
に、本発明の前提とするウェハレベルの複数同時コンタ
クトによる一括テスト方法においては、ウェハ上にある
一括テスト対象のチップの全数のテストが同時に開始さ
れても、テスト終了時間はまちまちである。これに応じ
て、複数チップに対して同時に開始されたテストの終了
は、ウェハ中の一括テスト対象のチップの内のワースト
チップによって決まることとなる。この場合、テスタそ
れ自体が複数の半導体チップのそれぞれを個別的にテス
ト動作させるような複雑な構成をとり難い、という事情
もあり、テストが早く終わったチップは、同時テスト開
始の他のチップのテストが終了するまで、次に進むべき
テスト動作へは移行されずに、待機状態に置かれること
となる。複数種のテストにおいては、同じチップがワー
ストチップとなるとは限らない。従って、上記のテスト
シーケンスでは、各テスト項目でのテスト終了時間がワ
ーストになるチップが異なる場合に、合計のテスト時間
は各ワーストチップのテスト時間の総合計となる。結果
としてテスト時間の長時間化の可能性をもたらす。この
ような、メモリセルのプロセスばらつきなどが要因とな
ってテスト時間が各チップで大幅に異なるフラッシュメ
モリなどにおいては、このテスト時間の短縮が望まれ
る。

【００１５】そこで、本発明者は、ウェハレベルの半導
体チップの複数個への全面コンタクトによる一括測定方
法を採用しながら、各チップ毎に独立に各テストの実行
を制御することを考えた。すなわち、複数チップに対し
て同時にテスト動作を開始するが、テスタとの間に各チ
ップを制御する基板を挿入し、早くテストが終了したチ
ップは、他のチップのテストの終了を待つことなく、次
のテストを進めるような方法を採用することにより、各
テストによって異なるワーストチップに制約されずに、
各テストを完了することが可能となることに着目した。

【００１６】そこで、本発明の目的は、ウェハ１枚のテ
スト時間を短くすることができ、それによって、ウェハ
１枚当たりのテスト時間の短縮によってテストコストの
低減、およびスループットの向上を実現することができ
るテスト工程を含む半導体装置の製造方法を提供するこ
とにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】すなわち、本発明による半導体装置の製造
方法は、ウェハ上の複数チップにコンタクトして並列に
各チップの電気的特性を測定する工程を有し、この電気
的特性を測定する工程が、以下のような特徴を有するも
のである。

【００２０】（１）テスタから、テスタとウェハとの間
に介在されたＢＯＳＴ（ＢｕｉｌｔＯｕｔＳｅｌｆ
Ｔｅｓｔ）回路にテスト共通制御信号を送り、このＢＯ
ＳＴ回路からウェハ上の各チップに対してテスト信号を
供給することによってチップ単位でテストを実行し、ウ
ェハ上の複数のチップに対して別のテストを同時に実行
する。

【００２１】（２）テスタから、テスタとウェハとの間
に介在されたＢＯＳＴ回路にテスト共通制御信号を送
り、このＢＯＳＴ回路からウェハ上の第１集合の各チッ
プに対してテスト信号を供給してチップ単位でテストを
実行し、ウェハ上の上記第１集合のチップのうちの複数
チップに対して別のテストを同時に実行する。さらに、
第１集合のチップに対するテスト項目の実行が終了した
後、ＢＯＳＴ回路から第１集合のチップ以外のチップに
対してテスト信号を供給し、順次、測定対象チップに対
するテスト項目の実行が終了した後に未測定チップに対
してテスト信号を供給してチップ単位でテスト項目を実
行する。

【００２２】上記テスタは、複数チップのテスト結果を
上記ＢＯＳＴ回路から受け、それに基づくデータの形成
等の必要な制御動作を行う。それ故に、上記テスタとＢ
ＯＳＴ回路との関係は、上記テスタが上位テスタをな
し、上記ＢＯＳＴ回路が下位テスタを成すと捉えること
も、また上記テスタがテスト制御装置をなし、上記ＢＯ
ＳＴ回路がそれによって制御されるテスタを成すテス
タ、と捉えることもできる。

【００２３】上述の本発明による半導体装置の製造方法
によれば、ウェハ上の各チップのテスト時間が異なって
も、ＢＯＳＴ回路によって各チップ毎に各テスト項目を
制御するため、ウェハ１枚の総テスト時間を最小限にす
ることができる。この結果、テストコストの低減、スル
ープットの向上を実現することができる。

【００２４】また、本発明による他の半導体装置の製造
方法は、比較的厚い厚さの状態でのウェハ上の複数チッ
プへのコンタクトによる複数チップの電気的特性の検査
と、その後のいわゆるバック・グラインディング技術に
よるようなウェハの裏面の研削による薄型化と、ダイシ
ング技術などによるウェハの各チップへの分割とによっ
て、電気的特性の測定結果が良好なチップを製品として
得る方法を含む。

【００２５】比較的厚い厚さの半導体ウェハは、その厚
さと、比較的高い剛性によって、たわみや欠けが生じに
くくなり、その移送や半導体集積回路製造装置の適当な
ステージへの設定を好適にさせ、また上記のウェハレベ
ルの複数チップへのコンタクトを充分なものにする上で
必要となるようなコンタクタからの比較的大きい圧力な
いしは荷重に対しての変形を少なくすることを可能とす
る。これに対して薄い厚さの半導体チップは、それを使
用する電子装置の薄型化、小型化を図る上で、熱応力や
人為的に不所望に加わってしまう曲げ変形に強くする上
で、更にはデバイスの熱抵抗を低下させる上で、適当な
ものとされる。従って、上記のような比較的厚いウェハ
の使用とその後の研削による厚さ削減とは、適切な製造
方法をもたらす。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものには同一
の符号を付し、その繰り返しの説明は省略する。

【００２７】（実施の形態１）図１〜図８は本発明の実
施の形態１の半導体装置の製造方法を説明するための図
であり、この図１〜図８に基づいて本実施の形態１の半
導体装置の製造方法を詳細に説明する。

【００２８】まず、図１により、本発明の実施の形態１
の半導体装置の製造方法の製造フローの一例を説明す
る。図１は本実施の形態の半導体装置の製造方法を示す
製造フロー図である。

【００２９】（１）ウェハプロセス工程（ステップＳ１
０１）このウェハプロセス工程は、それ自体は本発明と直接関
係が無いのでその詳細は説明しないけれども、用意され
た単結晶シリコンなどからなる半導体ウェハに対して、
酸化、ゲート電極材料等の被着、選択エッチング、導電
決定型不純の選択導入、絶縁層形成、配線層形成などの
ウェハ処理を繰り返して所望の集積回路を形成する。

【００３０】（２）テスト工程（ステップＳ１０２）このテスト工程では、詳細には後述するが、ウェハ上の
複数チップ、望ましくは全チップに電気コンタクタをコ
ンタクトさせて並列に各チップの電気的特性をテストす
る。このテスト工程では、将来不良に到る可能性のある
半導体チップをスクリーニングするバーンインや、書き
込みおよび読み出し動作により所定のテストパターンを
用いてメモリ機能を試験し、所定の機能通りに動作する
か否かを確認する機能テスト、入出力端子間のオープン
／ショート検査、リーク電流検査、電源電流の測定など
のＤＣテスト、メモリ制御のＡＣタイミングを試験する
ＡＣテストなどがある。

【００３１】半導体ウェハは、３００〜４００μｍ程度
の比較的厚い厚さとされる。半導体ウェハをこのように
比較的厚い厚さとするのは、前述のような事情による。

【００３２】（３）バックグラインディング工程（ステ
ップＳ１０３）このバックグライディング工程では、ウェハの厚さを所
望の薄さとするよう、その裏面、すなわち、回路素子等
が形成された主面とは反対側の面を研削する。このバッ
クグラインディング工程は、前述のテスト工程までの工
程でウェハを比較的厚い厚さとしているので、これを製
品として望む厚さまで研削するために行われる。例示的
には、ウェハは、バックグラインディングによって、１
００〜１５０μｍのような薄さにされる。

【００３３】（４）ダイシング工程（ステップＳ１０
４）このダイシング工程では、ウェハを各チップ毎に切断す
る。このダイシング工程により、ウェハ上の各チップは
個別に分離される。

【００３４】（５）出荷工程（ステップＳ１０５）この出荷工程では、電気的特性の測定結果が良好なチッ
プを製品として出荷する。あるいは、この良品のチップ
を組立工程に搬送し、組立工程において、パッケージ構
造に組み立てた後に製品として出荷することも可能であ
る。

【００３５】たとえば、パッケージ構造に組み立てる場
合には、チップをパッケージ基板上に搭載するダイボン
ディング工程、チップ上のパッド電極とパッケージ基板
上のパッド電極とをワイヤにより電気的に接続するワイ
ヤボンディング工程、チップとワイヤの部分を保護する
ためにレジンによりモールドするレジンモールド工程、
外部リードを成形・表面処理するリード成形工程などが
適用される。なお、チップ上のパッドと基板上のパッド
とをバンプにより接続するフリップチップボンディング
のパッケージ構造などにも適用可能であることは言うま
でもない。

【００３６】次に、図２により、本実施の形態の半導体
装置の製造方法において、テストシステムの基本構成の
一例を説明する。図２は、その基本構成を示す概念図で
ある。

【００３７】テストシステムは、たとえばフラッシュメ
モリを構成する複数のチップとすべき複数のチップ構成
部１（前述と同様に表現の複雑化を回避するため、以下
では、チップ構成部を単にチップと称する）が形成され
たウェハ２と、このウェハ２の全面、すなわち複数の半
導体チップのテストのために必要とされる全ての電極に
電気コンタクトするウェハレベル全面コンタクト装置３
と、ウェハ２上の各チップ１の電気的特性をテストする
ためのテスタ４と、このテスタ４とウェハレベル全面コ
ンタクト装置３との間に介在され、チップ単位の制御回
路を搭載した基板からなるＢＯＳＴ（ＢｕｉｌｔＯｕ
ｔＳｅｌｆＴｅｓｔ）回路を搭載したＢＯＳＴボー
ド５などから構成されている。

【００３８】上記ＢＯＳＴボード５には、詳細は後述す
るが、信号数の低減によるテスタ負荷削減、強制加速試
験の実施によりフラッシュメモリのＥ／Ｗ高速化、セル
フテスト、セルフリペア、セルフトリミング、ＭＧＭ処
理などを可能とする機能が備えられている。また、ウェ
ハ２上の複数のチップ１のそれぞれには、各チップ当た
り６個ずつのような数のパッド（半導体チップの外部端
子）が設けられている。

【００３９】次に、図３のテストフロー図により、実施
例のウェハレベルの全面コンタクトによる一括検査方法
の検査フローの一例を説明する。

【００４０】特に制限されないが、テスト対象のフラッ
シュメモリは、夫々アドレス選択によって選択される複
数のフラッシュメモリセルを持つとともに、データ読み
出しでの読み出し判定レベルを最適化するためのヒュー
ズとそれによってトリミング条件が設定される電源回路
と、欠陥メモリセルに対応する救済アドレスのためのヒ
ューズとそれに対応する救済回路とを持つ。

【００４１】実施例のフラッシュメモリのテストは、特
に制限されないが、第１のテスト条件の下でのイレー
ズ、ポストイレーズ、ライト、リードおよび判定からな
る複数の動作ステップをとる第１テストと、第１のテス
ト条件とは異なる第２のテスト条件の下での上記第１テ
ストと同様な複数のステップをとる第２テストと、電源
トリミング、ヒューズ切断、電圧モニタおよび判定から
なる第３テストと、救済および判定からなる第４テスト
を行うようにされる。

【００４２】理解の容易化の上では、上記第１テスト
は、保証すべき動作電圧の下限に対応する電源電圧の下
でのテストであり、第２テストは、上限に対応する電源
電圧の下でのテストとして理解して良い。ただし、第１
のテストと第２のテストとのテスト条件の相違は、電源
電圧に関するものだけでなく、例えば夫々のライト動作
でのライトデータの値あるいはパターンの変更によっ
て、あるいは他の変更によって設定することができるこ
とを注意したい。

【００４３】前記第１、第２テストにおいて、イレーズ
は、初期化のために各チップ１のメモリセルのしきい値
電圧を消去レベルにするための消去動作である。特に制
限されないが、フラッシュメモリをなすチップが、複数
メモリブロックを持つ場合、イレーズは、ブロック選択
の指示に応じてブロック単位で可能なようにされる。ポ
ストイレーズは、消去レベルのしきい値電圧の分布を狭
くするため弱い書き込みを行う書き戻し動作である。

【００４４】ライトは、選択のメモリセルに、データ
“０”あるいは“１”に対応する電圧レベルの書き込み
を行い、そのしきい値電圧を“０”あるいは“１”対応
の書き込みレベルにするための書き込み動作である。チ
ップ内の夫々アドレス付けされた複数のフラッシュメモ
リセルへのテストデータのライトのためには、チップの
外部から所望のアドレス範囲に有る複数回にわたるアド
レス指示と、その時のアドレスを持つメモリセルのため
のライトデータの供給が行われる。特に制限されない
が、テストのためのライトは、一回のライトと一回のリ
ードとの組み合わせではなく、所望のアドレス範囲の順
次のアドレスに順次にライトをすることによって行われ
る。

【００４５】リードは、ライト動作において書き込んだ
電圧レベルを読み出して、“０”あるいは“１”対応の
電圧レベルに到達したか否かを判定するための読み出し
動作である。リードは、所望にアドレス範囲の順次の読
み出しアドレス指定によって行われる。

【００４６】この第１、第２テストでは、判定動作にお
いて、Ｎｏの場合は、再度、ライトからの動作が繰り返
され、テスト対象とされる全てのメモリセルが“０”あ
るいは“１”対応の電圧レベルに到達したと判定された
時点（Ｙｅｓ）で終了となる。

【００４７】前記第３テストにおいて、電源トリミング
は、テスト結果に応じて、各チップ１の電源回路から発
生する電圧をずらしながらトリミングするための動作で
ある。ヒューズ切断は、トリミング電圧に対応したヒュ
ーズを切断するための動作である。電圧モニタは、ヒュ
ーズを切断した後に所望のトリミング電圧が発生してい
るか否かを監視するための動作である。この第３動作で
は、その判定動作において、Ｎｏの場合は電源トリミン
グからの動作が繰り返され、所望のトリミング電圧が発
生した時点（Ｙｅｓ）で終了となる。

【００４８】前記第４テストにおいて、救済は、テスト
結果に応じて、各チップ１のフェイルビットを救済する
ための動作である。この救済動作では、各チップ１のフ
ェイルビットと判定されたメモリセルを冗長用のメモリ
セルに置換するために、フェイルビットに対応するヒュ
ーズを切断してフェイルビットを冗長ビットに置き換え
る。この第４動作では、判定動作において、Ｎｏの場合
は救済の動作が繰り返され、フェイルビットを冗長ビッ
トに置き換えた時点（Ｙｅｓ）で終了となる。

【００４９】なお、テストには、オール“０”、オール
“１”などのライト／リードの他に、マーチング、チェ
ッカー、ギャロッピングなどの種々の方法を考慮するこ
とができる。すなわち、単純なセルスタック不良の場合
にはメモリセルに“０”と“１”を書き込み、そのデー
タを読み出すだけで不良検出ができるが、メモリセル間
の干渉、デコーダの多重選択などによってもたらされる
ような不良の場合、注目メモリセルと隣接メモリセルと
のアクセスデータの組み合わせ、あるいは注目アドレス
と隣接アドレスとのアクセスデータの組み合わせなどに
よらなければ不良検出ができないからである。そこで、
このような場合での不良検出率を向上するためには、様
々な不良モードに対応したテスト方法が用いられること
になる。

【００５０】図３の実施例のテストフローは、複数チッ
プに対して、夫々実質的に独立にテスト進行が行われる
ことを示している。それを以下に順次に説明する。

【００５１】（１）ウェハ２上のチップ１（＃１）に対
して、イレーズ、ポストイレーズ、ライト、リードから
なる第１テストを実行し（ステップＳ２０１〜Ｓ２０
４）、この第１テストが終了したか否かの判定を行い
（ステップＳ２０５）、この第１テストが終了した時点
で次の第２テストの実行に移行する。以下同様に、イレ
ーズ、ポストイレーズ、ライト、リードおよび判定から
なる第２テストを実行（ステップＳ２０６〜Ｓ２１０）
する。この第２テストが終了した時点で、次の電源トリ
ミング、ヒューズ切断、電圧モニタおよび判定からなる
第３テストの実行に移行し（ステップＳ２１１〜Ｓ２１
４）、さらに第３テストの終了後に、救済および判定か
らなる第４テストの実行に移行し（ステップＳ２１５，
Ｓ２１６）、そしてこの第４テストにおいて救済動作が
終了することにより、チップ１（＃１）に対する全ての
テスト項目でのテストが終了となる。

【００５２】（２）ウェハ２上のチップ１（＃２）〜
（＃Ｎ）に対しても、チップ１（＃１）と同様に、各チ
ップ１（＃２）〜（＃Ｎ）に並列して、イレーズ、ポス
トイレーズ、ライト、リードおよび判定からなる第１テ
スト、イレーズ、ポストイレーズ、ライト、リードおよ
び判定からなる第２テスト、電源トリミング、ヒューズ
切断、電圧モニタおよび判定からなる第３テスト、救済
および判定からなる第４テストを、前のテストが終了し
た時点で次のテストに順次移行して実行する（ステップ
Ｓ２２１〜Ｓ２３６）。そして、各チップ１（＃２）〜
（＃Ｎ）においてはそれぞれ、救済動作が終了すること
によって全てのテスト項目でのテストが終了となる。

【００５３】（３）ウェハ２上のチップ１（＃１）〜
（＃Ｎ）において全てのテスト項目でのテストが終了し
た時点で、全てのチップ１（＃１）〜（＃Ｎ）に対する
全てのテストが終了する（ステップＳ２４１）。ウェハ
上の全てのチップのテスト終了によって、１枚のウェハ
２がテスト完了となる。

【００５４】本実施の形態によるテストフローにおいて
は、ウェハレベルの全面コンタクトによる一括テストが
可能であることは本発明の前提として検討した技術（図
１０）と同じであるが、各チップ１はチップ単位の制御
回路を搭載したＢＯＳＴボード５によって個別にテスト
制御されるため、先に検討の技術とは異なり、１つのテ
スト項目でのテストを１つのチップ１が終了したとき、
そのチップの次のテストへの移行を、他のチップ１が終
了するまで待機することはその必要がない。

【００５５】このことは、図４のテスト時間シーケンス
の例によって更に良く理解されるであろう。

【００５６】図４のテスト時間シーケンス例は、ウェハ
２上の各チップ１（＃１），（＃２），（＃３），・・
・，（＃Ｎ−１），（＃Ｎ）に対して、たとえば前記図
３の第１、第２、第３、第４の各テストを行うためのテ
スト１、テスト２、テスト３、テスト４の各テスト項目
でのテストを実行する場合を表している。

【００５７】ウェハ２上の各チップ１（＃１）〜（＃
Ｎ）に対しては、テスト項目をテスト１、テスト２、テ
スト３、テスト４の順に、前のテスト項目が終了した時
点で次のテスト項目に順次移行して実行する。

【００５８】各テスト項目のテストにおいては、各チッ
プ１でテスト終了する時間はまちまちである。図示のシ
ーケンス例では、テスト１ではチップ１（＃３）が最も
テスト終了時間が遅い、いわゆるワーストチップとな
る。同様に、テスト２ではチップ１（＃Ｎ）、テスト３
ではチップ１（＃１）、テスト４ではチップ１（＃２）
がそれぞれワーストチップとなる。

【００５９】本実施の形態による一括検査方法によるな
ら、図４のシーケンス例のように、ウェハ２上にあるチ
ップ１の全数が同時にテスト開始になるとともに、それ
以降は、１つ１つのチップ１は、あるテストが終了した
なら、他のチップのテストの終了にかかわり無く、次に
進むべきテストへ移行される。よって、各チップ１毎の
テスト時間が異なり、ワーストチップがそれぞれのテス
ト項目にて異なる場合でも、それぞれのチップ１のテス
トをＢＯＳＴ回路によって個別に制御しているため、各
チップ１にて待機時間がないので、合計のテスト時間
は、本発明の前提として検討した技術（図１１）の場合
よりも短くなる。

【００６０】次に、図５のテストシステムを示す構成図
を使用して、図４のようなテストシーケンスを可能とす
るテストシステムの構成および動作を更に詳しく説明す
る。

【００６１】図示のテストシステムは、その主面に、そ
れぞれフラッシュメモリを成す複数のチップ１が形成さ
れたウェハ２と、このウェハ２の全面にコンタクトする
ウェハレベル全面コンタクト装置３と、ウェハ２上の各
チップ１の電気的特性をテストするためのテスタ４と、
このテスタ４とウェハレベル全面コンタクト装置３との
間に介在された複数のＢＯＳＴボード５などから構成さ
れている。

【００６２】このテストシステムにおいては、たとえば
テスタ４として汎用メモリテスタを使用し、複数のＢＯ
ＳＴボード５をウェハレベル全面コンタクト装置３の間
に入れ、ウェハ２上にある全てのチップ１を同時に測定
可能にする。ＢＯＳＴボード５は、複数枚（Ｎｂ枚）設
定され、各ＢＯＳＴボード５は、ウェハ２上のｎｉ個の
チップ１を制御可能とする。すなわち、ウェハ２上のＮ
個のチップ１をＮｂ枚のＢＯＳＴボード５によって制御
する（Ｎｂ≦Ｎ）ようにされている。

【００６３】ウェハレベル全面コンタクト装置３を介し
ての、Ｎｂ枚のＢＯＳＴボード５とウェハ２上のＮ個の
チップ１との対応は、例えば以下のようにされる。すな
わち、ＢＯＳＴボード５（＃１）がチップ１（＃１）〜
（＃ｎｉ）、同様にＢＯＳＴボード５（＃２）がチップ
１（＃ｎｉ＋１）〜（＃ｎｊ）、・・・、最後のＢＯＳ
Ｔボード５（＃Ｎｂ）がチップ１（＃ｎｍ＋１）〜（＃
Ｎ）にそれぞれ割り当てられる。

【００６４】上記テスタ４は、各ＢＯＳＴボード５に対
して、共通命令として、テスト開始信号、テスト項目指
示情報、アドレス範囲情報、データパターン、クロック
信号を供給するように構成される。上記テスタ４は、ま
た、各ＢＯＳＴボード５からテスト終了信号、及びチッ
プカテゴリ情報のようなテスト結果情報を受けるように
構成される。言い換えるとテスタ４は、それ自体によっ
て各チップを直接テストするための各種テスト信号を形
成し、かつ各チップから出力される信号を期待値情報に
基づいてテストするような一般的テスタとして動作をす
るようにされるのではなく、各ＢＯＳＴボードをテスト
制御し、各ＢＯＳＴボードからの情報によってテスト結
果を得るものであるので、上位テスタ、ないしはテスト
制御装置を構成していると見なし得るものである。

【００６５】各ＢＯＳＴボード５は、テスタ４からの上
述の制御信号によって動作制御され、ウェハレベル全面
コンタクト装置３を介して各チップ１に対して、個別チ
ップ制御情報として、上記共通命令に対応する信号、電
圧トリミング情報、強制加速電圧信号を供給する。そし
て、各ＢＯＳＴボード５は、ウェハレベル全面コンタク
ト装置３を介して各チップ１から、デバイス出力、デバ
イス認識信号を受ける。

【００６６】各ＢＯＳＴボード５は、各チップからの信
号の参照によって、テスト結果情報を形成し、テスト動
作が終了したなら、テスタ４に対して、テスト終了信
号、チップカテゴリ情報を送る。これによって、テスタ
４は、各チップ１のテスト結果が認識可能となる。

【００６７】次に、上記のようにテスタ４からのテスト
動作制御により複数チップの同時独立的テストを可能と
するＢＯＳＴボード例について、図６の機能ブロック図
を用いて説明する。

【００６８】各ＢＯＳＴボード５は、それぞれ、図示の
ように、テスタ４との間の第１入出力回路（Ｉ／Ｏ回
路）１１ａ、ウェハレベル全面コンタクト装置３との間
の第２Ｉ／Ｏ回路１１ｂと、ウェハ２上の各チップ１の
テスト実行などを制御するＣＰＵ１２と、各チップ１の
テスト情報、トリミング情報、救済情報などを記憶する
ＳＲＡＭ１３と、各チップ１の電源回路をトリミングす
るトリミング電圧発生器１４と、各チップ１のテスト結
果を比較判定する比較回路１５と、各チップ１のフェイ
ルビットを救済する救済データのためのＳＲＡＭ１６お
よび救済情報発生回路１７と、特定のテストを強制的に
加速させる強制加速電圧発生器１８などから構成されて
いる。

【００６９】第１、第２Ｉ／Ｏ回路１１ａ、１１ｂは、
テスタ４およびウェハレベル全面コンタクト装置３とＢ
ＯＳＴボード５内の内部回路との間をインターフェイス
するインターフェイス回路であり、ＢＯＳＴボード５の
外部においてテスタ４およびウェハレベル全面コンタク
ト装置３と接続され、また内部においてＣＰＵ１２、ト
リミング電圧発生器１４、比較回路１５、救済情報発生
回路１７および強制加速電圧発生器１８と接続されてい
る。

【００７０】第１Ｉ／Ｏ回路１１ａは、テスタ４から、
共通命令としてテスト開始信号、テスト項目制御信号
（イレーズ、ライト、リードなど）、テストアドレス範
囲情報、データパターン（オール“０”、オール“１”
など）を受けて、各チップ１に対して、上記共通命令に
対応する信号（アドレス、データ、コントロール）、電
圧トリミング情報（フラッシュヒューズ書き込み情
報）、強制加速電圧信号、救済情報（アドレス）を供給
する。第１Ｉ／Ｏ回路１１ａは、またテスタ４に対し
て、テスト終了信号、チップカテゴリ情報（良／不良、
マット／ブロック不良など）を送る。

【００７１】第２Ｉ／Ｏ回路１１ｂは、各チップ１か
ら、デバイス出力、デバイス認識信号を受け、それをＣ
ＰＵ１２、比較回路１５等へ送る。

【００７２】ＣＰＵ１２は、図示のように第１、第２Ｉ
／Ｏ回路１１ａ、１１ｂ、ＳＲＡＭ１３、トリミング電
圧発生器１４、比較回路１５、ＳＲＡＭ１６、救済情報
発生回路１７および強制加速電圧発生器１８と接続され
ており、ウェハ２上の各チップ１のテストの進行状況を
把握し、テスト実行を指示する情報処理回路である。

【００７３】このＣＰＵ１２は、第１Ｉ／Ｏ回路１１ａ
からテスト開始信号、テスト項目制御信号、テストアド
レス範囲情報、データパターンを受けて、各チップ１に
対して第２Ｉ／Ｏ回路１１ｂを介して上記共通命令に対
応する信号、電圧トリミング情報、強制加速電圧信号、
救済情報を供給して各チップ１毎のテストを実行する。
また、ＣＰＵ１２は、トリミング情報をトリミング電圧
発生器１４に送り、各チップ１に対して第２Ｉ／Ｏ回路
１１ｂを介してトリミング電圧を供給し、各チップ１の
電源トリミング動作を行うように制御する。

【００７４】さらに、ＣＰＵ１２は、各チップ１からの
第２Ｉ／Ｏ回路１１ｂを介したテスト結果のデバイス認
識信号に基づいたデバイス出力に対して、比較回路１５
において期待値と比較し、パス／フェイルビットを判定
する。フェイルビットについては、この情報をＳＲＡＭ
１６に記憶させ、この救済情報を救済情報発生回路１７
に送り、各チップ１に対して第２Ｉ／Ｏ回路１１ｂを介
して救済情報を供給し、フェイルビットの救済動作を行
うように制御する。また、特定のテストについては、強
制加速電圧発生器１８を介して、加速電圧を各チップ１
に供給するように制御する。そして、ＣＰＵ１２は、テ
スタ４に対して第１Ｉ／Ｏ回路１１ａを介して、テスト
終了信号、チップカテゴリ情報を送る。

【００７５】ＳＲＡＭ１３は、ウェハ２上の各チップ１
のテスト結果およびトリミング電圧、フェイルビットア
ドレスなどを記憶させておく記憶回路であり、ＣＰＵ１
２と接続されている。このＳＲＡＭ１３では、ＣＰＵ１
２の制御によるテストの実行に基づいて、各チップ１の
情報を随時格納する。

【００７６】トリミング電圧発生器１４は、ウェハ２上
の各チップ１の電源回路をトリミングする電圧発生回路
であり、Ｉ／Ｏ回路１１ｂおよびＣＰＵ１２と接続され
ている。このトリミング電圧発生器１４では、ＣＰＵ１
２の制御によるテストの実行に基づいて、トリミング情
報をもとにトリミング電圧を発生する。

【００７７】比較回路１５は、ウェハ２上の各チップ１
のテスト結果を比較判定する回路であり、Ｉ／Ｏ回路１
１ｂおよびＣＰＵ１２と接続されている。この比較回路
１５では、ＣＰＵ１２の制御によるテストの実行に基づ
いて、各チップ１からのＩ／Ｏ回路１１ｂを介したテス
ト結果のデバイス出力を期待値と比較し、パス／フェイ
ルビットを判定する。

【００７８】ＳＲＡＭ１６および救済情報発生回路１７
は、ウェハ２上の各チップ１のフェイルビットを救済す
る救済回路であり、ＳＲＡＭ１６はＣＰＵ１２および救
済情報発生回路１７と接続され、救済情報発生回路１７
はＣＰＵ１２、ＳＲＡＭ１６およびＩ／Ｏ回路１１と接
続されている。ＳＲＡＭ１６では、フェイルビットに基
づいた救済情報を記憶する。救済情報発生回路１７で
は、ＳＲＡＭ１６に記憶された救済情報に基づいて、救
済情報発生回路１７からの救済情報を各チップ１に対し
てＩ／Ｏ回路１１ｂを介して供給し、フェイルビットの
救済処理を行う。

【００７９】強制加速電圧発生器１８は、特定のテスト
を強制的に加速させる加速電圧発生回路であり、ＣＰＵ
１２およびＩ／Ｏ回路１１ｂと接続されている。この強
制加速電圧発生器１８では、ＣＰＵ１２の制御によるテ
ストの実行に基づいて、特定のテストについて加速電圧
を発生し、この加速電圧を各チップ１に対してＩ／Ｏ回
路１１ｂを介して供給する。

【００８０】各ＢＯＳＴボード５は上述から明らかなよ
うに、夫々の第２Ｉ／Ｏ回路１１ｂが、同時テストされ
るべきチップの夫々の端子に対応されるような数の入出
力端子を持つことが要求される。近年の大口径ウェハ
化、多数チップ同時取得に向けられた一般的とも言える
半導体装置製造技術に従うなら、１つの半導体ウェハ上
に形成される複数の半導体チップによってテスト時に電
気的コンタクトが必要とされる端子数は、１万個程度あ
るいはそれ以上となることがしばしば生ずる。ＢＯＳＴ
ボード５を複数から構成する構成は、各ボードでのＩ／
Ｏ回路１１ｂの端子数の増大を回避し、しかも１つのＣ
ＰＵによって制御すべきチップ数を制限することによっ
ての複数チップの同時独立的テストの容易化を図る上
で、適当な構成となる。言い換えると、ＢＯＳＴボード
の形成を容易にする。

【００８１】次に、前記図６のＢＯＳＴボードの動作シ
ーケンスの一例を、図７の動作シーケンスタイミング図
を用いて説明する。

【００８２】ＢＯＳＴボード５は、テスタ４からの入力
として、クロック信号ＣＬＫと、このクロック信号ＣＬ
Ｋに同期したテスト開始信号ＴｅｓｔＳｔａｒｔを受
け取り、このテスト開始信号ＴｅｓｔＳｔａｒｔを受
けて、ＣＰＵ１２の制御によってアドレス、データ、コ
ントロール信号を生成し、これらの信号を各チップ１に
対して出力する。

【００８３】ＢＯＳＴボード５は、各チップ１からの入
力として、アドレス、データ、コントロール信号に対す
るテスト結果のデバイス出力を受け取り、このデバイス
出力を受けて、ＣＰＵ１２の制御によってデバイス出力
を期待値と比較判定し、この比較判定結果をＳＲＡＭ１
３に格納する。このＳＲＡＭ１３に格納された情報は、
トリミング電圧発生器１４によりトリミング情報とし
て、また救済情報発生回路１７により救済情報として使
用される。

【００８４】ＢＯＳＴボード５は、トリミングおよび救
済を行った後に、必要な場合は、再度、アドレス、デー
タ、コントロール信号を各チップ１に対して出力し、各
チップ１からのテスト結果のデバイス出力を受け取り、
ＣＰＵ１２によりテスト完了と判定された場合に、テス
ト結果およびテスト終了信号ＴｅｓｔＥｎｄをテスタ
４に出力する。

【００８５】図８はテストシステムのハードウェア構成
を示す概略図である。そこで、次に、図８により、テス
トシステムのハードウェア構成の一例を説明する。

【００８６】テストシステムのハードウェア構成は、フ
ラッシュメモリの回路が形成された複数のチップ１から
なるウェハ２の全面にコンタクトするウェハレベル全面
コンタクト装置３と、ウェハ２上の各チップ１の電気的
特性を検査するための汎用メモリテスタからなるテスタ
４と、このテスタ４とウェハレベル全面コンタクト装置
３との間に接続された複数のＢＯＳＴボード５を組み入
れたＢＯＳＴボードラック２１などから構成されてい
る。

【００８７】ＢＯＳＴボード５は、特に制限されない
が、前記図６に説明したところのＩ／Ｏ回路１１ａ，１
１ｂ、ＣＰＵ１２、ＳＲＡＭ１３、トリミング電圧発生
器１４、比較回路１５、ＳＲＡＭ１６、救済情報発生回
路１７および強制加速電圧発生器１８の機能をＦＰＧＡ
などのＡＳＩＣおよびＳＲＡＭにて実現させ、それを、
ボードラック装着用端子付きの基板上に実装したものと
される。ＢＯＳＴボードラック２１は、挿入セット可能
な複数枚のＢＯＳＴボードを収納可能に構成されてい
る。テスタ４とＢＯＳＴボードラック２１とは、図示の
ようなケーブルによって電気的に接続される。

【００８８】ＢＯＳＴボードラック２１とウェハレベル
全面コンタクト装置３は、同様に、ケーブルによって結
合される。ウェハレベル全面コンタクト装置３は、図８
では１つのウェハレベルコンタクタ２２によって１枚の
ウェハ２の全数のチップ１をコンタクトさせる方式を示
しているが、ウェハ２を１枚ずつパックしたものにおい
て、複数枚のウェハ２を一括して同時テスト測定する方
法も可能である。

【００８９】テスト測定対象のウェハ２は、複数のチッ
プ１が形成されている。各チップ１にはそれぞれ入出力
用、コントロール用、電源用の６個のパッド（外部端
子）２３を持つような構成とされている。各チップ１に
対しては、ウェハレベル全面コンタクト装置３に組み込
まれているウェハレベルコンタクタ２２によって電気的
な接続が取られる。このウェハレベルコンタクタ２２
は、テストされるべきウェハ上の全チップのパッドと対
応されるような著しく多い数のコンタクタを持つととも
に、各チップのパッドと対応可能なような微細サイズを
持つことが必要とされるものであり、たとえばテスト対
象のウェハと同様にシリコン基板２４を使用し、そのシ
リコン基板２４上に各チップ１の測定パッド２３に接触
するようなプローブ突起２５をウェハプロセスと同様の
処理により形成したものを用いることができるが、他の
材料により製造されたものでもよい。図示の例ではコン
タクタ２２は、その一方の主面に金属材料からなるよう
なプローブ突起２５、すなわちコンタクタを持つ。プロ
ーブ突起２５に対しては、かかる一方の主面に延長され
る金属配線層がつながり、かかる配線層に対しては、基
板２４の主面間を貫通する斜孔と基板２４の他方の面に
延長される金属配線がつながる。プローブ突起２５に対
するＢＯＳＴボードの電気接続は、基板２４の他方の主
面側の金属配線層への配線接続によって行われる。基板
２４の、他方の面は、プローブ突起２５と対向する部分
が除去されている。これによって、基板２４のプローブ
突起２５の支持部分には若干のたわみ性が付与され、種
々要因によってもたらされるようなテストされるべきウ
ェハ表面とコンタクタ２２との距離の若干のばらつき
（距離変化）にかかわらずに、良好なコンタクトができ
るようにされる。

【００９０】ウェハレベル全面コンタクト装置３は、そ
の本体側に、良好な平面にされたテストステージを持
ち、そこに図示のようなテストされるべきウェハ２が乗
せられる。コンタクタ２２は、装置本体側に開閉可能な
ように設定された支持体に支持されている。

【００９１】テストにおいては、本体側のテストステー
ジにウェハ２が乗せられ、支持体の回転によってコンタ
クタ２２が、ウェハ２のパッドに接触されるようにされ
る。コンタクタ２２とウェハ２のパッドとの間のコンタ
クトを良好にされるための荷重は、支持体によってもし
くは図示しない荷重印加手段によって与えられる。

【００９２】言うまでも無く、テストはウェハレベル全
面コンタクト装置周囲全体の温度、湿度を制御管理する
環境下で行われる。

【００９３】従って、本実施の形態の半導体装置の製造
方法によれば、ウェハ２内の各チップ１のテスト時間が
異なるフラッシュメモリにおいて、ウェハ２とテスタ４
との間に挿入した制御回路を搭載したＢＯＳＴボード５
にて各チップ１毎に各テスト項目を制御するため、ウェ
ハ２の１枚の総テスト時間を最小限にすることができ
る。この結果、テスト時間の短縮により、テストコスト
の低減、スループットの向上が図れる。

【００９４】（実施の形態２）図９は本発明の実施の形
態２の半導体装置の製造方法を説明するための図であ
り、この図９に基づいて本実施の形態２の半導体装置の
製造方法を詳細に説明する。

【００９５】本実施の形態２の半導体装置の製造方法
は、前記実施の形態１と同様に、ウェハの全面にコンタ
クトするウェハレベル全面コンタクト装置を用いるが、
前記実施の形態１との相違点は、ウェハ上の全チップの
同時並列テストを回避すべき時の好適な構成をとる点に
ある。ウェハ上の全チップ同時テストを回避した方が良
いケースは、例えば、複数チップの夫々の信号線数が多
く、限られたＢＯＳＴボードでは全チップの並列テスト
が困難なような場合に生ずる。

【００９６】図９では、フラッシュメモリを構成する複
数チップ１ａが形成されたウェハ２ａと、このウェハ２
ａの全面にコンタクトするウェハレベル全面コンタクト
装置３と、ウェハ２ａ上の各チップ１ａの電気的特性を
測定するためのテスタ４と、このテスタ４とウェハレベ
ル全面コンタクト装置３との間に介在され、チップ単位
の制御回路を搭載した基板からなるＢＯＳＴ手段である
ＢＯＳＴボード５などから構成されている。

【００９７】本実施の形態においては、テスト対象のウ
ェハ２ａ上の各チップ１ａは、それぞれ、夫々２０〜３
０個のような比較的多数のパッドを持つものが対象とさ
れる。

【００９８】本実施の形態のテストシステムでは、ウェ
ハ２ａ上の各チップ１ａのチップ当たりの信号線数が多
いなどにより、全信号をテスタ４へ送付しても処理しき
れない場合にも適用できるように、ウェハ２ａ上の全て
のチップ１ａのうちの複数個の集合のチップ１ａに対し
て、前記実施の形態１と同様に並列テストを行い、この
集合でのチップ１ａに対するテスト項目でのテストの実
行が終了した後は、この集合のチップ以外の未テストの
チップ１ａに対して順次、テスト信号を供給してチップ
単位でテストを実行する方法が採られる。

【００９９】すなわち、ウェハ２ａ上のＮ個のチップ１
ａのうち、テスタ４の能力が許す範囲内において複数の
同時測定を実施する。そのうち、早く終了したチップ１
ａの情報をＢＯＳＴボード５が検知し、テスタ４に送信
する。すると、テスタ４ではその信号をもとに、即座に
別のチップ１ａの測定を開始する。これにより、前記実
施の形態１で前記図４において示したテスト時間シーケ
ンスに近い効果が得られる。

【０１００】従って、本実施の形態の半導体装置の製造
方法によれば、ウェハ２ａ上の各チップ１ａのチップ当
たりのテスト信号数が多く、全信号をテスタ４へ送付し
ても処理しきれない場合でも、複数個の集合の中の終了
したチップ１ａに代わって順次、未測定のチップ１ａの
テスト項目を実行することにより、前記実施の形態１と
同様に、ウェハ２ａの１枚の総テスト時間を最小限にす
ることができるので、テストコストの低減、およびスル
ープットの向上が図れる。

【０１０１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【０１０２】たとえば、前記実施の形態においては、フ
ラッシュメモリを例に説明したが、ＥＥＰＲＯＭなどの
不揮発性メモリや、フラッシュメモリカード、フラッシ
ュメモリモジュールなどにも効果的であり、さらにフラ
ッシュメモリ内蔵マイクロコンピュータなどにも応用す
ることができる。

【０１０３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０４】（１）ウェハ内の各チップのテスト時間が
異なる半導体装置において、ウェハとテスタとの間に介
在したＢＯＳＴ手段により各チップ毎に各テスト項目を
制御することで、ウェハ１枚の総テスト時間を最小限に
することが可能となる。

【０１０５】（２）前記（１）により、ウェハ１枚当た
りのテスト時間の短縮によって、半導体装置のテストコ
ストの低減、およびスループットの向上を実現すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置の製造方法
を示す製造フロー図である。

【図２】本発明の実施の形態１の半導体装置の製造方法
において、テストシステムの基本構成を示す概念図であ
る。

【図３】本発明の実施の形態１の半導体装置の製造方法
において、ウェハレベルの全面コンタクトによる一括測
定方法を示す測定フロー図である。

【図４】本発明の実施の形態１の半導体装置の製造方法
において、図３の測定フローのテスト時間シーケンスを
示す説明図である。

【図５】本発明の実施の形態１の半導体装置の製造方法
において、テストシステムを示す構成図である。

【図６】本発明の実施の形態１の半導体装置の製造方法
において、ＢＯＳＴボードを示す機能ブロック図であ
る。

【図７】本発明の実施の形態１の半導体装置の製造方法
において、図６のＢＯＳＴボードの動作シーケンスを示
すタイミング図である。

【図８】本発明の実施の形態１の半導体装置の製造方法
において、テストシステムのハードウェア構成を示す概
略図である。

【図９】本発明の実施の形態２の半導体装置の製造方法
において、テストシステムの基本構成を示す概念図であ
る。

【図１０】本発明の前提として検討した半導体装置の製
造方法において、ウェハレベルの全面コンタクトによる
一括検査方法を示す検査フロー図である。

【図１１】本発明の前提として検討した半導体装置の製
造方法において、図１０の測定フローのテスト時間シー
ケンスを示す説明図である。

【符号の説明】

１，１ａチップ２，２ａウェハ３ウェハレベル全面コンタクト装置４テスタ５ＢＯＳＴボード１１ａ，１１ｂＩ／Ｏ回路１２ＣＰＵ１３ＳＲＡＭ１４トリミング電圧発生器１５比較回路１６ＳＲＡＭ１７救済情報発生回路１８強制加速電圧発生器２１ＢＯＳＴボードラック２２ウェハレベルコンタクタ２３測定パッド２４シリコン基板２５プローブ突起

Claims

【特許請求の範囲】

【請求項１】ウェハ上の複数チップに同時に電気的コ
ンタクトをして複数チップの電気的特性を並列的に検査
する工程を有し、前記電気的特性を検査する工程は、テスト制御装置と前
記ウェハとの間に介在されたテスト回路に前記テスト制
御装置からテスト制御信号を送り、前記テスト制御信号
により制御される前記テスト回路によって前記ウェハ上
の各チップに対してチップ単位で独立的なテストを同時
に実行することを特徴とする半導体装置の製造方法。
【請求項２】ウェハ上の複数チップに同時に電気的コ
ンタクトをして複数チップの電気的特性を並列的に検査
する工程を有し、前記電気的特性を検査する工程は、テスト制御装置と前
記ウェハとの間に介在されたテスト回路に前記テスト制
御装置からテスト制御信号を送り、前記テスト制御信号
により制御される前記テスト回路によって前記ウェハ上
の集合となす各チップのうちの、第１チップと第２チッ
プとで独立的なテストを同時に実行することを特徴とす
る半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記テスト回路によって、テスト対象としたチップに対
するテストの終了とともに未テストのチップに対してテ
ストを実行するようにしてなることを特徴とする半導体
装置の製造方法。
【請求項４】請求項１または２記載の半導体装置の製
造方法において、前記ウェハ上の各チップの同時のテストの開始後、前記
第１チップは、第１テストの後に、前記第２チップの前
記第１テストの終了を待たずに、前記第１テストと異な
る第２テストの実行に移行せしめるようにしてなること
を特徴とする半導体装置の製造方法。
【請求項５】請求項１または２記載の半導体装置の製
造方法において、前記電気的特性を検査する工程の後、前記ウェハの面を
研削することによって前記ウェハの厚さを低減せしめる
工程と、前記ウェハを各チップ毎に分割する工程と、前
記電気的特性の検査を通ったチップを製品として得る工
程とを有することを特徴とする半導体装置の製造方法。
【請求項６】請求項１または２記載の半導体装置の製
造方法において、前記テスト回路は、前記テスト制御装置および前記ウェ
ハ上の複数チップに電気的コンタクトをするコンタクト
装置との間のインターフェイス回路と、前記ウェハ上の
各チップのテストの進行状況を管理し、テスト実行を指
示するＣＰＵと、前記各チップのテスト結果データおよ
びトリミングデータ、フェイルビットアドレスを記憶す
る記憶回路と、前記各チップの回路をトリミングする電
圧発生回路と、前記各チップのフェイルビットを救済す
る救済回路と、チップの電気的特性の変化を強制的に加
速させる加速電圧発生回路とを含むことを特徴とする半
導体装置の製造方法。
【請求項７】ウェハ上の複数チップに電気的にコンタ
クトして各チップの電気的特性を並列的に検査する第１
工程と、前記第１工程の終了後、前記ウェハを所定の厚さに研削
する第２工程と、前記第２工程の終了後、前記ウェハを各チップ毎に分割
する第３工程と、前記第３工程の終了後、前記第１工程による電気的特性
のテストを通ったチップを製品として得る第４工程とを
有することを特徴とする半導体装置の製造方法。