JP4300175B2 - 半導体試験装置及びその方法並びに半導体の製造方法 - Google Patents

Description

本発明は、半導体電圧依存性メモリテスティングに係わる半導体メモリの試験装置及びその方法並びに半導体の製造方法に関するものである。

従来の半導体試験装置としては、特開２００３−９８２３４号公報（特許文献１）において知られている。特許文献１には、設定電圧のデータを記憶する複数の記憶手段と、ドライバ出力とＤＣ測定器との試験信号を制御信号で独立して任意に切り換えできる複数の切り換え手段とを設けて、複数の被試験デバイスを同時試験する半導体試験装置において、前記記憶手段に記憶する設定電圧のデータを一端に受け、前記制御信号を他端に受けて論理積を前記記憶手段にそれぞれ出力する複数のＡＮＤゲートを具備して、複数の被試験デバイスの同一番号のピンを異なる電圧で同時試験することが記載されている。

特開２００３−９８２３４号公報

近年、ＤＲＡＭを代表とするメモリの高速、大容量化が進んでおり、高速化ではクロックに同期してメモリへのライト・リード動作を行う、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）が主流となっている。最近では、クロックの立ち上がりエッジと、立ち下がりエッジの両方に同期してデータを出力するＤＤＲ（Double Data Rate）のＳＤＲＡＭがある。これによりクロックの周波数を上げることなく、データ転送速度が２倍になり、現在の２６６Ｍｂｐｓ〜４００Ｍｂｐｓからさらに高速な動作が可能となっている。大容量化では、メモリアレイに単一のトランジスタのみを使用するＤＲＡＭの特徴により２５６Ｍ、５１２Ｍビットからギガビットの大容量メモリが主流となりつつある。このように、高速化に伴いメモリの電源電圧が低下しており、３．３Ｖから現在は２．５Ｖ、１．８Ｖの電源電圧で動作するものが主流であり、今後さらに低電圧化される。

そのため、半導体メモリを試験するための半導体試験装置では、メモリの高速・高集積化への対応と共に試験時の電源電圧の制御が重要となっている。ＤＲＡＭなどのメモリの試験は、メモリの任意のアドレスに‘１’または‘０’のデータを書きこみ、そのアドレスよりデータを読み込んで、書きこみデータと比較してメモリが正常であるかを確認する。このときメモリの電源は半導体試験装置から供給し、メモリの電源電圧を変化させて試験を行う。

ＤＲＡＭの場合、パッケージングされた状態で試験を行って正常であることを確認してから出荷されるが、パッケージングされたＤＲＡＭを複数個搭載してモジュールとし、最終的にワークステーション、パソコン等に搭載される。このとき、周辺回路の動作によってメモリに供給される電圧が変動するため、メモリ単体で試験した結果、良品であっても、実際の使用環境によっては誤動作する場合がある。そのため、メモリ試験時には、使用環境に近い条件での試験（特に電源電圧の条件）が求められている。

即ち、試験対象となるメモリの高速化に伴って電源電圧が低下し、これにより動作マージンが減少するため、メモリ動作が電源電圧に依存する割合が大きくなっている。そのため、半導体試験装置においてはメモリ試験での電源電圧の制御が重要となっているが、上記従来技術（特許文献１）では、被試験メモリの電源電圧は１つの試験パターンでは１つの固定の値であるため、電源電圧を変化させた試験を行う場合には、電源電圧の種類毎に同じ試験パターンを印加して試験を行っており、試験時間（テスト時間）が増大する。また、試験パターンに同期した電圧制御ができず、さらに電源電圧の時間制御をソフトウエア処理で行うため、時間分解能がｍｓ単位と粗く、精度も悪い。そのため、電源電圧に依存した不良を検出することが困難となる。

本発明の目的は、上記課題を解決すべく、被試験メモリにおいて電源電圧に依存した不良を検出することができるようにした半導体試験装置およびその方法並びに半導体の製造方法を提供することにある。

上記目的を達成するために、本発明は、被試験メモリへ電源電圧を供給する電圧生成部と、前記被試験メモリを試験するための試験パターンを生成して印加するアルゴリズミックパターン発生器と、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する比較器とを備えた半導体試験装置およびその方法であって、前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成部と、前記試験メモリへの電源電圧及び任意の変化率の値を設定するコントローラと、前記割り込み生成部からの割り込み通知を受け付けた際、前記コントローラによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させるように前記電圧生成部を制御する電圧制御部とを備えたことを特徴とする。

また、本発明は、前記電圧制御部は、前記被試験メモリの試験中に前記試験パターンのタイミングに同期して前記電圧生成部を制御するように構成したことを特徴とする。

また、本発明は、前記電圧制御部は、前記コントローラによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算部を備えたことを特徴とする。

また、本発明は、前記電圧制御部は、前記コントローラによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算部と、前記電源電圧の変化率を可変させるための刻まれる時間の分解能を計測する時間計測部とを備えたことを特徴とする。

また、本発明は、前記電圧制御部は、前記コントローラによって設定された電源電圧及び任意の変化率のパラメータを格納するパラメータ格納部と、該パラメータ格納部に格納されたパラメータに応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算部と、前記電源電圧の変化率を可変させるための前記刻まれる時間の分解能を計測して時間分解能毎にイベントを発生する時間計測部と、該時間計測部からのイベントによって前記演算部で演算された電圧値を前記電圧生成部に出力する出力処理部とを備えたことを特徴とする。

また、本発明は、前記割り込み生成部は、前記試験パターン中の任意の試験サイクルを繰り返し行うためのリピート制御部と、割り込み通知及び解除を行う割り込み通知・解除部とを備え、前記試験パターン発生中に前記電圧制御部に割り込みを通知し、前記電圧制御部から割り込みが解除されるまで任意の試験サイクルを行うように構成したことを特徴とする。

また、本発明は、前記アルゴリズミックパターン発生器は、前記被試験メモリに印加するアドレス及び試験データを出力する演算及び出力回路と、前記被試験メモリに印加するコマンド並びにアドレス及び試験データの演算制御命令が格納されているインストラクションメモリと、該インストラクションメモリのメモリアドレスを決定して前記試験パターンの順序を制御するコマンドポインタ制御部とを備えたことを特徴とする。

また、本発明は、電圧生成部から被試験メモリへ電源電圧を供給し、アルゴリズミックパターン発生器から前記被試験メモリを試験するための試験パターンを生成して印加し、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する半導体試験方法であって、前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成ステップと、前記試験メモリへの電源電圧及び任意の変化率の値を設定する設定ステップと、前記割り込み生成ステップで発生させた割り込み通知を受け付けた際、前記設定ステップによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させる電圧制御ステップとを有することを特徴とする。

また、本発明は、半導体ウエハに回路素子を作り込む作り込み工程と、該作り込み工程で作り込まれた回路素子の電極と外部接続端子を電気的に接続する配線を形成する配線形成工程と、該配線形成工程で配線が形成された半導体ウエハ上に保護膜を形成する保護膜形成工程と、前記半導体ウエハ上で半導体の電気的特性を検査するプローブ検査工程と、前記保護膜形成工程で保護膜が形成された半導体ウエハをダイシングして半導体素子を作るダイシング工程と、前記ダイシング工程で作られた半導体素子をパッケージングするパッケージング工程と、前記パッケージング工程でパッケージングされた状態で半導体メモリなどの半導体素子の良否を検査する良否検査工程とを有する半導体の製造方法であって、前記良否検査工程において、前記半導体試験方法を用いて半導体メモリなどの半導体素子の試験を行うことを特徴とする。

本発明によれば、試験パターン中にメモリの電源電圧を任意の変化率で可変させることができるため、電源電圧に依存した不良を検出することができる。

また、本発明によれば、試験パターン中に電源電圧を可変することができるため、電源電圧の種類毎に同一試験パターンを実行する必要がなくなるため、試験時間を低減することが可能となる。

本発明に係わる半導体試験装置およびその方法並びに半導体の製造方法の実施の形態について図面を用いて説明する。

本発明に係る第１の実施の形態について図１〜図６を用いて説明する。

図１は本発明に係る半導体試験装置の第１の実施の形態の構成を示したものである。本発明の半導体試験装置は、被試験メモリ７に試験パターンを印加するアルゴリズミックパターン発生器１（ＡＬＰＧ：Algorithmic Pattern Generator）と、被試験メモリ７からの応答信号とアルゴリズミックパターン発生器１からの期待値とを比較して被試験メモリの良否を判定する比較器３と、被試験メモリ７へ電源電圧を供給する電圧生成部５（ＤＰＳ：Device Power Supply）と、該電圧生成部５を制御する電圧制御部４と、試験パターン発生中に割り込みを発生させる割り込み生成部２と、該割り込み生成部２からの割り込み通知を受け付ける割り込み処理部１０と、試験メモリの電源電圧及び変化率の値を設定するコントローラ８と、図６に示すように、電源電圧の変化率（（ＶＣＣ２−ＶＣＣ１）／Ｔ）を可変するための時間ｔを計測する時間計測部１２と、設定された電源電圧（ＶＣＣ１，ＶＣＣ２）と変化率（（ＶＣＣ２−ＶＣＣ１）／Ｔ）によって電圧及び時間の分解能・処理回数を演算する演算部１１とで構成される。

以下にこの構成について説明する。

まず、コントローラ８から被試験プログラムがアルゴミズミックパターン発生器１に設けられた制御系９に入力される。そして、被試験メモリ７を試験する際、試験順序に応じた規則的なアドレス、被試験メモリに書きこむ試験データ、書き込み・読み出し動作させるための制御信号２５を、アルゴリズミックパターン発生器１から被試験メモリ７に印加する。まず、任意の１つのアドレスに対して書き込み制御信号（ライトコマンド）と共に‘１’または‘０’のデータを印加して被試験メモリ７への書き込みを行い、次に書き込みを行った１つのアドレスから読み出し制御信号（リードコマンド）を印加すると、被試験メモリ７からデータ（応答信号）２６が出力されるため、このデータ２６を読み出して、比較器３において、先に書き込みを行ったデータと比較して一致（パス）または不一致（フェイル）であるかを判定する。これを被試験メモリ７のすべてのアドレスに対して行い、被試験メモリの良否判定（パス／フェイル判定）を行う。ここで、被試験メモリ７の電源電圧は、電圧生成部５から供給されており、電圧制御部４から電圧生成部５へ電源電圧（ＶＣＣ１，ＶＣＣ２）を設定している。コントローラ８は、電圧制御部４に対して終了電圧値（ＶＣＣ２）及び処理時間（Ｔ：Ｔ１ ｏｒ Ｔ２ ｏｒ Ｔ３）を設定している。即ち、ユーザは、終了電圧値（ＶＣＣ２）についてコントローラ８を介して電圧制御部４に対して書き込み、処理時間（Ｔ：Ｔ１ ｏｒ Ｔ２ ｏｒ Ｔ３）についてコントローラ８を介して電圧制御部４に対して設定する。試験パターン中に被試験デバイス７の電源電圧を可変する場合は、アルゴリズミックパターン発生器１に設けられた割り込み生成部２と、電圧制御部４に設けられた割り込み処理部１０、演算部１１及び時間計測部１２とによって行う。

以下、アルゴリズミックパターン発生器１と電圧制御部４について説明する。図２は、アルゴリズミックパターン発生器の一実施例の構成を示した図である。アルゴリズミックパターン発生器は、制御系９と、演算・出力回路１４と、インストラクションメモリ１５と、コマンドポインタ１６と、リピート制御部１７と、割り込み通知・解除部１３とで構成される。制御系９は、コントローラ８から入力される被試験プログラム（テストプログラム）に基づいて、試験順序に応じた規則的なアドレス及び被試験メモリに書きこむ試験データ等２０を演算・出力回路１４へ出力し、サイクルポインタ２１をコマンドポインタ制御部１６へ出力し、リピート制御信号２２をリピート制御部１７に出力し、割り込み信号２３をリピート制御部１７及び割り込み通知・解除部１３に出力する。そして、被試験メモリ７に入力されるアドレス及びデータ２０は、演算・出力回路１４に入力される。次に、被試験メモリ７に入力されるコマンド２４はインストラクションメモリ１５から演算・出力回路１４に入力される。このとき、試験パターンの試験順序は、サイクルポインタ２１を入力として、コマンドポインタ制御部１６によってインストラクションメモリ１５のメモリアドレスを設定することで決定される。ところで、試験パターンの中でアドレス及びデータの値を一定にして、同じコマンドのサイクルを繰り返し行う場合には、リピート制御部１７からコマンドポインタ制御部１６を制御することで行われる。

以上により通常の試験パターンが出力されるが、ここで試験パターン中に被試験メモリ７の電源電圧を可変する場合、まず、制御系９は、テストプログラムに基づいて、リピート制御部１７及び割り込み通知・解除部１３へ、割り込み命令２３を入力する。割り込み命令２３はテストプログラム中の命令であるため、試験パターン中の任意のサイクルに設けることが可能である。次に、割り込み命令２３が入力された場合、割り込み通知・解除部１３は入力された割り込み命令を、電圧制御部４へ通知する。リピート制御部１７は、割り込み解除命令が入力されるまで、割り込み命令が入力された際の試験サイクル（電源電圧を可変にするサイクル（例えば図６に示すＮＯ-ＯＰ(no operation)サイクル等））を繰り返すようにコマンドポインタ制御部１６を制御する。割り込みが解除されると、図６に示すように、試験順序に従って次のサイクルを実行する。

以上の構成によりアルゴリズミックパターン発生器１では、試験パターン中の任意の試験サイクル（例えばＮＯ-ＯＰサイクル等）で被試験メモリ７の電源電圧を可変することが可能となる。なお、電源電圧を可変する試験パターン中の任意の試験サイクルとしては、ＮＯ-ＯＰサイクルでなくても良い。

図３は、電源制御部４の一実施例の構成を示した図である。電圧制御部４は、割り込み処理部１０と、演算部１１と、時間計測部１２と、パラメータ格納部１９と、出力処理部１８とで構成される。パラメータ格納部１９には予めコントローラ８より、図６に示す如く、電源電圧を可変する際のパラメータである終了電圧値（ＶＣＣ２）及び処理時間（Ｔ）の設定値が格納されている。アルゴリズミックパターン発生器１から割り込み通知が入力されると、まず、割り込み処理部１０にて割り込みを受け付ける。次に、パラメータ格納部１９に格納されている終了電圧値（ＶＣＣ２）及び処理時間（Ｔ）の設定値に基づいて、図５に示すように電源電圧を刻んで直線状に可変させるために、演算部１１により電圧分解能（ｖ１）及び時間分解能（ｔ１）が演算される。その後、演算部１１は該演算結果に従って時間計測部１２を起動する。時間計測部１２は起動した後時間分解能（ｔ１）を刻み毎に計測し、該刻み毎の計測が終了する（時間分解能（ｔ１）に到達する）と出力処理部１８にイベントを発行する。出力処理部１８ではイベントが入力されると、演算部１１からの刻み電圧分解能（ｖ１）に従って電圧設定値を電圧生成部５に出力する。演算部１１は終了電圧（ＶＣＣ２）までの刻み演算処理が終了すると割り込み解除を発行し、アルゴリズミックパターン発生器１に解除命令を出力する。なお、演算部１１は、電源電圧を任意の変化率（任意の時間）で可変させるための終了電圧値（ＶＣＣ２）及び処理時間（Ｔ）の設定値に基づいて、電源電圧を刻んで直線状に可変させる電圧分解能（ｖ１）及び時間分解能（ｔ１）が演算されることになる。

以上の構成により電圧制御部４では被試験メモリ７の電源電圧を任意の変化率（任意の時間）で可変することが可能となる。

図４は、試験パターン中に被試験メモリ７の電源電圧を任意の変化率で可変させる際のフローを示した図である。まず、パラメータ格納部１９は、演算部１１に対して試験開始前に被試験メモリ７への初期電圧（ＶＣＣ１）を設定する（Ｓ４１）。次に、パラメータ格納部１９は、試験パターン中に変化させる終了電圧（ＶＣＣ２）と、終了電圧まで変化させる処理時間（Ｔ１ ｏｒ Ｔ２ ｏｒ Ｔ３）を設定する（Ｓ４２）。試験が開始される（Ｓ４３）と、試験順序に従って、アルゴリズミックパターン発生器１の割り込み生成部２より割り込みが発生する（Ｓ４４）。このとき、試験パターン中に被試験メモリの電源電圧を可変させない場合には、アルゴリズミックパターン発生器１は、割り込み生成部２から割り込みを発生しない状態で試験が終了する（Ｓ５３）。割り込み生成部２から割り込みが発生すると、該割り込みを割り込み処理部１０が受け付け、演算部１１は初期電圧設定値（ＶＣＣ１）を読み込み（Ｓ４５）、予め設定された終了電圧（ＶＣＣ２）及び処理時間（Ｔ：Ｔ１ ｏｒ Ｔ２ ｏｒ Ｔ３）に基づいて電圧分解能（ｖ１）及び時間分解能（ｔ１）を演算し（Ｓ４６）、試験パターンのタイミングに同期させて時間計測部１２で時間計測を開始する（Ｓ４７）。時間計測部１２は、該時間計測の結果に基づいて電圧設定の可否を判断し（Ｓ４８）、電圧設定が可能な場合（時間分解能（ｔ１）＝計測時間となる状態）には出力処理部１８にイベントを出力し、出力処理部１８は演算部１１から得られる電圧分解能を設定する（Ｓ５０）。時間計測部１２は、もし電圧設定が不可の場合には時間計測を更新して時間分解能になるまで継続する（Ｓ４９）。ステップＳ５０において電圧設定する場合には、出力処理部１８は演算部１１から得られる電圧分解能である電圧設定値を更新し（Ｓ５１）、演算部１１において終了電圧と判断されるまで繰り返す（Ｓ５２）。演算部１１において終了電圧となった場合には、アルゴリズミックパターン発生器１に対して割り込みを解除する。そしてアルゴリズミックパターン発生器１は、被試験メモリ７への試験パターンの読み出しサイクル、書き込みサイクルが実行されて試験が終了か否かの判断が行われる（Ｓ５３）。

図５は、被試験メモリ７に印加する試験パターンと電源電圧の動作概要を示したものである。試験パターン発生中に、電圧制御部４の制御に基づく電圧生成部５からの被試験メモリ７への電源電圧２７をＶＣＣ１からＶＣＣ２までＴ１の時間で変化させており、この際にｖ１の電圧分解能、ｔ１の時間分解能で変化させている。

図６は、試験パターン中に電源電圧を任意の変化率で可変させる動作概要を示したものである。試験パターンの中で、被試験メモリ７へライト動作を行っているとき（ライトサイクル）は、電圧制御部４の制御に基づく電圧生成部５からの被試験メモリ７への電源電圧をＶＣＣ１とし、割り込み生成部２からの割り込み通知に基づいて電圧制御部４の制御に基づく電圧生成部５からの被試験メモリ７への電源電圧を、例えばＮＯ-ＯＰコマンドを印加しているＮＯ-ＯＰサイクル（被試験メモリの試験中に試験パターンのタイミング）に同期したタイミングからＴ１の時間でＶＣＣ２に可変している。このとき、処理時間をＴ２，Ｔ３にすることで電源電圧の変化率を可変することが可能である。

以上により、試験パターン中に該試験パターンに同期して被試験メモリの電源電圧を任意の変化率で可変させて試験を行うことができるため、電源電圧に依存した不良を検出することが可能となる。

次に、本発明に係る第２の実施の形態について図７を用いて説明する。図７は半導体製造工程における半導体試験装置の位置づけを示した図である。試験は、まずウエハ処理工程（Ｓ７１）で形成されたウエハに対してウエハ検査工程で行われる。このとき、ウエーハプローブによりウエハ上の半導体チップと接続し、半導体試験装置にて、機能試験、機能選抜などの電気的特性のプローブ試験を行う（プローブ検査：Ｓ７２）。次に、このプローブ検査にて正常と判定されたチップは、組立工程にてダイシング、ダイボンディング、ワイヤボンディング、モールディング、組立を行い、半導体チップは搭載されたパッケージとなる（パッケージング：Ｓ７３）。パッケージングされたメモリは、製品検査工程（選別試験：Ｓ７４）で、バーンイン、ＤＣ試験、機能（ファンクション）試験、タイミング（ＡＣ）試験が行われて良否の選別判定が行われる（Ｓ７５）。該選別判定の結果、正常なメモリのみマーキング（Ｓ７６）されて出荷され（Ｓ７７）、不良なメモリは不良品として取り除かれる。本発明の半導体試験装置は半導体製造の工程において、パッケージング後の製品検査工程（選別試験：Ｓ７４）で適用され、主に選別試験の中の機能（ファンクション）試験で使用される。選別試験では、上記第１の実施の形態で示したように試験パターン中にメモリの電源電圧を任意の変化率で可変させて試験を行うことができるため、電源電圧に依存した不良を検出することが可能である。

本発明に係る半導体メモリの試験装置の一実施の形態を示す構成図である。 本発明に係るアルゴリズミックパターン発生器の一実施例を示す構成図である。 本発明に係る電圧制御部の一実施例を示す構成図である。 本発明に係る選別試験フローの一実施例を示した図である。 本発明に係る試験パターンと電源電圧との動作概要の一実施例を示した図である。 本発明に係る電源電圧を任意の変化率で可変する動作概要の一実施例を示した図である。 本発明に係る半導体の製造工程における半導体メモリの試験装置の位置づけを示した図である。

符号の説明

１…アルゴミズミックパターン発生器、２…割り込み生成部、３…比較器、４…電圧制御部、５…電圧生成部、６…試験装置、７…被試験メモリ、８…コントローラ、９…制御系、１０…割り込み処理部、１１…演算部、１２…時間計測部、１３…割り込み通知・解除部、１４…演算・出力回路、１５…インストラクションメモリ、１６…コマンドポインタ制御部、１７…リピート制御部、１８…出力処理部、１９…パラメータ格納部、２０…アドレス、試験データ、２１…サイクルポイント、２２…リピート制御信号、２３…割り込み信号、２４…コマンド、２５…試験パターン、２６…データ（応答信号）、２７…電源電圧。

Claims (8)

1. 被試験メモリへ電源電圧を供給する電圧生成部と、前記被試験メモリを試験するための試験パターンを生成して印加するアルゴリズミックパターン発生器と、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する比較器とを備えた半導体試験装置であって、
   前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成部と、
   前記試験メモリへの電源電圧及び任意の変化率の値を設定するコントローラと、
   前記割り込み生成部からの割り込み通知を受け付けた際、前記コントローラによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させるように前記電圧生成部を制御する電圧制御部とを備え、
   前記割り込み生成部は、前記試験パターン中の任意の試験サイクルを繰り返し行うためのリピート制御部と、割り込み通知及び解除を行う割り込み通知・解除部とを備え、前記試験パターン発生中に前記電圧制御部に割り込みを通知し、前記電圧制御部から割り込みが解除されるまで任意の試験サイクルを行うように構成したことを特徴とする半導体試験装置。
2. 被試験メモリへ電源電圧を供給する電圧生成部と、前記被試験メモリを試験するための試験パターンを生成して印加するアルゴリズミックパターン発生器と、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する比較器とを備えた半導体試験装置であって、
   前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成部と、
   前記試験メモリへの電源電圧及び任意の変化率の値を設定するコントローラと、
   前記割り込み生成部からの割り込み通知を受け付けた際、前記コントローラによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させるように前記電圧生成部を制御する電圧制御部とを備え、
   前記電圧制御部は、前記コントローラによって設定された電源電圧及び任意の変化率のパラメータを格納するパラメータ格納部と、該パラメータ格納部に格納されたパラメータに応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算部と、前記電源電圧の変化率を可変させるための前記刻まれる時間の分解能を計測して時間分解能毎にイベントを発生する時間計測部と、該時間計測部からのイベントによって前記演算部で演算された電圧値を前記電圧生成部に出力する出力処理部とを備えたことを特徴とする半導体試験装置。
3. 前記電圧制御部は、前記コントローラによって設定された電源電圧及び任意の変化率のパラメータを格納するパラメータ格納部と、該パラメータ格納部に格納されたパラメータに応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算部と、前記電源電圧の変化率を可変させるための前記刻まれる時間の分解能を計測して時間分解能毎にイベントを発生する時間計測部と、該時間計測部からのイベントによって前記演算部で演算された電圧値を前記電圧生成部に出力する出力処理部とを備えたことを特徴とする請求項１記載の半導体試験装置。
4. 前記アルゴリズミックパターン発生器は、前記被試験メモリに印加するアドレス及び試験データを出力する演算及び出力回路と、前記被試験メモリに印加するコマンド並びにアドレス及び試験データの演算制御命令が格納されているインストラクションメモリと、該インストラクションメモリのメモリアドレスを決定して前記試験パターンの順序を制御するコマンドポインタ制御部とを備えたことを特徴とする請求項１又は２記載の半導体試験装置。
5. 電圧生成部から被試験メモリへ電源電圧を供給し、アルゴリズミックパターン発生器から前記被試験メモリを試験するための試験パターンを生成して印加し、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する半導体試験方法であって、
   前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成ステップと、
   前記試験メモリへの電源電圧及び任意の変化率の値を設定する設定ステップと、
   前記割り込み生成ステップで発生させた割り込み通知を受け付けた際、前記設定ステップによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させる電圧制御ステップとを有し、
   前記割り込み生成ステップは、前記試験パターン中の任意の試験サイクルを繰り返し行うためのリピート制御ステップと、割り込み通知及び解除を行う割り込み通知・解除ステップとを含み、前記試験パターン発生中に前記電圧制御ステップにおいて電圧制御できるように割り込みを通知し、前記電圧制御ステップにおいて割り込みが解除されるまで任意の試験サイクルを行うことを特徴とする半導体試験方法。
6. 電圧生成部から被試験メモリへ電源電圧を供給し、アルゴリズミックパターン発生器から前記被試験メモリを試験するための試験パターンを生成して印加し、前記被試験メモリからの応答信号と該アルゴリズミックパターン発生器からの期待値を比較して被試験メモリの少なくとも良否を判定する半導体試験方法であって、
   前記アルゴリズミックパターン発生器から試験パターン発生中に割り込み通知を発生させる割り込み生成ステップと、
   前記試験メモリへの電源電圧及び任意の変化率の値を設定する設定ステップと、
   前記割り込み生成ステップで発生させた割り込み通知を受け付けた際、前記設定ステップによって設定された電源電圧及び任意の変化率の値に応じて、前記電圧生成部から前記被試験メモリへ供給する電源電圧を前記任意の変化率で可変させる電圧制御ステップとを有し、
   前記電圧制御ステップは、前記設定ステップにおいて設定された電源電圧及び任意の変化率のパラメータを格納するパラメータ格納部と、該パラメータ格納部に格納されたパラメータに応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算ステップと、前記電源電圧の変化率を可変させるための前記刻まれる時間の分解能を計測して時間分解能毎にイベントを発生する時間計測ステップと、該時間計測ステップにおいて発生したイベントによって前記演算ステップにおいて演算された電圧値を前記電圧生成部に出力する出力処理ステップとを含むことを特徴とする半導体試験方法。
7. 前記電圧制御ステップは、前記設定ステップにおいて設定された電源電圧及び任意の変化率のパラメータを格納するパラメータ格納部と、該パラメータ格納部に格納されたパラメータに応じて、前記電圧生成部を制御するための刻む電圧及び時間の分解能並びに該分解能を刻む処理回数を演算する演算ステップと、前記電源電圧の変化率を可変させるための前記刻まれる時間の分解能を計測して時間分解能毎にイベントを発生する時間計測ステップと、該時間計測ステップにおいて発生したイベントによって前記演算ステップにおいて演算された電圧値を前記電圧生成部に出力する出力処理ステップとを含むことを特徴とする請求項５記載の半導体試験方法。
8. 半導体ウエハに回路素子を作り込む作り込み工程と、
   該作り込み工程で作り込まれた回路素子の電極と外部接続端子を電気的に接続する配線を形成する配線形成工程と、
   該配線形成工程で配線が形成された半導体ウエハ上に保護膜を形成する保護膜形成工程と、
   前記半導体ウエハ上で半導体の電気的特性を検査するプローブ検査工程と、
   前記保護膜形成工程で保護膜が形成された半導体ウエハをダイシングして半導体素子を作るダイシング工程と、
   前記ダイシング工程で作られた半導体素子をパッケージングするパッケージング工程と、
   前記パッケージング工程でパッケージングされた状態で半導体素子の良否を検査する良否検査工程とを有する半導体の製造方法であって、
   前記良否検査工程において、請求項５乃至７の何れか一つに記載の半導体試験方法を用いて半導体素子の試験を行うことを特徴とする半導体の製造方法。

Images