JP2002237505A - 半導体装置のテストシステムおよびテスト方法 - Google Patents

半導体装置のテストシステムおよびテスト方法

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JP2002237505A
JP2002237505A JP2001033379A JP2001033379A JP2002237505A JP 2002237505 A JP2002237505 A JP 2002237505A JP 2001033379 A JP2001033379 A JP 2001033379A JP 2001033379 A JP2001033379 A JP 2001033379A JP 2002237505 A JP2002237505 A JP 2002237505A
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memory cell
semiconductor device
gate electrode
cell transistor
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Heiji Kobayashi
平治 小林
Shinya Nakatani
晋也 中谷
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Mitsubishi Electric Corp
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 サンプルテストの結果を他のテストに反映さ
せることができる半導体装置のテストシステムおよびテ
スト方法に関するものである。 【解決手段】 サンプルテスト試験装置１１０の試験結
果を用いて、テストパターン信号のテーブル７１０を参
照し、テスト条件をウェハレベルバーンインテスト試験
装置２１０に出力する。本発明によれば、製品のランク
分けを行うことができ、ランクに応じたテストを行うこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置Ｄ
ＲＡＭ（タ゛イナミックランタ゛ムアクセスメモリ）のテストに関するもの
である。
【０００２】
【従来の技術】現在、ウェハプロセス完了後は図１２の
フローに従い、製品がテストされ出荷されている。
【０００３】サンプルテスト１００は、デバイスを構成
する各素子の特性を測定するテストである。たとえば、
トランジスタ特性（トランジスタのゲート酸化膜の耐圧
Ｖｔｄ）、配線抵抗、コンタクト抵抗、メモリセルキャ
パシタ容量Ｃｓ等を測定する。
【０００４】このときに測定する素子は、デバイス自体
に組み込まれた素子を測定するのではなく、ウェハ上の
テグと呼ばれるデバイスの周辺領域に測定用素子として
作成された各素子について測定する。
【０００５】次に、ウェハレベルバーンインテスト２０
０は、ウェハレベルにおけるバーンインテストであり初
期欠陥を早期に摘出することを目的としている。
【０００６】バーンインテストは、各デバイスについて
電圧、周囲温度を実使用よりも厳しくした条件を加える
ことによりデバイスの欠陥を加速させるものである。
【０００７】次に、ウェハテスト３００は、良品と不良
品とを選別するための工程である。この工程では、後述
するリフレッシュテストが行なわれ不良時のメモリセル
のアドレス（不良アドレス）情報をウェハ上の全チップ
について得る。そのあと、不良アドレス情報を解析し
て、冗長メモリセルを使用して全ビットが動作するチッ
プ（救済可能）と動作しないチップ（救済不可能）とに
選別する作業が行なわれる。
【０００８】トリミング４００は、ウェハテスト３００
で得られた救済可能チップに対して、ＤＲＡＭ内部に設
けられた置換回路を用いることにより不良メモリセルを
冗長メモリセルと置換し良品チップとするための工程で
ある。
【０００９】アセンブリ５００は、良品チップをパッケ
ージに組み立てる工程である。ファイナルテスト６００
は、いわゆる出荷前の最終テストであり、パッケージ後
においてバーンインテストを含む種々のテストを行なう
工程である。
【００１０】
【発明が解決しようとする課題】ところで、バーンイン
テスト条件については、トランジスタのゲート酸化膜耐
圧Ｖｔｄの弱いグループを基準にテスト条件を設定して
いる。
【００１１】したがって、本来はバーンインテスト条件
をさらに厳しくしてテスト時間を短縮できるデバイスに
対しても同じ条件でテストしていたため、全体として消
費電力の労費また作業効率の低下という問題が生じてい
た。
【００１２】また、後述するリフレッシュテスト条件に
ついてもリフレッシュの実力が弱いグループを基準にテ
ストしており、良品については、すべて同一のリフレッ
シュ時間を設定している。
【００１３】したがって、本来はリフレッシュの実力が
通常品より大きいデバイスに対してもトリミング後のリ
フレッシュの実力は通常品と差がないという問題があっ
た。
【００１４】本発明は、上記問題を解決すべく、テスト
時間を短縮しまた、品質の改善を行なうことができる半
導体記憶装置のテストシステムおよびテスト方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置のテ
ストシステムは、半導体ウェハの特性をテストする第一
の試験装置と、前記第一の試験装置の後に実施されるテ
スト工程で使用される第二の試験装置と、前記第一の試
験装置の試験結果を受けて、前記第二の試験装置にテス
トパターン信号を出力するデータ処理装置とを備え、前
記データ処理装置は、複数のテストパターン信号を格納
するテーブルと、前記第一の試験装置の試験結果に応じ
て、前記テーブルを参照することにより前記第２の試験
装置に出力する前記テストパターン信号を決定する演算
処理部とを含む。
【００１６】好ましくは、前記第一の試験装置は、前記
半導体ウェハを構成する素子の特性をテストする、サン
プルテスト試験装置であり、前記第二の試験装置は、ウ
ェハレベルのバーンインテストを行なう、ウェハレベル
バーンインテスト試験装置である。
【００１７】特に、前記特性は、メモリセルトランジス
タのゲート電極酸化膜の耐圧を含む。
【００１８】特に、前記データ処理装置において、前記
第一の試験装置の試験結果である前記メモリセルトラン
ジスタのゲート電極酸化膜の耐圧に応じて、前記第２の
試験装置に、バーンイン電圧とテスト時間とを含む前記
テストパターン信号を出力する。
【００１９】好ましくは、前記第一の試験装置は、前記
半導体ウェハを構成する素子の特性をテストする、サン
プルテスト試験装置であり、前記第二の試験装置は、チ
ップレベルのバーンインテストを行なう、ファイナルテ
スト試験装置である。
【００２０】特に、前記特性は、メモリセルトランジス
タのゲート電極酸化膜の耐圧を含む。
【００２１】特に、前記データ処理装置において、前記
第一の試験装置の試験結果である前記メモリセルトラン
ジスタのゲート電極酸化膜の耐圧に応じて、前記第２の
試験装置に、バーンイン電圧とテスト時間とを含む前記
テストパターン信号を出力する。
【００２２】好ましくは、前記第一の試験装置は、前記
半導体ウェハを構成する素子の特性をテストする、サン
プルテスト試験装置であり、前記第二の試験装置は、リ
フレッシュテストを行なう、ウェハテスト試験装置であ
る。
【００２３】特に、前記特性は、メモリセルトランジス
タのゲート電極のしきい値電圧およびメモリセルキャパ
シタの容量を含む複数の素子の特性である。
【００２４】特に、前記データ処理装置において、前記
第一の試験装置の試験結果である前記メモリセルトラン
ジスタのゲート電極のしきい値電圧および前記メモリセ
ルキャパシタの容量に応じて、前記第２の試験装置に、
ポーズ時間を含む前記テストパターン信号を出力する。
【００２５】本発明の半導体装置のテスト方法は、半導
体ウェハの特性をテストする第一の試験ステップと、前
記第一の試験ステップの後に実施されるテスト工程で使
用される第二の試験ステップと、前記第一の試験ステッ
プの試験結果を受けて、前記第二の試験ステップにテス
トパターン信号を出力するデータ処理するステップとを
含み、前記データ処理するステップは、前記テストパタ
ーン信号を決定するためのテーブルを参照して、前記第
一の試験ステップの試験結果に応じて前記テストパター
ン信号を決定するステップを含む。
【００２６】好ましくは、前記第一の試験ステップは、
前記半導体ウェハを構成する複数の素子の特性をテスト
し、前記第二の試験ステップは、ウェハレベルのバーン
インテストを行なう。
【００２７】特に、前記第一の試験ステップは、メモリ
セルトランジスタのゲート電極酸化膜の耐圧を含む素子
の特性をテストする。
【００２８】特に、前記データ処理するステップは、前
記第一の試験ステップの試験結果である前記メモリセル
トランジスタのゲート電極酸化膜の耐圧に応じて、バー
ンイン電圧とテスト時間とを含む前記テストパターン信
号を出力する。
【００２９】好ましくは、前記第一の試験ステップは、
前記半導体ウェハを構成する素子の特性をテストし、前
記第二の試験ステップは、チップレベルのバーンインテ
ストを行なう。
【００３０】特に、前記第一の試験ステップは、メモリ
セルトランジスタのゲート電極酸化膜の耐圧を含む素子
の特性をテストする。
【００３１】特に、前記データ処理するステップは、前
記第一の試験ステップの試験結果である前記メモリセル
トランジスタのゲート電極酸化膜の耐圧に応じて、バー
ンイン電圧とテスト時間とを含む前記テストパターン信
号を出力する。
【００３２】好ましくは、前記第一の試験ステップは、
前記半導体ウェハを構成する素子の特性をテストし、前
記第二の試験ステップは、リフレッシュテストを行な
う。
【００３３】特に、前記第一の試験ステップは、メモリ
セルトランジスタのゲート電極のしきい値電圧およびメ
モリセルキャパシタの容量を含む素子の特性をテストす
る。
【００３４】特に、前記データ処理するステップは、前
記第一の試験ステップの試験結果である前記メモリセル
トランジスタのゲート電極のしきい値電圧に応じて、バ
ーンイン電圧とテスト時間とを含む前記テストパターン
信号を出力する。
【００３５】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００３６】（実施の形態１）図１は、本発明の実施の
形態１のテストシステム１０００である。
【００３７】テストシステム１０００は、サンプルテス
ト試験装置１１０とウェハレベルバーンインテスト試験
装置２１０とデータ処理装置７００とを含む。
【００３８】サンプルテスト試験装置１１０は、サンプ
ルテスト１００を実行するための試験装置であり、デバ
イスを構成する各素子の特性を測定し、データ処理装置
７００に各素子のデータを出力する。
【００３９】データ処理装置７００は、テーブル７１０
と演算処理部７２０とを含む。演算処理部７２０は、サ
ンプルテスト試験装置１１０から入力される各素子の特
性データに基づきテーブル７１０を参照しながらデバイ
スのレベルをランク分けする。そして、ランク分けに応
じたテスト条件をウェハレベルバーンインテスト試験装
置２１０に出力する。
【００４０】ウェハレベルバーンインテスト試験装置２
１０は、ウェハレベルバーンインテスト２００を行なう
試験装置であり、データ処理装置７００から入力された
テスト条件に基づいてバーンインテストを行なう。
【００４１】図２は、データ処理装置７００のテーブル
７１０の一例である。従来は、一律にトランジスタのゲ
ート酸化膜の耐圧Ｖｔｄの低いグループを基準にバーン
イン電圧とテスト時間とが決定されていた（）。
【００４２】本発明の実施の形態１では、演算処理部７
２０が、サンプルテスト試験装置１１０から入力される
トランジスタのゲート酸化膜の耐圧Ｖｔｄの結果を用い
てデバイスのランク分けを行なう。
【００４３】そして、同一の品質を各デバイスについて
保証できるようにテーブル７１０を参照しトランジスタ
のゲート酸化膜の耐圧Ｖｔｄが高いデバイスについて
は、バーンイン電圧を高くして、テスト時間を短くする
ように設定する（）。
【００４４】また、トランジスタのゲート酸化膜の耐圧
Ｖｔｄがより高いデバイスについてはバーンイン電圧を
さらに高くして、テスト時間をより短くするように設定
する（）。
【００４５】本発明の実施の形態１の発明によりデバイ
スの実力によりバーンイン条件を変えることによりテス
ト時間の短縮ができる。
【００４６】（実施の形態２）図３は、本発明の実施の
形態２のテストシステム２０００である。
【００４７】テストシステム２０００は、サンプルテス
ト試験装置１１０とデータ処理装置７００とウェハテス
ト試験装置３１０とを含む。
【００４８】サンプルテスト試験装置１１０は、上述し
たとおりデータ処理装置７００に各素子の特性データを
出力する。
【００４９】データ処理装置７００は、テーブル７１０
と演算処理部７２０とを含む。データ処理装置７００
は、上述したとおりサンプルテスト試験装置１１０から
入力される各素子の特性データに基づきデバイスのラン
ク分けをする。
【００５０】そして、ランク分けに応じたテスト条件が
ウェハテスト試験装置３１０に出力される。
【００５１】ウェハテスト試験装置３１０は、データ処
理装置７００から入力されるデータに基づきリフレッシ
ュテストを行なう装置である。
【００５２】図４は、リフレッシュテスト時におけるト
リミング４００を行なう前の従来のデバイスのポーズリ
フレッシュ特性を示す図である。
【００５３】Ｘ軸が、ポーズ時間、Ｙ軸がそのポーズ時
間での不良ビット数を表している（Ｘ、Ｙ軸共に対数
軸、以下同じ。）。
【００５４】ここで、Ｙ＝ｎがトリミングにより置換可
能なビット数を表している。また、ポーズ時間Ｐは、最
初の１ビットが不良となる時間であり、ポーズ時間Ａの
時、不良ビット数はｎである。
【００５５】図５は、リフレッシュテスト時における置
換可能なビット数Ｙ＝ｎを超えない範囲でトリミング４
００を行なった場合の従来のデバイスのリフレッシュ特
性である。
【００５６】図５において、最初の１ビット目が不良に
なる時間Ａがこのデバイスが必要とするリフレッシュ時
間となる。
【００５７】したがって、このリフレッシュ時間が、長
ければ長いほどリフレッシュの回数が減少し全体として
消費電力が小さくなる利点があるので長く設定する。
【００５８】ＤＲＡＭは、デバイスごとにある決まった
冗長回路をもっており、これから計算される救済可能ビ
ット数と、実際のポーズリフレッシュ特性の実力からポ
ーズリフレッシュテストスペックを妥当な値（図５のポ
ーズ時間Ａ）に決定する。
【００５９】しかし、実際のデバイスではバラツキがあ
り、図６で示すようにポーズリフレッシュ特性の良いロ
ットＡ、通常のロットＢ、または悪いロットＣが存在す
る。
【００６０】したがって、従来のポーズリフレッシュテ
ストスペックを固定する手法では、図７に示すようにト
リミング後のロットＡ、Ｂのリフレッシュ時間は同じで
ある。また、ロットＣは置換可能ビット数以上の不良ビ
ットがあるため救済不可能で不良品となる。
【００６１】そこで、従来のポーズリフレッシュテスト
スペックを固定する手法ではなく置換可能ビット数から
ポーズリフレッシュテストスペックを決定すると、トリ
ミング後の不良ビット数は、図８のようになり、実力の
あるロットＡのトリミング後のポーズ時間は、リフレッ
シュタイムＡ’となりリフレッシュ時間が短くなる。し
たがって、以前の手法よりリフレッシュが向上する。
【００６２】また、実力のないロットＣはポーズリフレ
ッシュテストスペックを緩和（リフレッシュタイムを
Ｃ’とする。）することによって良品となる。
【００６３】以上の手法を取るためには、不良ビット数
を測定する必要があるが、この測定には、長時間必要と
なる。そこで、不良ビット数の特性を決定する支配的な
要因であるメモリセルキャパシタ容量Ｃｓ、メモリセル
トランジスタのしきい値電圧Ｖｔｈを利用する。
【００６４】ここで、メモリセルキャパシタ容量Ｃｓが
大きいほど、より多くの電荷をたくわえることができる
のでリフレッシュ特性は良くなる。
【００６５】一方、メモリセルトランジスタのしきい値
電圧Ｖｔｈは、高すぎると電流駆動能力が低下し充分な
電荷を書き込めなくなる（書き込み不足）。
【００６６】またしきい値電圧Ｖｔｈが低すぎるとトラ
ンジスタがオフの状態でもリーク電流が多くメモリセル
キャパシタに蓄えている電荷が抜けていくためリフレッ
シュは悪くなる。
【００６７】このような特性に基づき、ポーズリフレッ
シュテストスペックを決定する。図９は、テーブル７１
０のポーズリフレッシュテストスペックの一例である。
【００６８】本発明の実施の形態２では、データ処理装
置７００において、サンプルテスト試験装置１１０から
入力されるメモリセルキャパシタ容量Ｃｓとメモリセル
トランジスタのしきい値電圧Ｖｔｈの結果からデバイス
のランク分けを演算処理部７２０が行ない、テーブル７
１０を参照することにより最適なウェハテストのポーズ
リフレッシュテストスペックを設定する。
【００６９】具体的には、図９を参照してロットＡの特
性が、メモリセルキャパシタ容量ＣｓがＣｓ＜２５ｆＦ
で、メモリセルトランジスタＶｔｈがＶｔｈ＜１.０Ｖ
のときには２５０ｍｓｅｃ（）を設定する。ロットＢ
の特性が、メモリセルキャパシタ容量Ｃｓが２５ｆＦ〜
３５ｆＦのときで、メモリセルトランジスタＶｔｈが
１.０Ｖ〜１.２Ｖのときには３５０ｍｓｅｃ（）を設
定する。ロットＣの特性が、メモリセルキャパシタ容量
ＣｓがＣｓ＞３５ｆＦのときで、メモリセルトランジス
タＶｔｈが１.０Ｖ〜１.２Ｖのときには３５０ｍｓｅｃ
（）を設定する。
【００７０】上記のように設定すれば、トリミング４０
０後のリフレッシュ特性は、図８のようになる。
【００７１】本発明の実施の形態２により、リフレッシ
ュの実力が強いデバイスについては、トリミング後の実
力を通常品よりも上げることができるとともに歩留りの
安定が期待できる。
【００７２】（実施の形態３）図１０は、本発明の実施
の形態３のテストシステム３０００である。
【００７３】テストシステム３０００は、サンプルテス
ト試験装置１１０とファイナルテスト試験装置６１０と
データ処理装置７００とを含む。
【００７４】サンプルテスト試験装置１１０は、上述し
たようにサンプルテスト１００を実行するための試験装
置であり、デバイスを構成する各素子の特性を測定し、
データ処理装置７００に各素子のデータを出力する。
【００７５】データ処理装置７００は、テーブル７１０
と演算処理部７２０とを含む。演算処理部７２０は、サ
ンプルテスト試験装置１１０から入力される各素子の特
性データに基づきテーブル７１０を参照しながらデバイ
スのレベルをランク分けする。そして、ランク分けに応
じたテスト条件をファイナルテスト試験装置６１０に出
力する。
【００７６】ファイナルテスト試験装置６１０は、バー
ンインテストを含む種々のテストを行なう試験装置であ
り、データ処理装置から入力されたデータに基づいてテ
ストを行なう。
【００７７】テスト条件の設定方法については、実施の
形態１で示したのと同様である。本発明の実施の形態３
の発明によりデバイスの実力によりバーンイン条件を変
えることによりファイナルテストにおけるバーンインテ
スト時間の短縮ができる。
【００７８】図１１は、上述した実施の形態１〜３を組
み合わせた本発明のテストフローである。
【００７９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【００８０】
【発明の効果】本発明における半導体装置のテストシス
テムおよびテスト方法によれば、デバイスのランク分け
が可能となりランクに応じたテストを行なうことができ
る。
【００８１】また、本発明における半導体装置のテスト
システムおよびテスト方法によれば、デバイスのランク
に応じたテストによりテスト時間が短縮され、消費電力
の低減が図られる。
【００８２】また、本発明における半導体装置のテスト
システムおよびテスト方法によれば、デバイスの実力に
より、最適なポーズリフレッシュテストスペックを決定
することができ、デバイスの平均実力を上げると共に歩
留りの安定が期待できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のテストシステム１０
００を示す図である。
【図２】 バーンインテスト条件を設定するテーブルの
一例を示す図である。
【図３】 本発明の実施の形態２のテストシステム２０
００を示す図である。
【図４】 トリミング４００を行なう前のデバイスのポ
ーズリフレッシュ特性を示す図である。
【図５】 トリミング４００を行なった後のデバイスの
ポーズリフレッシュ特性を示す図である。
【図６】 トリミング４００を行なう前の各デバイスの
ポーズリフレッシュ特性を示す図である。
【図７】 トリミング４００を行なった後の各デバイス
のポーズリフレッシュ特性を示す図である。
【図８】 トリミング４００を行なった後の各デバイス
のポーズリフレッシュ特性を示す図である。
【図９】 ポーズリフレッシュテストスペックのテーブ
ルの一例を示す図である。
【図１０】 本発明の実施の形態３のテストシステム３
０００を示す図である。
【図１１】 ウェハプロセス完了から，製品が出荷され
るまでの本発明のフロー図である。
【図１２】 従来のウェハプロセス完了から，製品が出
荷されるまでのフロー図である。
【符号の説明】
１００ サンプルテスト、１１０ サンプルテスト試験
装置、２００ ウェハレベルバーンインテスト、２１０
ウェハレベルバーンインテスト試験装置、３００ ウ
ェハテスト、３１０ ウェハテスト試験装置、４００
トリミング、５００ アセンブリ、６００ ファイナル
テスト、６１０ ファイナルテスト試験装置、７００
データ処理装置、７１０ テーブル、７２０ 演算処理
部、１０００，２０００，３０００ テストシステム。
フロントページの続き (72)発明者 中谷 晋也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 2G003 AA08 AB04 AC01 AC08 AD00 AF00 AH04 2G132 AA08 AB03 AD01 AL09 4M106 AA01 AA07 AB02 AB07 BA14 CA01 CA11 CA14 CA26 CA27 DJ39

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウェハの特性をテストする第一の
    試験装置と、 前記第一の試験装置の後に実施されるテスト工程で使用
    される第二の試験装置と、 前記第一の試験装置の試験結果を受けて、前記第二の試
    験装置にテストパターン信号を出力するデータ処理装置
    とを備え、 前記データ処理装置は、複数のテストパターン信号を格
    納するテーブルと、前記第一の試験装置の試験結果に応
    じて、前記テーブルを参照することにより前記第２の試
    験装置に出力する前記テストパターン信号を決定する演
    算処理部とを含む、半導体装置のテストシステム。
  2. 【請求項２】 前記第一の試験装置は、前記半導体ウェ
    ハを構成する素子の特性をテストする、サンプルテスト
    試験装置であり、 前記第二の試験装置は、ウェハレベルのバーンインテス
    トを行なう、ウェハレベルバーンインテスト試験装置で
    ある、請求項１記載の半導体装置のテストシステム。
  3. 【請求項３】 前記特性は、メモリセルトランジスタの
    ゲート電極酸化膜の耐圧を含む、請求項２記載の半導体
    装置のテストシステム。
  4. 【請求項４】 前記データ処理装置において、前記第一
    の試験装置の試験結果である前記メモリセルトランジス
    タのゲート電極酸化膜の耐圧に応じて、前記第２の試験
    装置に、バーンイン電圧とテスト時間とを含む前記テス
    トパターン信号を出力する、請求項３記載の半導体装置
    のテストシステム。
  5. 【請求項５】 前記第一の試験装置は、前記半導体ウェ
    ハを構成する素子の特性をテストする、サンプルテスト
    試験装置であり、 前記第二の試験装置は、チップレベルのバーンインテス
    トを行なう、ファイナルテスト試験装置である、請求項
    １記載の半導体装置のテストシステム。
  6. 【請求項６】 前記特性は、メモリセルトランジスタの
    ゲート電極酸化膜の耐圧を含む、請求項５記載の半導体
    装置のテストシステム。
  7. 【請求項７】 前記データ処理装置において、前記第一
    の試験装置の試験結果である前記メモリセルトランジス
    タのゲート電極酸化膜の耐圧に応じて、前記第２の試験
    装置に、バーンイン電圧とテスト時間とを含む前記テス
    トパターン信号を出力する、請求項６記載の半導体装置
    のテストシステム。
  8. 【請求項８】 前記第一の試験装置は、前記半導体ウェ
    ハを構成する素子の特性をテストする、サンプルテスト
    試験装置であり、 前記第二の試験装置は、リフレッシュテストを行なう、
    ウェハテスト試験装置である、請求項１記載の半導体装
    置のテストシステム。
  9. 【請求項９】 前記特性は、メモリセルトランジスタの
    ゲート電極のしきい値電圧およびメモリセルキャパシタ
    の容量を含む複数の素子の特性である、請求項８記載の
    半導体装置のテストシステム。
  10. 【請求項１０】 前記データ処理装置において、前記第
    一の試験装置の試験結果である前記メモリセルトランジ
    スタのゲート電極のしきい値電圧および前記メモリセル
    キャパシタの容量に応じて、前記第２の試験装置に、ポ
    ーズ時間を含む前記テストパターン信号を出力する、請
    求項９記載の半導体装置のテストシステム。
  11. 【請求項１１】 半導体ウェハの特性をテストする第一
    の試験ステップと、 前記第一の試験ステップの後に実施されるテスト工程で
    使用される第二の試験ステップと、 前記第一の試験ステップの試験結果を受けて、前記第二
    の試験ステップにテストパターン信号を出力するデータ
    処理するステップとを含み、 前記データ処理するステップは、前記テストパターン信
    号を決定するためのテーブルを参照して、前記第一の試
    験ステップの試験結果に応じて前記テストパターン信号
    を決定するステップを含む、半導体装置のテスト方法。
  12. 【請求項１２】 前記第一の試験ステップは、前記半導
    体ウェハを構成する複数の素子の特性をテストし、 前記第二の試験ステップは、ウェハレベルのバーンイン
    テストを行なう、請求項１１記載の半導体装置のテスト
    方法。
  13. 【請求項１３】 前記第一の試験ステップは、メモリセ
    ルトランジスタのゲート電極酸化膜の耐圧を含む素子の
    特性をテストする、請求項１２記載の半導体装置のテス
    ト方法。
  14. 【請求項１４】 前記データ処理するステップは、前記
    第一の試験ステップの試験結果である前記メモリセルト
    ランジスタのゲート電極酸化膜の耐圧に応じて、バーン
    イン電圧とテスト時間とを含む前記テストパターン信号
    を出力する、請求項１３記載の半導体装置のテスト方
    法。
  15. 【請求項１５】 前記第一の試験ステップは、前記半導
    体ウェハを構成する素子の特性をテストし、 前記第二の試験ステップは、チップレベルのバーンイン
    テストを行なう、請求項１１記載の半導体装置のテスト
    方法。
  16. 【請求項１６】 前記第一の試験ステップは、メモリセ
    ルトランジスタのゲート電極酸化膜の耐圧を含む素子の
    特性をテストする、請求項１５記載の半導体装置のテス
    ト方法。
  17. 【請求項１７】 前記データ処理するステップは、前記
    第一の試験ステップの試験結果である前記メモリセルト
    ランジスタのゲート電極酸化膜の耐圧に応じて、バーン
    イン電圧とテスト時間とを含む前記テストパターン信号
    を出力する、請求項１６記載の半導体装置のテスト方
    法。
  18. 【請求項１８】 前記第一の試験ステップは、前記半導
    体ウェハを構成する素子の特性をテストし、 前記第二の試験ステップは、リフレッシュテストを行な
    う、請求項１１記載の半導体装置のテスト方法。
  19. 【請求項１９】 前記第一の試験ステップは、メモリセ
    ルトランジスタのゲート電極のしきい値電圧およびメモ
    リセルキャパシタの容量を含む素子の特性をテストす
    る、請求項１８記載の半導体装置のテスト方法。
  20. 【請求項２０】 前記データ処理するステップは、前記
    第一の試験ステップの試験結果である前記メモリセルト
    ランジスタのゲート電極のしきい値電圧に応じて、バー
    ンイン電圧とテスト時間とを含む前記テストパターン信
    号を出力する、請求項１９記載の半導体装置のテスト方
    法。
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