JP2003172766A - Ｓｒａｍ用ｔｅｇ - Google Patents
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Abstract
(57)【要約】
【課題】 従来はＳＲＡＭ３０のノード電圧の立ち上が
り、立ち下がり波形７０が異常のとき、ＬＳＩテスター
３６でも、ＴＥＧ５０でもセル３４とセンスアンプ３７
のどちらに原因があるか切り分けることができない。そ
れはセル３４自身の電圧波形が測れないためである。 【解決手段】 本発明のＳＲＡＭ用ＴＥＧ１０は、ＳＲ
ＡＭと同一構成のセルを形成し、さらにワード線、電
源、データ線、ＧＮＤにつながる部分、および、ノード
にパッドを形成した。ＴＥＧ１０をテストするときは、
ワード線、電源、データ線、ＧＮＤにつながる部分のパ
ッドにプローブを立て電圧・電流を加えると、セルが本
物のＳＲＡＭのようにライト/リード動作する。このと
きノードのパッドにプローブを立ててセル自身の電圧波
形が測れる。
り、立ち下がり波形７０が異常のとき、ＬＳＩテスター
３６でも、ＴＥＧ５０でもセル３４とセンスアンプ３７
のどちらに原因があるか切り分けることができない。そ
れはセル３４自身の電圧波形が測れないためである。 【解決手段】 本発明のＳＲＡＭ用ＴＥＧ１０は、ＳＲ
ＡＭと同一構成のセルを形成し、さらにワード線、電
源、データ線、ＧＮＤにつながる部分、および、ノード
にパッドを形成した。ＴＥＧ１０をテストするときは、
ワード線、電源、データ線、ＧＮＤにつながる部分のパ
ッドにプローブを立て電圧・電流を加えると、セルが本
物のＳＲＡＭのようにライト/リード動作する。このと
きノードのパッドにプローブを立ててセル自身の電圧波
形が測れる。
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリー）の特性、特にセ
ル動作を評価するためのＴＥＧ（テスト・エレメント・
グループ）に関する。
ック・ランダム・アクセス・メモリー）の特性、特にセ
ル動作を評価するためのＴＥＧ（テスト・エレメント・
グループ）に関する。
【０００２】
【従来の技術】図３はＳＲＡＭ３０全体のブロック構成
図である。リード／ライト時には、行デコーダー３１を
通して、一つの行のワード線３２がＨ（ハイ電圧）にな
る。これによりデータ線３３に接続するセル３４の行が
決まる。同様に列デコーダー３５を通して、一つの列の
データ線３３がＨになる。Ｈのワード線３２とデータ線
３３の交点のセル３４が選択されてリード／ライトの対
象となる。
図である。リード／ライト時には、行デコーダー３１を
通して、一つの行のワード線３２がＨ（ハイ電圧）にな
る。これによりデータ線３３に接続するセル３４の行が
決まる。同様に列デコーダー３５を通して、一つの列の
データ線３３がＨになる。Ｈのワード線３２とデータ線
３３の交点のセル３４が選択されてリード／ライトの対
象となる。
【０００３】図４はＳＲＡＭ３０のセル３４の回路図で
ある。セル３４の回路構成は、Ｎチャンネルトランジス
ターＱ１とＰチャンネルトランジスターＱ３からなるＣ
ＭＯＳインバーターと、ＮチャンネルトランジスターＱ
２とＰチャンネルトランジスターＱ４からなるＣＭＯＳ
インバーターを交差接続している。そして一方のインバ
ーターのノードＮ１をＮチャンネルトランジスターＱ５
を介してデータ線Ｄに接続し、他方のインバーターのノ
ードＮ２をＮチャンネルトランジスターＱ６を介してデ
ータ線Ｄバーに接続している。またトランジスターＱ
５、Ｑ６のゲートをワード線Ｗに接続している。
ある。セル３４の回路構成は、Ｎチャンネルトランジス
ターＱ１とＰチャンネルトランジスターＱ３からなるＣ
ＭＯＳインバーターと、ＮチャンネルトランジスターＱ
２とＰチャンネルトランジスターＱ４からなるＣＭＯＳ
インバーターを交差接続している。そして一方のインバ
ーターのノードＮ１をＮチャンネルトランジスターＱ５
を介してデータ線Ｄに接続し、他方のインバーターのノ
ードＮ２をＮチャンネルトランジスターＱ６を介してデ
ータ線Ｄバーに接続している。またトランジスターＱ
５、Ｑ６のゲートをワード線Ｗに接続している。
【０００４】各トランジスターの機能は、トランジスタ
ーＱ１、Ｑ２は記憶トランジスター、トランジスターＱ
３、Ｑ４はその負荷トランジスター、また、トランジス
ターＱ５、Ｑ６はワード線Ｗの電圧レベルに応じて、セ
ル３４とデータ線Ｄ、Ｄバーとの接続、分離を行なう選
択トランジスターである。
ーＱ１、Ｑ２は記憶トランジスター、トランジスターＱ
３、Ｑ４はその負荷トランジスター、また、トランジス
ターＱ５、Ｑ６はワード線Ｗの電圧レベルに応じて、セ
ル３４とデータ線Ｄ、Ｄバーとの接続、分離を行なう選
択トランジスターである。
【０００５】セル３４の動作説明をすると、データのラ
イト時にはセル３４を選んで、例えばデータ線ＤをＬ
（ロー電圧）、データ線ＤバーをＨ（ハイ電圧）、ワー
ド線ＷをＨ（ハイ電圧）とする。すると選択トランジス
ターＱ５、Ｑ６がＯＮし、ノードＮ１がＬ、ノードＮ２
がＨになる。すると記憶トランジスターＱ１はＯＮし、
Ｑ２はＯＦＦになる。その後ワード線ＷがＬになり、選
択トランジスターＱ５、Ｑ６がＯＦＦになった後も、ノ
ードＮ１がＬ、ノードＮ２がＨの状態は維持される。こ
の状態を「０」と定義すれば、データ「０」を記憶して
いることになる。
イト時にはセル３４を選んで、例えばデータ線ＤをＬ
（ロー電圧）、データ線ＤバーをＨ（ハイ電圧）、ワー
ド線ＷをＨ（ハイ電圧）とする。すると選択トランジス
ターＱ５、Ｑ６がＯＮし、ノードＮ１がＬ、ノードＮ２
がＨになる。すると記憶トランジスターＱ１はＯＮし、
Ｑ２はＯＦＦになる。その後ワード線ＷがＬになり、選
択トランジスターＱ５、Ｑ６がＯＦＦになった後も、ノ
ードＮ１がＬ、ノードＮ２がＨの状態は維持される。こ
の状態を「０」と定義すれば、データ「０」を記憶して
いることになる。
【０００６】反対にデータ線ＤをＨ、データ線Ｄバーを
Ｌ、ワード線ＷをＨとしてライトすると、ワード線Ｗが
Ｌになった後も、ノードＮ１がＨ、ノードＮ２がＬの状
態は維持される。この状態は「１」であり、データ
「１」を記憶していることになる。
Ｌ、ワード線ＷをＨとしてライトすると、ワード線Ｗが
Ｌになった後も、ノードＮ１がＨ、ノードＮ２がＬの状
態は維持される。この状態は「１」であり、データ
「１」を記憶していることになる。
【０００７】リード時にはセル３４を選んで、データ線
Ｄ、Ｄバーを電圧検知回路に接続し、ワード線ＷをＨに
する。すると選択トランジスターＱ５、Ｑ６がＯＮする
ので、ノードＮ１の電圧はデータ線Ｄを通して、また、
ノードＮ２の電圧はデータ線Ｄバーを通して電圧検知回
路に検知される。このようにしてこのセルの記憶してい
る「０」、「１」データをリードできる。
Ｄ、Ｄバーを電圧検知回路に接続し、ワード線ＷをＨに
する。すると選択トランジスターＱ５、Ｑ６がＯＮする
ので、ノードＮ１の電圧はデータ線Ｄを通して、また、
ノードＮ２の電圧はデータ線Ｄバーを通して電圧検知回
路に検知される。このようにしてこのセルの記憶してい
る「０」、「１」データをリードできる。
【０００８】従来からＳＲＡＭには、形成されたトラン
ジスターや配線が所望の特性であることを確認するた
め、特性評価用ＴＥＧ（テスト・エレメント・グルー
プ）を設けている（例えば特開平１１−９７６４５号公
報）。
ジスターや配線が所望の特性であることを確認するた
め、特性評価用ＴＥＧ（テスト・エレメント・グルー
プ）を設けている（例えば特開平１１−９７６４５号公
報）。
【０００９】図５は従来のＴＥＧの一例５０（平面図）
である。図５において、不純物拡散領域５１とポリシリ
コン５２とでＭＯＳ型トランジスターが形成されてい
る。そしてこのトランジスターの各端子はコンタクト孔
５３によってパッド５４と接続している。ＴＥＧ５０は
本製品たるＳＲＡＭと同じウエハ内にあり、同じ工程を
通って同時に作られる。
である。図５において、不純物拡散領域５１とポリシリ
コン５２とでＭＯＳ型トランジスターが形成されてい
る。そしてこのトランジスターの各端子はコンタクト孔
５３によってパッド５４と接続している。ＴＥＧ５０は
本製品たるＳＲＡＭと同じウエハ内にあり、同じ工程を
通って同時に作られる。
【００１０】図５のＴＥＧ５０を回路記号で表わすと、
Ｐチャンネルトランジスターは図６（ａ）、Ｎチャンネ
ルトランジスターは図６（ｂ）のようになる。
Ｐチャンネルトランジスターは図６（ａ）、Ｎチャンネ
ルトランジスターは図６（ｂ）のようになる。
【００１１】ＳＲＡＭ３０の特性は大掛かりなＬＳＩテ
スターを使わないと測定できないが、ＴＥＧ５０はパッ
ド５４にプローブを立てれば容易にトランジスター特性
を測定できる。そこで本番のＳＲＡＭ３０測定の前にＴ
ＥＧ５０のトランジスター特性を測定してセル動作を推
定することができる。そして明らかに異常なウエハにつ
いては本番測定前に不良解析をすれば工程の無駄が省け
る。この不良解析の時にもＴＥＧが役立つ。
スターを使わないと測定できないが、ＴＥＧ５０はパッ
ド５４にプローブを立てれば容易にトランジスター特性
を測定できる。そこで本番のＳＲＡＭ３０測定の前にＴ
ＥＧ５０のトランジスター特性を測定してセル動作を推
定することができる。そして明らかに異常なウエハにつ
いては本番測定前に不良解析をすれば工程の無駄が省け
る。この不良解析の時にもＴＥＧが役立つ。
【００１２】また本番測定をするとボンディングパッド
に傷がつくので、本番測定は極力一回で済ませるべきで
あるが、もしＴＥＧ５０測定をしないと、異常ウエハは
本番測定を二度以上する必要があるため、ボンディング
パッドが傷だらけになるおそれがある。
に傷がつくので、本番測定は極力一回で済ませるべきで
あるが、もしＴＥＧ５０測定をしないと、異常ウエハは
本番測定を二度以上する必要があるため、ボンディング
パッドが傷だらけになるおそれがある。
【００１３】
【発明が解決しようとする課題】上述のように従来のＴ
ＥＧ５０は、ＴＥＧ５０のトランジスター特性を測定し
てセル３４の動作を推定することができるので十分有用
である。しかし推定だけでは不十分な場合がある。
ＥＧ５０は、ＴＥＧ５０のトランジスター特性を測定し
てセル３４の動作を推定することができるので十分有用
である。しかし推定だけでは不十分な場合がある。
【００１４】例えばＴＥＧ５０のトランジスター特性を
測定してセル３４の動作は問題なしと推定した後、ＬＳ
Ｉテスターで実際のセル３４の動作を測定したとき、ノ
ードＮ１、Ｎ２電圧の立ち上がり、立ち下がりが設計通
りでないことがある。
測定してセル３４の動作は問題なしと推定した後、ＬＳ
Ｉテスターで実際のセル３４の動作を測定したとき、ノ
ードＮ１、Ｎ２電圧の立ち上がり、立ち下がりが設計通
りでないことがある。
【００１５】具体的に説明すると、図７は図４のセル３
４において、データ線ＤをＨ、データ線ＤバーをＬ、ワ
ード線ＷをＨとしてライトしたとき、時間とともにノー
ドＮ１がＨ、ノードＮ２がＬになっていく波形７０であ
る。正常なセル３４では実線７１のように短時間でノー
ドＮ１がＨ、ノードＮ２がＬになるが、破線７２のよう
に長時間かかる異常なセル３４が見つかることがある。
４において、データ線ＤをＨ、データ線ＤバーをＬ、ワ
ード線ＷをＨとしてライトしたとき、時間とともにノー
ドＮ１がＨ、ノードＮ２がＬになっていく波形７０であ
る。正常なセル３４では実線７１のように短時間でノー
ドＮ１がＨ、ノードＮ２がＬになるが、破線７２のよう
に長時間かかる異常なセル３４が見つかることがある。
【００１６】この原因は必ずしもセル３４のトランジス
ター特性が悪いからとは言えない。というのはＬＳＩテ
スターで実際のセル３４の動作を測定するときは、図３
のように、セル３４とＬＳＩテスター３６の間にセンス
アンプ３７がある。そのためセンスアンプ３７の特性が
悪くて、ノード電圧の立ち上がり、立ち下がりが遅くな
っているかも知れない。しかしＬＳＩテスター３６では
セル３４とセンスアンプ３７のどちらに原因があるか解
析することはできない。
ター特性が悪いからとは言えない。というのはＬＳＩテ
スターで実際のセル３４の動作を測定するときは、図３
のように、セル３４とＬＳＩテスター３６の間にセンス
アンプ３７がある。そのためセンスアンプ３７の特性が
悪くて、ノード電圧の立ち上がり、立ち下がりが遅くな
っているかも知れない。しかしＬＳＩテスター３６では
セル３４とセンスアンプ３７のどちらに原因があるか解
析することはできない。
【００１７】ではＴＥＧ５０を使えば、セル３４とセン
スアンプ３７のどちらに原因があるか解析することがで
きるかというと、従来のＴＥＧ５０ではできない。とい
うは従来のＴＥＧ５０は図６のように単なるトランジス
ターだけであって、セル３４を形成していないから、ト
ランジスター特性は測れるがノードの電圧変化が測れな
いからである。したがってセル３４の良否の推定はでき
るが確実に判断することはできない。
スアンプ３７のどちらに原因があるか解析することがで
きるかというと、従来のＴＥＧ５０ではできない。とい
うは従来のＴＥＧ５０は図６のように単なるトランジス
ターだけであって、セル３４を形成していないから、ト
ランジスター特性は測れるがノードの電圧変化が測れな
いからである。したがってセル３４の良否の推定はでき
るが確実に判断することはできない。
【００１８】本発明は上述した従来のＴＥＧ５０の問題
点を解決するために考え出された新しいＴＥＧである。
点を解決するために考え出された新しいＴＥＧである。
【００１９】
【課題を解決するための手段】本発明のＴＥＧの特徴
は、ＳＲＡＭがフルＣＭＯＳセルの場合はそれと同一の
フルＣＭＯＳセルを、また、ＳＲＡＭが高抵抗セルの場
合はそれと同一の高抵抗セルを形成していることであ
る。さらにセルの、ワード線、電源、データ線、ＧＮＤ
につながる部分、および、ノードにパッドを形成してい
ることも特徴である。
は、ＳＲＡＭがフルＣＭＯＳセルの場合はそれと同一の
フルＣＭＯＳセルを、また、ＳＲＡＭが高抵抗セルの場
合はそれと同一の高抵抗セルを形成していることであ
る。さらにセルの、ワード線、電源、データ線、ＧＮＤ
につながる部分、および、ノードにパッドを形成してい
ることも特徴である。
【００２０】ＴＥＧをテストするときは、ワード線、電
源、データ線、ＧＮＤにつながる部分のパッドにプロー
ブを立て規定の電圧・電流を加えると、セルが本物のＳ
ＲＡＭのようにライト/リード動作する。このときノー
ドのパッドにプローブを立てて電圧変化を測れば、図７
のようなノードの電圧の時間変化が測れる。
源、データ線、ＧＮＤにつながる部分のパッドにプロー
ブを立て規定の電圧・電流を加えると、セルが本物のＳ
ＲＡＭのようにライト/リード動作する。このときノー
ドのパッドにプローブを立てて電圧変化を測れば、図７
のようなノードの電圧の時間変化が測れる。
【００２１】本発明のＴＥＧのノード電圧の立ち上が
り、立ち下がりは、同じウエハ内のＳＲＡＭのノード電
圧の立ち上がり、立ち下がりとほとんど同じである。し
たがってＬＳＩテスターで実際のセル動作を測定したと
きに異常に立ち上がり、立ち下がりが遅いとき、ＴＥＧ
のノード電圧の立ち上がり、立ち下がりが正常ならば、
ＳＲＡＭのノード電圧の立ち上がり、立ち下がりも正常
としてよい。したがってセルではなくセンスアンプに問
題があることが分かる。
り、立ち下がりは、同じウエハ内のＳＲＡＭのノード電
圧の立ち上がり、立ち下がりとほとんど同じである。し
たがってＬＳＩテスターで実際のセル動作を測定したと
きに異常に立ち上がり、立ち下がりが遅いとき、ＴＥＧ
のノード電圧の立ち上がり、立ち下がりが正常ならば、
ＳＲＡＭのノード電圧の立ち上がり、立ち下がりも正常
としてよい。したがってセルではなくセンスアンプに問
題があることが分かる。
【００２２】逆にＴＥＧのノード電圧の立ち上がり、立
ち下がりが異常に遅ければ、センスアンプよりセルに問
題があることが強く推定できる。
ち下がりが異常に遅ければ、センスアンプよりセルに問
題があることが強く推定できる。
【００２３】本発明のＳＲＡＭ用ＴＥＧはウエハのスク
ライブライン内に形成するのが適当である。そうすれば
ウエハ内でＳＲＡＭを形成する面積がＴＥＧにより減ら
されることがない。
ライブライン内に形成するのが適当である。そうすれば
ウエハ内でＳＲＡＭを形成する面積がＴＥＧにより減ら
されることがない。
【００２４】請求項１記載の発明は、ＳＲＡＭと同一ウ
エハ内に形成されるＴＥＧにおいて、ＳＲＡＭのセルと
同一構成のセルを有し、さらに、セル内のワード線、電
源、データ線、ＧＮＤにつながる部分、および、ノード
にプローブ用パッドを有することを特徴とするＳＲＡＭ
用ＴＥＧである。
エハ内に形成されるＴＥＧにおいて、ＳＲＡＭのセルと
同一構成のセルを有し、さらに、セル内のワード線、電
源、データ線、ＧＮＤにつながる部分、および、ノード
にプローブ用パッドを有することを特徴とするＳＲＡＭ
用ＴＥＧである。
【００２５】請求項２記載の発明は、請求項１記載のＳ
ＲＡＭ用ＴＥＧにおいて、ＴＥＧ内のセルがフルＣＭＯ
Ｓセルであることを特徴とするＳＲＡＭ用ＴＥＧであ
る。
ＲＡＭ用ＴＥＧにおいて、ＴＥＧ内のセルがフルＣＭＯ
Ｓセルであることを特徴とするＳＲＡＭ用ＴＥＧであ
る。
【００２６】請求項３記載の発明は、請求項１記載のＳ
ＲＡＭ用ＴＥＧにおいて、ＴＥＧ内のセルが高抵抗セル
であることを特徴とするＳＲＡＭ用ＴＥＧである。
ＲＡＭ用ＴＥＧにおいて、ＴＥＧ内のセルが高抵抗セル
であることを特徴とするＳＲＡＭ用ＴＥＧである。
【００２７】請求項４記載の発明は、請求項１〜３記載
のＳＲＡＭ用ＴＥＧにおいて、ＴＥＧがウエハのスクラ
イブライン内にあることを特徴とするＳＲＡＭ用ＴＥＧ
である。
のＳＲＡＭ用ＴＥＧにおいて、ＴＥＧがウエハのスクラ
イブライン内にあることを特徴とするＳＲＡＭ用ＴＥＧ
である。
【００２８】
【発明の実施の形態】本発明のＳＲＡＭ用ＴＥＧの実施
の形態を図を用いて説明する。
の形態を図を用いて説明する。
【００２９】（第一実施例）図１は本発明のＳＲＡＭ用
ＴＥＧの第一実施例１０の回路図である。本発明のＳＲ
ＡＭ用ＴＥＧ１０のトランジスターの配置はフルＣＭＯ
Ｓ構成のＳＲＡＭのセルと同じである。しかしデータ
線、ワード線はなく、代りにプローブ用パッドがある。
このＳＲＡＭ用ＴＥＧ１０はウエハのスクライブライン
内に作られるので、ＳＲＡＭの面積を不必要に広げるよ
うなことはない。
ＴＥＧの第一実施例１０の回路図である。本発明のＳＲ
ＡＭ用ＴＥＧ１０のトランジスターの配置はフルＣＭＯ
Ｓ構成のＳＲＡＭのセルと同じである。しかしデータ
線、ワード線はなく、代りにプローブ用パッドがある。
このＳＲＡＭ用ＴＥＧ１０はウエハのスクライブライン
内に作られるので、ＳＲＡＭの面積を不必要に広げるよ
うなことはない。
【００３０】回路構成は、Ｎチャンネルトランジスター
Ｑ１およびＰチャンネルトランジスターＱ３からなるＣ
ＭＯＳインバーターと、ＮチャンネルトランジスターＱ
２およびＰチャンネルトランジスターＱ４からなるＣＭ
ＯＳインバーターを交差接続している。そして一方のイ
ンバーターのノードＮ１をＮチャンネルトランジスター
Ｑ５を介してデータ用パッドＤＰに接続し、他方のイン
バーターのノードＮ２をＮチャンネルトランジスターＱ
６を介してデータ用パッドＤバーＰに接続している。ま
たノードＮ１、ノードＮ２はそれぞれパッドＮ１Ｐ、Ｎ
２Ｐにも直接接続している。またトランジスターＱ３、
Ｑ４のソースと、トランジスターＱ５、Ｑ６のゲートを
ワード用パッドＷＰに接続している。
Ｑ１およびＰチャンネルトランジスターＱ３からなるＣ
ＭＯＳインバーターと、ＮチャンネルトランジスターＱ
２およびＰチャンネルトランジスターＱ４からなるＣＭ
ＯＳインバーターを交差接続している。そして一方のイ
ンバーターのノードＮ１をＮチャンネルトランジスター
Ｑ５を介してデータ用パッドＤＰに接続し、他方のイン
バーターのノードＮ２をＮチャンネルトランジスターＱ
６を介してデータ用パッドＤバーＰに接続している。ま
たノードＮ１、ノードＮ２はそれぞれパッドＮ１Ｐ、Ｎ
２Ｐにも直接接続している。またトランジスターＱ３、
Ｑ４のソースと、トランジスターＱ５、Ｑ６のゲートを
ワード用パッドＷＰに接続している。
【００３１】各トランジスターの機能は、トランジスタ
ーＱ１、Ｑ２は記憶トランジスター、トランジスターＱ
３、Ｑ４はその負荷トランジスター、また、トランジス
ターＱ５、Ｑ６はワード用パッドＷＰの電圧レベルに応
じて、セルとデータ線用パッドＤＰ、ＤバーＰとの接
続、分離を行なう選択トランジスターである。
ーＱ１、Ｑ２は記憶トランジスター、トランジスターＱ
３、Ｑ４はその負荷トランジスター、また、トランジス
ターＱ５、Ｑ６はワード用パッドＷＰの電圧レベルに応
じて、セルとデータ線用パッドＤＰ、ＤバーＰとの接
続、分離を行なう選択トランジスターである。
【００３２】ＴＥＧの測定の準備として全パッドにプロ
ーブ（図示せず）を立てておく。データのライト時に
は、例えばデータ用パッドＤＰをＬ、データ用パッドＤ
バーＰをＨ、ワード用パッドＷＰをＨとする。すると選
択トランジスターＱ５、Ｑ６がＯＮし、ノードＮ１が
Ｌ、ノードＮ２がＨになる。すると記憶トランジスター
Ｑ１はＯＮし、Ｑ２はＯＦＦになる。こうなるとその後
ワード用パッドＷＰがＬになり、選択トランジスターＱ
５、Ｑ６がＯＦＦになった後も、ノードＮ１がＬ、ノー
ドＮ２がＨの状態は維持される。この状態を「０」と定
義すれば、セルはデータ「０」を記憶していることにな
る。ノードＮ１がＬ、ノードＮ２がＨの状態の正確な電
圧は、ノードＮ１用パッドＮ１Ｐ、ノードＮ２用パッド
Ｎ２Ｐからプローブを通じて検知できる。
ーブ（図示せず）を立てておく。データのライト時に
は、例えばデータ用パッドＤＰをＬ、データ用パッドＤ
バーＰをＨ、ワード用パッドＷＰをＨとする。すると選
択トランジスターＱ５、Ｑ６がＯＮし、ノードＮ１が
Ｌ、ノードＮ２がＨになる。すると記憶トランジスター
Ｑ１はＯＮし、Ｑ２はＯＦＦになる。こうなるとその後
ワード用パッドＷＰがＬになり、選択トランジスターＱ
５、Ｑ６がＯＦＦになった後も、ノードＮ１がＬ、ノー
ドＮ２がＨの状態は維持される。この状態を「０」と定
義すれば、セルはデータ「０」を記憶していることにな
る。ノードＮ１がＬ、ノードＮ２がＨの状態の正確な電
圧は、ノードＮ１用パッドＮ１Ｐ、ノードＮ２用パッド
Ｎ２Ｐからプローブを通じて検知できる。
【００３３】反対にデータ用パッドＤＰをＨ、データ用
パッドＤバーＰをＬ、ワード用パッドＷＰをＨとしてラ
イトすると、ワード用パッドＷＰがＬになった後も、ノ
ードＮ１がＨ、ノードＮ２がＬの状態は維持される。こ
の状態は「１」であり、データ「１」を記憶しているこ
とになる。ノードＮ１がＨ、ノードＮ２がＬの状態の正
確な電圧はノードＮ１用パッドＮ１Ｐ、ノードＮ２用パ
ッドＮ２Ｐからプローブを通じて検知できる。
パッドＤバーＰをＬ、ワード用パッドＷＰをＨとしてラ
イトすると、ワード用パッドＷＰがＬになった後も、ノ
ードＮ１がＨ、ノードＮ２がＬの状態は維持される。こ
の状態は「１」であり、データ「１」を記憶しているこ
とになる。ノードＮ１がＨ、ノードＮ２がＬの状態の正
確な電圧はノードＮ１用パッドＮ１Ｐ、ノードＮ２用パ
ッドＮ２Ｐからプローブを通じて検知できる。
【００３４】リード時には、データ用パッドＤＰ、Ｄバ
ーＰを電圧検知回路に接続し、ワード線ＷをＨにする。
すると選択トランジスターＱ５、Ｑ６がＯＮするので、
ノードＮ１の電圧は通常のＳＲＡＭと同様、データ用パ
ッドＤを通して、また、ノードＮ２の電圧はデータ用パ
ッドＤバーＰを通して電圧検知回路に検知される。さら
にＴＥＧにおいては同時に、ノードＮ１、ノードＮ２の
正確な電圧をノードＮ１用パッドＮ１Ｐ、ノードＮ２用
パッドＮ２Ｐからプローブを通じて検知できる。
ーＰを電圧検知回路に接続し、ワード線ＷをＨにする。
すると選択トランジスターＱ５、Ｑ６がＯＮするので、
ノードＮ１の電圧は通常のＳＲＡＭと同様、データ用パ
ッドＤを通して、また、ノードＮ２の電圧はデータ用パ
ッドＤバーＰを通して電圧検知回路に検知される。さら
にＴＥＧにおいては同時に、ノードＮ１、ノードＮ２の
正確な電圧をノードＮ１用パッドＮ１Ｐ、ノードＮ２用
パッドＮ２Ｐからプローブを通じて検知できる。
【００３５】ノードＮ１用パッドＮ１Ｐ、ノードＮ２用
パッドＮ２Ｐからプローブを通じて検知した、ノードＮ
１、ノードＮ２の正確な電圧の波形は、例えば従来例を
説明した図７のようになる。つまり正常な場合、電圧は
実線７１のように短時間で立ち上がり、立ち下りをする
が、異常の場合は破線７２のように立ち上がり、立ち下
りが遅くなる。
パッドＮ２Ｐからプローブを通じて検知した、ノードＮ
１、ノードＮ２の正確な電圧の波形は、例えば従来例を
説明した図７のようになる。つまり正常な場合、電圧は
実線７１のように短時間で立ち上がり、立ち下りをする
が、異常の場合は破線７２のように立ち上がり、立ち下
りが遅くなる。
【００３６】従来、ＳＲＡＭ３０の動作をＬＳＩテスタ
ー３６により測って図７のような波形７０を得ても、そ
れはセンスアンプ３７を通しての波形７０であった。セ
ル３４の波形がセンスアンプ３７によりどのように変化
しているかは正確に分からないため、セル３４の正確な
波形を得ることができなかった。また従来のＴＥＧ５０
ではセル回路が無いので波形を得ることはできなかっ
た。したがって従来はセル３４自身の立ち上がり、立ち
下りの正確な波形を得る方法はなかった。
ー３６により測って図７のような波形７０を得ても、そ
れはセンスアンプ３７を通しての波形７０であった。セ
ル３４の波形がセンスアンプ３７によりどのように変化
しているかは正確に分からないため、セル３４の正確な
波形を得ることができなかった。また従来のＴＥＧ５０
ではセル回路が無いので波形を得ることはできなかっ
た。したがって従来はセル３４自身の立ち上がり、立ち
下りの正確な波形を得る方法はなかった。
【００３７】しかし本発明のＳＲＡＭ用ＴＥＧ１０によ
り、セル３４自身の立ち上がり、立ち下りの正確な波形
を得ることができるようになった。これにより例えばＳ
ＲＡＭ３０の解析において、セル３４の問題点とセンス
アンプ３７の問題点を切り分けることができるようにな
った。またＳＲＡＭ３０のセル３４が設計通りの時間で
動作するかどうか、また、立ち上がり、立ち下りの波形
７０に異常がないかなども調べられるようになった。
り、セル３４自身の立ち上がり、立ち下りの正確な波形
を得ることができるようになった。これにより例えばＳ
ＲＡＭ３０の解析において、セル３４の問題点とセンス
アンプ３７の問題点を切り分けることができるようにな
った。またＳＲＡＭ３０のセル３４が設計通りの時間で
動作するかどうか、また、立ち上がり、立ち下りの波形
７０に異常がないかなども調べられるようになった。
【００３８】（第二実施例）図２は本発明のＳＲＡＭ用
ＴＥＧの第二実施例２０の回路図である。本発明のＳＲ
ＡＭ用ＴＥＧ２０のトランジスターの配置は高抵抗構成
のＳＲＡＭのセルと同じである。しかしデータ線、ワー
ド線はなく、代りにプローブ用パッドがある。このＳＲ
ＡＭ用ＴＥＧ２０はウエハのスクライブライン内に作ら
れるので、ＳＲＡＭの面積を不必要に広げるようなこと
はない。
ＴＥＧの第二実施例２０の回路図である。本発明のＳＲ
ＡＭ用ＴＥＧ２０のトランジスターの配置は高抵抗構成
のＳＲＡＭのセルと同じである。しかしデータ線、ワー
ド線はなく、代りにプローブ用パッドがある。このＳＲ
ＡＭ用ＴＥＧ２０はウエハのスクライブライン内に作ら
れるので、ＳＲＡＭの面積を不必要に広げるようなこと
はない。
【００３９】本発明のＳＲＡＭ用ＴＥＧの第二実施例２
０は、第一実施例１０の、トランジスターＱ３、Ｑ４が
抵抗Ｒ１、Ｒ２に変わっているが、その他の回路構成と
動作は同じである。またその原理と効果についても第一
実施例１０と同じであるので詳しい説明は省く。
０は、第一実施例１０の、トランジスターＱ３、Ｑ４が
抵抗Ｒ１、Ｒ２に変わっているが、その他の回路構成と
動作は同じである。またその原理と効果についても第一
実施例１０と同じであるので詳しい説明は省く。
【００４０】
【発明の効果】本発明のＳＲＡＭ用ＴＥＧは、ＳＲＡＭ
と同一構成のセルを形成し、さらにワード線、電源、デ
ータ線、ＧＮＤにつながる部分、および、ノードにパッ
ドを形成した。
と同一構成のセルを形成し、さらにワード線、電源、デ
ータ線、ＧＮＤにつながる部分、および、ノードにパッ
ドを形成した。
【００４１】ＴＥＧをテストするときは、ワード線、電
源、データ線、ＧＮＤにつながる部分のパッドにプロー
ブを立て電圧・電流を加えると、セルが本物のＳＲＡＭ
のようにライト/リード動作する。このときノードのパ
ッドにプローブを立ててセル自身の電圧波形が測れる。
源、データ線、ＧＮＤにつながる部分のパッドにプロー
ブを立て電圧・電流を加えると、セルが本物のＳＲＡＭ
のようにライト/リード動作する。このときノードのパ
ッドにプローブを立ててセル自身の電圧波形が測れる。
【００４２】本発明のＴＥＧのノードの電圧波形は、同
じウエハ内のＳＲＡＭのノードの電圧波形と同じであ
る。これにより例えば不良ＳＲＡＭの解析において、セ
ルの問題点とセンスアンプの問題点を切り分けることが
できる。またＳＲＡＭのセルが設計通りの時間で動作す
るかどうか、また、立ち上がり、立ち下りの波形に異常
がないかなども調べられる。
じウエハ内のＳＲＡＭのノードの電圧波形と同じであ
る。これにより例えば不良ＳＲＡＭの解析において、セ
ルの問題点とセンスアンプの問題点を切り分けることが
できる。またＳＲＡＭのセルが設計通りの時間で動作す
るかどうか、また、立ち上がり、立ち下りの波形に異常
がないかなども調べられる。
【００４３】本発明のＳＲＡＭ用ＴＥＧはウエハのスク
ライブライン内に形成するので、ＳＲＡＭを形成する面
積がＴＥＧにより減らされることがない。
ライブライン内に形成するので、ＳＲＡＭを形成する面
積がＴＥＧにより減らされることがない。
【図１】 本発明のＳＲＡＭ用ＴＥＧの第一実施例１０
の回路図
の回路図
【図２】 本発明のＳＲＡＭ用ＴＥＧの第二実施例２０
の回路図
の回路図
【図３】 ＳＲＡＭ３０全体のブロック構成図
【図４】 ＳＲＡＭ３０のセル３４の回路図
【図５】 従来のＴＥＧの一例５０の平面図
【図６】 従来のＴＥＧの一例５０の回路図
【図７】 従来のＳＲＡＭの立ち上がり、立ち下がり波
形の図
形の図
１０ 本発明のＴＥＧの第一実施例
２０ 本発明のＴＥＧの第二実施例
３０ ＳＲＡＭ
３１ 行デコーダー
３２ ワード線
３３ データ線
３４ セル
３５ 列デコーダー
３６ ＬＳＩテスター
３７ センスアンプ
５０ 従来のＴＥＧの一例
５１ 不純物拡散領域
５２ ポリシリコン
５３ コンタクト孔
５４ パッド
７０ 立ち上がり、立ち下がり波形
７１ 正常な波形
７２ 異常な波形
Ｄ、Ｄバー データ線
ＤＰ、ＤバーＰ データ用パッド
Ｎ１、Ｎ２ ノード
Ｎ１Ｐ、Ｎ２Ｐ ノード用パッド
Ｑ１、Ｑ２ 記憶トランジスター
Ｑ３、Ｑ４ 負荷トランジスター
Ｑ５、Ｑ６ 選択トランジスター
Ｒ１、Ｒ２ 抵抗
Ｗ ワード線
ＷＰ ワード用パッド
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/11 Ｇ１１Ｃ 11/34 ３４１Ｄ
Claims (4)
- 【請求項１】ＳＲＡＭ（スタティック・ランダム・アク
セス・メモリー）と同一ウエハ内に形成されるＴＥＧ
（テスト・エレメント・グループ）において、前記ＳＲ
ＡＭのセルと同一構成ののセルを有し、さらに、前記セ
ル内のワード線、電源、データ線、ＧＮＤにつながる部
分、および、ノードにプローブ用パッドを有することを
特徴とするＳＲＡＭ用ＴＥＧ。 - 【請求項２】請求項１記載のＳＲＡＭ用ＴＥＧにおい
て、ＴＥＧ内のセルがフルＣＭＯＳセルであることを特
徴とするＳＲＡＭ用ＴＥＧ。 - 【請求項３】請求項１記載のＳＲＡＭ用ＴＥＧにおい
て、ＴＥＧ内のセルが高抵抗セルであることを特徴とす
るＳＲＡＭ用ＴＥＧ。 - 【請求項４】請求項１〜３記載のＳＲＡＭ用ＴＥＧにお
いて、ＴＥＧがウエハのスクライブライン内にあること
を特徴とするＳＲＡＭ用ＴＥＧ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373628A JP2003172766A (ja) | 2001-12-07 | 2001-12-07 | Ｓｒａｍ用ｔｅｇ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373628A JP2003172766A (ja) | 2001-12-07 | 2001-12-07 | Ｓｒａｍ用ｔｅｇ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003172766A true JP2003172766A (ja) | 2003-06-20 |
Family
ID=19182312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373628A Withdrawn JP2003172766A (ja) | 2001-12-07 | 2001-12-07 | Ｓｒａｍ用ｔｅｇ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003172766A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078289A (ja) * | 2004-09-08 | 2006-03-23 | Fujitsu Ltd | 半導体記憶装置及びその試験方法 |
| JP2008262637A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| KR100881848B1 (ko) * | 2006-12-27 | 2009-02-03 | 동부일렉트로닉스 주식회사 | 테그패턴 및 그 패턴을 이용한 반도체소자 검사방법 |
| JP2011065728A (ja) * | 2009-09-18 | 2011-03-31 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の評価方法 |
| US9299720B2 (en) | 2013-12-20 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
2001
- 2001-12-07 JP JP2001373628A patent/JP2003172766A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078289A (ja) * | 2004-09-08 | 2006-03-23 | Fujitsu Ltd | 半導体記憶装置及びその試験方法 |
| KR100881848B1 (ko) * | 2006-12-27 | 2009-02-03 | 동부일렉트로닉스 주식회사 | 테그패턴 및 그 패턴을 이용한 반도체소자 검사방법 |
| JP2008262637A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011065728A (ja) * | 2009-09-18 | 2011-03-31 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の評価方法 |
| US9299720B2 (en) | 2013-12-20 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9721857B2 (en) | 2013-12-20 | 2017-08-01 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| TWI638177B (zh) * | 2013-12-20 | 2018-10-11 | 日商瑞薩電子股份有限公司 | Semiconductor device and method of manufacturing same |
| US10103075B2 (en) | 2013-12-20 | 2018-10-16 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040705 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050520 |