JPH04228200A - メモリアレイ用短絡回路検知器回路 - Google Patents
メモリアレイ用短絡回路検知器回路Info
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- JPH04228200A JPH04228200A JP3164051A JP16405191A JPH04228200A JP H04228200 A JPH04228200 A JP H04228200A JP 3164051 A JP3164051 A JP 3164051A JP 16405191 A JP16405191 A JP 16405191A JP H04228200 A JPH04228200 A JP H04228200A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスタティックランダムア
クセスメモリ（ＳＲＡＭ）に関するものである。特に、
本発明は、ＳＲＡＭメモリセルのアレイ内の電源短絡回
路を検知することを簡単化するためにＳＲＡＭ内に組込
むことが可能な回路に関するものである。
クセスメモリ（ＳＲＡＭ）に関するものである。特に、
本発明は、ＳＲＡＭメモリセルのアレイ内の電源短絡回
路を検知することを簡単化するためにＳＲＡＭ内に組込
むことが可能な回路に関するものである。
【０００２】
【従来の技術】一般的なＳＲＡＭメモリセルを図１に示
してある。この様なセルの構成及び動作は公知である。 図示したセルにおいて、トランジスタＴ１はドライバで
あり、トランジスタＴ３は、トランジスタＴ２及びＴ４
から形成される第二インバータへ交差結合されているイ
ンバータに対するロードであり、これら二つのインバー
タは格納フリップフロップを形成している。トランジス
タＴ２がオンであり且つトランジスタＴ１がオフである
場合には、出力Ｑは論理１（この場合は、＋５Ｖ）であ
る。行選択ラインが低状態（０Ｖ）である場合には、ト
ランジスタＴ５及びＴ６がオフであり、且つセルは両方
のビットラインから分離される。メモリセルの読取りを
行なう場合には、行選択ラインが高状態（＋５Ｖ）へ移
行すると、トランジスタＴ５及びＴ６がビットラインを
セルへ結合させ且つ出力ＱがビットラインＤ上に表われ
る。
してある。この様なセルの構成及び動作は公知である。 図示したセルにおいて、トランジスタＴ１はドライバで
あり、トランジスタＴ３は、トランジスタＴ２及びＴ４
から形成される第二インバータへ交差結合されているイ
ンバータに対するロードであり、これら二つのインバー
タは格納フリップフロップを形成している。トランジス
タＴ２がオンであり且つトランジスタＴ１がオフである
場合には、出力Ｑは論理１（この場合は、＋５Ｖ）であ
る。行選択ラインが低状態（０Ｖ）である場合には、ト
ランジスタＴ５及びＴ６がオフであり、且つセルは両方
のビットラインから分離される。メモリセルの読取りを
行なう場合には、行選択ラインが高状態（＋５Ｖ）へ移
行すると、トランジスタＴ５及びＴ６がビットラインを
セルへ結合させ且つ出力ＱがビットラインＤ上に表われ
る。
【０００３】図２に示した如く、センスアンプがビット
ラインに接続されており、出力バッファ機能を与えてお
り、且つ適切な論理レベルがセンス出力ライン上に表わ
れる。書込み動作においては、セルの選択した行がビッ
トラインヘ接続され、且つ論理０（０Ｖ）が補元ビット
ライン上に置かれている間に、書込み増幅器によってビ
はリセットされる。非破壊的読出し構成を有するこのＳ
ＲＡＭにおいては、フリップフロップの状態は、チップ
へ電源が供給されている限り持続し、それは読取り動作
によって変更されることはない。理解すべきことである
が、ＳＲＡＭチップは、この様なメモリセルを数千個有
するのが通常である。
ラインに接続されており、出力バッファ機能を与えてお
り、且つ適切な論理レベルがセンス出力ライン上に表わ
れる。書込み動作においては、セルの選択した行がビッ
トラインヘ接続され、且つ論理０（０Ｖ）が補元ビット
ライン上に置かれている間に、書込み増幅器によってビ
はリセットされる。非破壊的読出し構成を有するこのＳ
ＲＡＭにおいては、フリップフロップの状態は、チップ
へ電源が供給されている限り持続し、それは読取り動作
によって変更されることはない。理解すべきことである
が、ＳＲＡＭチップは、この様なメモリセルを数千個有
するのが通常である。
【０００４】通常動作においては、トランジスタＴ１及
びＴ２は、図１においてコンデンサＣ１及びＣ２として
示した如く、ある量の容量を有している。Ｖｄｄが、例
えば製造上のエラーによって、Ｖｓｓへ短絡されると、
Ｃ１及びＣ２の何れかの上に存在 であることが要求され、両方が高状態であることはない
）がトランジスタＴ３及びＴ４を介してＶｓｓへ排出さ
れる前にある量の時間が必要とされる。この放電時間は
、しばしば、メモリセルをアクセスするために必要とさ
れる時間の量及びこの様なアクセスの頻度と比較して大
きなものである。従って、この様な短絡が存在すること
を検知するために上記電荷が十分に散逸される前に、こ
の様な短絡回路を有するセルから何回もデータの読取り
が行なわれる場合がある。
びＴ２は、図１においてコンデンサＣ１及びＣ２として
示した如く、ある量の容量を有している。Ｖｄｄが、例
えば製造上のエラーによって、Ｖｓｓへ短絡されると、
Ｃ１及びＣ２の何れかの上に存在 であることが要求され、両方が高状態であることはない
）がトランジスタＴ３及びＴ４を介してＶｓｓへ排出さ
れる前にある量の時間が必要とされる。この放電時間は
、しばしば、メモリセルをアクセスするために必要とさ
れる時間の量及びこの様なアクセスの頻度と比較して大
きなものである。従って、この様な短絡が存在すること
を検知するために上記電荷が十分に散逸される前に、こ
の様な短絡回路を有するセルから何回もデータの読取り
が行なわれる場合がある。
【０００５】
【発明が解決しようとする課題】この様な長い散逸時間
は、このタイプの短絡回路のテストを長時間の退屈する
ような且つ高価なプロセスとしている。この様な電源短
絡回路を検知し且つテストするためのプロセスを高速化
することの可能な方法及び／又は装置が必要とされてい
る。
は、このタイプの短絡回路のテストを長時間の退屈する
ような且つ高価なプロセスとしている。この様な電源短
絡回路を検知し且つテストするためのプロセスを高速化
することの可能な方法及び／又は装置が必要とされてい
る。
【０００６】
【課題を解決するための手段】本発明は、電源短絡回路
に関してＳＲＡＭメモリセルのアレイをテストする方法
を提供している。本発明は、更に、この様なテスト方法
に関連しこの様な短絡回路を検知する回路を提供してい
る。本発明の１実施形態によれば、メモリセルの各行は
個別的に活性化され且つスキャンされる。各行選択ライ
ンは、共通電流検知ラインへ結合されており、該共通電
流検知ラインは電流検知回路へ結合されている。動作中
においては、メモリセルの各相継ぐ行が活性化される。 セルの行に対する供給電圧（Ｖｄｄ）が接地（Ｖｓｓ）
へ短絡されているか、又は何らかの理由によりそれより
低い電圧に短絡されている場合には、電流検知ラインを
介して電流が流れ、且つ電流検知回路によって検知され
る。
に関してＳＲＡＭメモリセルのアレイをテストする方法
を提供している。本発明は、更に、この様なテスト方法
に関連しこの様な短絡回路を検知する回路を提供してい
る。本発明の１実施形態によれば、メモリセルの各行は
個別的に活性化され且つスキャンされる。各行選択ライ
ンは、共通電流検知ラインへ結合されており、該共通電
流検知ラインは電流検知回路へ結合されている。動作中
においては、メモリセルの各相継ぐ行が活性化される。 セルの行に対する供給電圧（Ｖｄｄ）が接地（Ｖｓｓ）
へ短絡されているか、又は何らかの理由によりそれより
低い電圧に短絡されている場合には、電流検知ラインを
介して電流が流れ、且つ電流検知回路によって検知され
る。
【０００７】テストを行なうためのメモリセルの個々の
行を選択する回路は、更に、個別的にメモリチップを識
別する手段を与えている。選択回路内の幾つかのヒュー
ズは、選択的に焼き切ることが可能であり、開放された
ヒューズのパターンは、識別情報を与える。
行を選択する回路は、更に、個別的にメモリチップを識
別する手段を与えている。選択回路内の幾つかのヒュー
ズは、選択的に焼き切ることが可能であり、開放された
ヒューズのパターンは、識別情報を与える。
【０００８】
【実施例】図１は、従来のＳＲＡＭの各メモリセルが、
行選択ライン及びＶｄｄ（この場合には、例えば＋５Ｖ
）へ個別的に結合されている状態を示している。本発明
においては、図３に示した如く、ＳＲＡＭセルはＶｄｄ
′を受取り、Ｖｄｄは、最初に、Ｒ１へ結合されており
、その抵抗は電圧供給ラインを介してメモリセルへ流れ
ることが可能な電流の量を制限する。各セルは、１本の
行ラインへ結合されており、その行ラインは、例えば図
３においては、行ラインＮ及びＮ＋１などである。 メモリセルの特定の動作は本発明の理解にとって重要な
ものではないので、図３においてはこれらのセルは図示
されていない。説明の便宜上、各セルが、メモリセルの
行選択ライン及びそのＶｄｄ′電圧供給ラインによって
、図３に示した電流検知行選択回路へ結合されていると
いうことを述べるだけで十分である。メモリセルの行は
任意の数設けることが可能である。
行選択ライン及びＶｄｄ（この場合には、例えば＋５Ｖ
）へ個別的に結合されている状態を示している。本発明
においては、図３に示した如く、ＳＲＡＭセルはＶｄｄ
′を受取り、Ｖｄｄは、最初に、Ｒ１へ結合されており
、その抵抗は電圧供給ラインを介してメモリセルへ流れ
ることが可能な電流の量を制限する。各セルは、１本の
行ラインへ結合されており、その行ラインは、例えば図
３においては、行ラインＮ及びＮ＋１などである。 メモリセルの特定の動作は本発明の理解にとって重要な
ものではないので、図３においてはこれらのセルは図示
されていない。説明の便宜上、各セルが、メモリセルの
行選択ライン及びそのＶｄｄ′電圧供給ラインによって
、図３に示した電流検知行選択回路へ結合されていると
いうことを述べるだけで十分である。メモリセルの行は
任意の数設けることが可能である。
【０００９】行ラインＮ及びメモリセル供給Ｖｄｄ′Ｎ
が、それぞれ、ＰＭＯＳトランジスタＴ８及びＴ９のゲ
ートへ結合されている。同様に、トランジスタＴ１０及
びＴ１１のゲートは、それぞれ、メモリセル供給電圧Ｖ
ｄｄ′Ｎ＋１及び行ラインＮ＋１へ結合されている。
が、それぞれ、ＰＭＯＳトランジスタＴ８及びＴ９のゲ
ートへ結合されている。同様に、トランジスタＴ１０及
びＴ１１のゲートは、それぞれ、メモリセル供給電圧Ｖ
ｄｄ′Ｎ＋１及び行ラインＮ＋１へ結合されている。
【００１０】このタイプのＳＲＡＭアレイにおいては、
セルへの電圧供給源Ｖｄｄ′は、不本意に、Ｖｓｓか、
又は、製造上の欠陥によってアクティブ低（０Ｖ）であ
る行ラインへ短絡される場合がある。この様な短絡回路
は、テストモードにおいて本発明を使用することにより
検知することが可能である。本発明がテストモードにお
いて使用される場合には、メモリセルの各相継ぐ行がス
キャンされる。一つの行がアクティブ即ち活性化される
と（例えば、行Ｎ）、ＰＭＯＳトランジスタＴ８がター
ンオンする。Ｖｄｄ′が何らかの理由で低状態へ短絡さ
れていると、トランジスタＴ９もターンオンする。従っ
て、電流検知ライン２０（図３）を介して電流検知回路
３０へ電流が流れる。後述する如く、この電流検知回路
は、ＳＲＡＭがテスト中である場合に、電流検知ライン
を介して流れる電流が小さなものであっても検知するこ
とが可能である。それは、この様な電流の流れが検知さ
れたか否かを表わすための論理信号を出力する。
セルへの電圧供給源Ｖｄｄ′は、不本意に、Ｖｓｓか、
又は、製造上の欠陥によってアクティブ低（０Ｖ）であ
る行ラインへ短絡される場合がある。この様な短絡回路
は、テストモードにおいて本発明を使用することにより
検知することが可能である。本発明がテストモードにお
いて使用される場合には、メモリセルの各相継ぐ行がス
キャンされる。一つの行がアクティブ即ち活性化される
と（例えば、行Ｎ）、ＰＭＯＳトランジスタＴ８がター
ンオンする。Ｖｄｄ′が何らかの理由で低状態へ短絡さ
れていると、トランジスタＴ９もターンオンする。従っ
て、電流検知ライン２０（図３）を介して電流検知回路
３０へ電流が流れる。後述する如く、この電流検知回路
は、ＳＲＡＭがテスト中である場合に、電流検知ライン
を介して流れる電流が小さなものであっても検知するこ
とが可能である。それは、この様な電流の流れが検知さ
れたか否かを表わすための論理信号を出力する。
【００１１】行選択回路の詳細な概略図を図４に示して
ある。前述した如く、それぞれゲートが行選択信号及び
Ｖｄｄ′（分離されたメモリマトリクス供給電圧）へ結
合されているトランジスタＴ８及びＴ９が、Ｖｄｄ′と
Ｖｓｓ又は行選択信号（アクティブ低であるもの）の何
れかとの間においてマトリクス内に短絡状態があるか否
かを検知すべく作用する。このことは、特定の行を選択
し、その行の選択信号が低状態へ移行し且つトランジス
タＴ８がターンオンするか否かを決定することによって
行なわれる。Ｖｄｄ′が低状態であると、それは短絡回
路の結果であり、トランジスタＴ９がターンオンし、且
つＳＳＴＥＮＳライン（図３における電流検知ライン２
０）に沿って、供給源短絡回路テストモード期間中に、
電流検知回路３０（図３）へ電流が流れる。トランジス
タＴ１２は、行選択信号に対するプルアップトランジス
タであり、それは、選択されなかった行選択ラインに対
してＶｄｄの高電圧レベルを維持する。
ある。前述した如く、それぞれゲートが行選択信号及び
Ｖｄｄ′（分離されたメモリマトリクス供給電圧）へ結
合されているトランジスタＴ８及びＴ９が、Ｖｄｄ′と
Ｖｓｓ又は行選択信号（アクティブ低であるもの）の何
れかとの間においてマトリクス内に短絡状態があるか否
かを検知すべく作用する。このことは、特定の行を選択
し、その行の選択信号が低状態へ移行し且つトランジス
タＴ８がターンオンするか否かを決定することによって
行なわれる。Ｖｄｄ′が低状態であると、それは短絡回
路の結果であり、トランジスタＴ９がターンオンし、且
つＳＳＴＥＮＳライン（図３における電流検知ライン２
０）に沿って、供給源短絡回路テストモード期間中に、
電流検知回路３０（図３）へ電流が流れる。トランジス
タＴ１２は、行選択信号に対するプルアップトランジス
タであり、それは、選択されなかった行選択ラインに対
してＶｄｄの高電圧レベルを維持する。
【００１２】行選択回路の別の特徴は、それが回路ＩＤ
エンコード手法を与えているということである。このこ
とは、電圧供給源短絡回路テストと同様の態様で行なわ
れる。行選択信号が適宜の行を選択する。ヒューズＦ１
が開でない場合には、電流がＩＤＳＥＮＳ信号ラインを
介して流れる。メモリセルの行毎に一つのヒューズが設
けられており、且つ、それは、焼き切るか又は焼き切ら
ずにおいて、チップロット及びウエハ番号又はその他の
所望の情報をエンコードすることが可能である。抵抗Ｒ
２，Ｒ３，Ｒ４は、外部供給源Ｖｄｄからメモリセル上
部供給源Ｖｄｄ′を分離するために使用される。その様
にすることにより、短絡回路が発生する場合に流れるこ
とが可能な電流を約１ｍＡへ制限している。ヒューズＦ
２が開であると、電流の流れは完全に停止する。
エンコード手法を与えているということである。このこ
とは、電圧供給源短絡回路テストと同様の態様で行なわ
れる。行選択信号が適宜の行を選択する。ヒューズＦ１
が開でない場合には、電流がＩＤＳＥＮＳ信号ラインを
介して流れる。メモリセルの行毎に一つのヒューズが設
けられており、且つ、それは、焼き切るか又は焼き切ら
ずにおいて、チップロット及びウエハ番号又はその他の
所望の情報をエンコードすることが可能である。抵抗Ｒ
２，Ｒ３，Ｒ４は、外部供給源Ｖｄｄからメモリセル上
部供給源Ｖｄｄ′を分離するために使用される。その様
にすることにより、短絡回路が発生する場合に流れるこ
とが可能な電流を約１ｍＡへ制限している。ヒューズＦ
２が開であると、電流の流れは完全に停止する。
【００１３】電流検知回路３０の詳細な概略図を図５に
示してある。テストモード期間中に検知回路をターンオ
ンさせるためにＭＯＤＥ信号が使用される。テストモー
ドにおいては、ノードＡが、ＰＭＯＳトランジスタＴ２
６のゲートに対する基準電圧レベルとして、Ｖｄｄ−２
Ｖｂｅ（トランジスタＴ２２及びＴ２４が所要の２Ｖｂ
ｅ電圧降下を与える）にセットされる。トランジスタＴ
２６は、回路３０の底部レールへ結合されるカスコード
装置として作用する。
示してある。テストモード期間中に検知回路をターンオ
ンさせるためにＭＯＤＥ信号が使用される。テストモー
ドにおいては、ノードＡが、ＰＭＯＳトランジスタＴ２
６のゲートに対する基準電圧レベルとして、Ｖｄｄ−２
Ｖｂｅ（トランジスタＴ２２及びＴ２４が所要の２Ｖｂ
ｅ電圧降下を与える）にセットされる。トランジスタＴ
２６は、回路３０の底部レールへ結合されるカスコード
装置として作用する。
【００１４】マトリクス電圧供給源短絡回路テストモー
ドにない場合には、ＭＯＤＥ信号は低状態である。トラ
ンジスタＴ２３はオフであり、且つトランジスタＴ２１
はオンであり、ノードＡを供給電圧Ｖｄｄに保持する。 トランジスタＴ２６はターンオフし、抵抗Ｒ１がノード
Ｂを低状態に保持することを可能とする。トランジスタ
対Ｔ２９／Ｔ３１，Ｔ３２／Ｔ３４，Ｔ３５／Ｔ３７は
、インバータとして作用し、従って、ノードＢが低状態
である場合には、本回路の出力（ＯＵＴ）は高状態であ
る。
ドにない場合には、ＭＯＤＥ信号は低状態である。トラ
ンジスタＴ２３はオフであり、且つトランジスタＴ２１
はオンであり、ノードＡを供給電圧Ｖｄｄに保持する。 トランジスタＴ２６はターンオフし、抵抗Ｒ１がノード
Ｂを低状態に保持することを可能とする。トランジスタ
対Ｔ２９／Ｔ３１，Ｔ３２／Ｔ３４，Ｔ３５／Ｔ３７は
、インバータとして作用し、従って、ノードＢが低状態
である場合には、本回路の出力（ＯＵＴ）は高状態であ
る。
【００１５】テストモードにおいては、ＭＯＤＥ信号が
高状態である。このことは、トランジスタＴ２１及びＴ
２５をターンオフさせ且つトランジスタＴ２３をターン
オンさせる。トランジスタＴ２３がオンであると、ノー
ドＡはトランジスタＴ２２及びＴ２４を介しての電圧降
下であるＶｄｄ−２Ｖｂｅへバイアスされる。テストモ
ードにおいてＳＥＮＳＬＩＮＥ信号と共に電流変調が発
生するとノードＢは電圧を変化させる。電流が検知され
ると、ノードＢが電圧を上昇させ、ＯＵＴ出力信号を駆
動する３個のインバータをトリップする。第一インバー
タ（Ｔ２９／Ｔ３１）に対するβ比は低く、小さな電圧
スイングを有するノードＢがこれら３個のインバータを
トリップすることを可能としている。バイポーラトラン
ジスタＴ２７及びＴ２８は、ＳＥＮＳＬＩＮＥ電圧が不
所望に結合されることを防止するために、低レベル電圧
をＳＥＮＳＬＩＮＥ信号ライン上のある最小値へクラン
プさせるために使用されている。トランジスタＴ２６は
、ＳＥＮＳＬＩＮＥ信号の高レベルをＶｄｄ−２Ｖｂｅ
＋Ｖｔｐへクランプする。
高状態である。このことは、トランジスタＴ２１及びＴ
２５をターンオフさせ且つトランジスタＴ２３をターン
オンさせる。トランジスタＴ２３がオンであると、ノー
ドＡはトランジスタＴ２２及びＴ２４を介しての電圧降
下であるＶｄｄ−２Ｖｂｅへバイアスされる。テストモ
ードにおいてＳＥＮＳＬＩＮＥ信号と共に電流変調が発
生するとノードＢは電圧を変化させる。電流が検知され
ると、ノードＢが電圧を上昇させ、ＯＵＴ出力信号を駆
動する３個のインバータをトリップする。第一インバー
タ（Ｔ２９／Ｔ３１）に対するβ比は低く、小さな電圧
スイングを有するノードＢがこれら３個のインバータを
トリップすることを可能としている。バイポーラトラン
ジスタＴ２７及びＴ２８は、ＳＥＮＳＬＩＮＥ電圧が不
所望に結合されることを防止するために、低レベル電圧
をＳＥＮＳＬＩＮＥ信号ライン上のある最小値へクラン
プさせるために使用されている。トランジスタＴ２６は
、ＳＥＮＳＬＩＮＥ信号の高レベルをＶｄｄ−２Ｖｂｅ
＋Ｖｔｐへクランプする。
【００１６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、本発明をＢｉＣＭＯＳのＳＲＡＭについて説
明したが、本発明はこの様な特定の例に限定されるべき
ものではなく、任意のタイプのＳＲＡＭ又はＤＲＡＭに
おいて使用することも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、本発明をＢｉＣＭＯＳのＳＲＡＭについて説
明したが、本発明はこの様な特定の例に限定されるべき
ものではなく、任意のタイプのＳＲＡＭ又はＤＲＡＭに
おいて使用することも可能である。
【図１】 典型的な従来のＳＲＡＭメモリセルを示し
た概略図。
た概略図。
【図２】 ＳＲＡＭメモリセルへ結合された書込み及
びセンスアンプを示した概略図。
びセンスアンプを示した概略図。
【図３】 本発明に基づく電流検知行選択回路を示し
た概略図。
た概略図。
【図４】 行選択回路の詳細を示した説明図。
【図５】 電流検知回路の詳細な概略図。
２０ 電流検知ライン
３０ 電流検知回路
Ｎ，Ｎ＋１ 行ライン
Claims (11)
- 【請求項１】 短絡回路に関して行毎に配列されてい
るメモリセルからなるアレイをテストする方法において
、前記アレイのセルを複数個の行選択ライン及び電流検
知ラインへ結合させ、その際にメモリセルの各行を異な
った行選択ラインへ結合させ、各行選択ラインを電流検
知器回路へ結合させ、各行選択ラインを活性化させ、前
記行選択ラインが活性化された場合に前記電流検知ライ
ンを介して電流が流れるか否かを検知する、上記各ステ
ップを有することを特徴とする方法。 - 【請求項２】 請求項１において、各行選択ラインを
前記電流検知器回路へ結合させることは、ＳＲＡＭへ結
合されているコンピュータの命令によって発生すること
を特徴とする方法。 - 【請求項３】 請求項１において、前記各行選択ライ
ンを活性化するステップは、ＳＲＡＭが結合されている
コンピュータから受取られる命令によって逐次的に行な
われることを特徴とする方法。 - 【請求項４】 スタティックランダムアクセスメモリ
セルからなるアレイにおいて電圧供給短絡回路を検知す
る回路において、前記セルは行毎に配列されており且つ
各行は行選択ラインへ結合されており、前記セルは電源
を有しており、第一及び第二ＰＭＯＳトランジスタが直
列的に結合されており、前記トランジスタのゲートはそ
れぞれ前記セル用の電圧供給源及び前記行選択ラインへ
結合されており、前記第一トランジスタのソースは前記
電源へ結合されており、前記第一トランジスタのドレイ
ン及び前記第二トランジスタのソースは共通結合されて
おり、前記第二ＰＭＯＳトランジスタからのドレインへ
結合して電流検知ラインが設けられており、前記電流検
知ラインに電流が流れる場合に論理出力信号を供給する
電流検知器回路が前記電流検知ラインに結合して設けら
れていることを特徴とする回路。 - 【請求項５】 スタティックランダムアクセスメモリ
において短絡回路を検知する回路において、前記メモリ
は複数個のメモリセルから構成されており、各メモリセ
ルは行選択入力及び電源への接続を有しており、前記メ
モリセルは行毎に配列されており且つ同一の行における
全てのメモリセルはそれらの行選択入力によって同一の
行選択ラインへ結合されており、ソースを前記電源へ結
合しており且つゲートを個別的に相継ぐ行選択ラインへ
結合している第一トランジスタ手段が設けられており、
ソースを前記第一トランジスタ手段のドレインへ結合し
ておりゲートを前記電源へ結合しており且つドレインを
電流検知ラインへ結合している第二トランジスタ手段が
設けられており、前記電流検知ラインを介して電流が流
れることを検知する電流検知回路手段が設けられている
ことを特徴とする回路。 - 【請求項６】 請求項５において、メモリセルの各行
に対して一対の第一及び第二トランジスタ手段が設けら
れていることを特徴とする回路。 - 【請求項７】 請求項５において、前記第一及び第二
トランジスタ手段がＰＭＯＳトランジスタを有すること
を特徴とする回路。 - 【請求項８】 請求項５において、前記第一及び第二
トランジスタ手段がＮＭＯＳトランジスタを有すること
を特徴とする回路。 - 【請求項９】 請求項３において、前記電流検知回路
が、更に、第一回路ノードに結合されている第一スイッ
チングネットワークが設けられており、前記第一スイッ
チングネットワークはテストモード入力信号を受取るべ
く結合されており、前記第一スイッチングネットワーク
はテストモード入力信号が低状態である場合に前記第一
回路ノードを電源電圧へバイアスさせ且つテストモード
信号が高状態である場合に前記第一回路ノードをより低
い電圧へバイアスさせ、前記電流検知ラインと前記第一
回路ノードと前記第二回路ノードとに結合して電流検知
トランジスタ手段が設けられており、前記電流検知トラ
ンジスタ手段は、テストモード入力信号が高状態である
場合に電流検知ラインからの電流を導通させ、前記電流
検知トランジスタ手段を介して流れる電流が増加すると
第二回路ノードにおける電圧が増加し、前記第二回路ノ
ードに結合されており前記第二回路ノードにおける電圧
が所定値を超えて上昇する場合に高電圧信号を出力する
インバータ出力回路が設けられていることを特徴とする
回路。 - 【請求項１０】 請求項６において、前記インバータ
出力回路が、更に、直列して一体的に結合された３個の
インバータ論理ゲートを有しており、従って低入力値が
高出力値となることを特徴とする回路。 - 【請求項１１】 短絡回路に関してメモリセルからな
るアレイをテストする回路において、前記セルが行毎に
配列されており、前記アレイのセルを複数個の行選択ラ
イン及び電流検知ラインへ結合する手段が設けられてお
り、メモリセルの各行は前記セルを個々の行選択ライン
へ結合させるための別々の手段を具備しており、前記個
々の行選択ラインを活性化する手段が設けられており、
前記行選択ラインが活性化された場合に前記電流検知ラ
インを介して電流が流れるか否かを検知する手段が設け
られていることを特徴とする回路。
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