JPH0572301A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572301A JPH0572301A JP3263278A JP26327891A JPH0572301A JP H0572301 A JPH0572301 A JP H0572301A JP 3263278 A JP3263278 A JP 3263278A JP 26327891 A JP26327891 A JP 26327891A JP H0572301 A JPH0572301 A JP H0572301A
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- JP
- Japan
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- circuit
- address
- memory
- redundant
- redundant memory
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Abstract
(57)【要約】
【目的】 冗長メモリと切り換えた主メモリの欠陥メモ
リセルのアドレス番地をパッケージした製品において検
知する。 【構成】 無接続端子６から入力される外部電圧のレベ
ルを検出する冗長メモリ検知回路７により、高電圧が印
加されたときのみ冗長メモリデコーダ４ａ（４ｂ）が不
活性となるようにする。
リセルのアドレス番地をパッケージした製品において検
知する。 【構成】 無接続端子６から入力される外部電圧のレベ
ルを検出する冗長メモリ検知回路７により、高電圧が印
加されたときのみ冗長メモリデコーダ４ａ（４ｂ）が不
活性となるようにする。
Description
【０００１】
【産業上の利用分野】この発明は冗長メモリを有する半
導体集積回路に関し、特に冗長メモリの使用箇所を検索
する機能を有するものに関するものである。
導体集積回路に関し、特に冗長メモリの使用箇所を検索
する機能を有するものに関するものである。
【０００２】
【従来の技術】図３は従来の冗長メモリを有する半導体
集積回路の構成を示す概略図で、アクセスタイムの高速
化を図るために、複数のメモリブロックとそれらに対応
するデコーダ等を備えたものであり、図において、１
ａ，１ｂは主メモリアレイで、複数のメモリセルがワー
ド線とビット線との交点毎に配置されている。２ａ，２
ｂは主メモリアレイ１ａ，１ｂのメモリセルを選択する
ための主デコード回路で、列デコーダ回路と行デコーダ
回路を有している。３ａ，３ｂは主メモリアレイ１ａ，
１ｂの欠陥メモリセルと置換するためのメモリセルを複
数有した冗長メモリで、行あるいは列単位で主メモリア
レイの欠陥メモリセルと置換されるものである。４ａ，
４ｂは冗長メモリ３ａ，３ｂのメモリセルを選択するた
めの冗長メモリデコード回路で行あるいは列デコーダ回
路である。５は冗長プログラム回路であり、主デコード
回路２ａ，２ｂ及び冗長メモリデコード回路４ａ，４ｂ
に所定の信号を出力して欠陥の生じた主メモリセルと冗
長メモリセルとを置換する。この例では主メモリを２つ
備え、各主メモリ毎にデコード回路及び冗長メモリが設
けられた構成となっている。
集積回路の構成を示す概略図で、アクセスタイムの高速
化を図るために、複数のメモリブロックとそれらに対応
するデコーダ等を備えたものであり、図において、１
ａ，１ｂは主メモリアレイで、複数のメモリセルがワー
ド線とビット線との交点毎に配置されている。２ａ，２
ｂは主メモリアレイ１ａ，１ｂのメモリセルを選択する
ための主デコード回路で、列デコーダ回路と行デコーダ
回路を有している。３ａ，３ｂは主メモリアレイ１ａ，
１ｂの欠陥メモリセルと置換するためのメモリセルを複
数有した冗長メモリで、行あるいは列単位で主メモリア
レイの欠陥メモリセルと置換されるものである。４ａ，
４ｂは冗長メモリ３ａ，３ｂのメモリセルを選択するた
めの冗長メモリデコード回路で行あるいは列デコーダ回
路である。５は冗長プログラム回路であり、主デコード
回路２ａ，２ｂ及び冗長メモリデコード回路４ａ，４ｂ
に所定の信号を出力して欠陥の生じた主メモリセルと冗
長メモリセルとを置換する。この例では主メモリを２つ
備え、各主メモリ毎にデコード回路及び冗長メモリが設
けられた構成となっている。
【０００３】以上のように構成された半導体集積回路に
おいて、回路としての動作が可能となるウエハプロセス
工程が終了すると、主メモリアレイの動作チェック、及
び主メモリアレイのメモリセルに一部欠陥があった場
合、その番地を調べ、冗長メモリと置き換え可能かどう
かをチェックし、もし置換可能であれば、主デコード回
路の不良アドレスに相当するポリシリコンヒューズをブ
ローする等して所望の不良メモリと切り換える作業（以
降、レーザ・トリミング；Ｌ．Ｔ．工程と称す）を実施
する。このＬ．Ｔ．工程はメモリの大容量化が進むにつ
れて微細加工が強いられる集積回路には必須の工程であ
り、また、１つの集積回路が所有する冗長メモリの数も
多くなってきている。
おいて、回路としての動作が可能となるウエハプロセス
工程が終了すると、主メモリアレイの動作チェック、及
び主メモリアレイのメモリセルに一部欠陥があった場
合、その番地を調べ、冗長メモリと置き換え可能かどう
かをチェックし、もし置換可能であれば、主デコード回
路の不良アドレスに相当するポリシリコンヒューズをブ
ローする等して所望の不良メモリと切り換える作業（以
降、レーザ・トリミング；Ｌ．Ｔ．工程と称す）を実施
する。このＬ．Ｔ．工程はメモリの大容量化が進むにつ
れて微細加工が強いられる集積回路には必須の工程であ
り、また、１つの集積回路が所有する冗長メモリの数も
多くなってきている。
【０００４】通常、主メモリアレイの欠陥メモリセルを
冗長メモリアレイのメモリセルに置き換える方法とし
て、例えば、主メモリアレイ１ａに欠陥メモリセルが存
在する場合、欠陥メモリセルを制御している主デコード
回路の当該部分に上述のようなＬ．Ｔ．工程を施すとと
もに、冗長プログラム回路５は欠陥メモリセルを制御し
ている主デコード回路２ａに信号を与え、主デコード回
路２ａで欠陥メモリセルが選択されないようにすること
で欠陥メモリセルを不活性化する。それと同時に、欠陥
メモリと置き換えられる冗長メモリ３ａのメモリセルを
活性化させるような信号を冗長デコード回路４ａに向け
て発生させる。そしてこのようなＬ．Ｔ．工程及びプロ
グラム処理が終了した後は、チップ上の保護膜形成等を
経て、完全にウエハプロセスが完了した時点でウエハテ
ストを実施し、良品と判定された集積回路のみがアセン
ブリされパッケージされた製品となる。
冗長メモリアレイのメモリセルに置き換える方法とし
て、例えば、主メモリアレイ１ａに欠陥メモリセルが存
在する場合、欠陥メモリセルを制御している主デコード
回路の当該部分に上述のようなＬ．Ｔ．工程を施すとと
もに、冗長プログラム回路５は欠陥メモリセルを制御し
ている主デコード回路２ａに信号を与え、主デコード回
路２ａで欠陥メモリセルが選択されないようにすること
で欠陥メモリセルを不活性化する。それと同時に、欠陥
メモリと置き換えられる冗長メモリ３ａのメモリセルを
活性化させるような信号を冗長デコード回路４ａに向け
て発生させる。そしてこのようなＬ．Ｔ．工程及びプロ
グラム処理が終了した後は、チップ上の保護膜形成等を
経て、完全にウエハプロセスが完了した時点でウエハテ
ストを実施し、良品と判定された集積回路のみがアセン
ブリされパッケージされた製品となる。
【０００５】このように従来の集積回路は、ウエハプロ
セス中のウエハ状態において主メモリアレイの欠陥メモ
リセルと冗長メモリアレイのメモリセルとの置換作業を
行うようにしており、ウエハ状態及びアセンブリされる
前のチップ状態ではブローされたヒューズを電子顕微鏡
等を用いて観察することで、主メモリアレイのどこの番
地の欠陥メモリセルを置換したのか判定できるが、パッ
ケージされた集積回路ではもはや観察することができな
いため、置換された不良番地を判定することができない
状態となっている。
セス中のウエハ状態において主メモリアレイの欠陥メモ
リセルと冗長メモリアレイのメモリセルとの置換作業を
行うようにしており、ウエハ状態及びアセンブリされる
前のチップ状態ではブローされたヒューズを電子顕微鏡
等を用いて観察することで、主メモリアレイのどこの番
地の欠陥メモリセルを置換したのか判定できるが、パッ
ケージされた集積回路ではもはや観察することができな
いため、置換された不良番地を判定することができない
状態となっている。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、パッケージに収納
された製品について、外部からどの欠陥メモリセルの番
地を置換し、冗長メモリセルを使用しているのかがわか
らないといった欠点があり、製品の特性試験にて、不具
合が生じた場合、その原因が冗長メモリアレイ側にある
のか否かの判明がつかず、このような場合には、パッケ
ージを溶かして冗長メモリアレイを調べる等の手段を用
いなければならず、不良解析及びプロセス解析に劣ると
いった問題点があった。
は以上のように構成されているので、パッケージに収納
された製品について、外部からどの欠陥メモリセルの番
地を置換し、冗長メモリセルを使用しているのかがわか
らないといった欠点があり、製品の特性試験にて、不具
合が生じた場合、その原因が冗長メモリアレイ側にある
のか否かの判明がつかず、このような場合には、パッケ
ージを溶かして冗長メモリアレイを調べる等の手段を用
いなければならず、不良解析及びプロセス解析に劣ると
いった問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、主メモリアレイの欠陥メモリセ
ルの、冗長メモリアレイのメモリセルと切り換えた番地
を、パッケージに収納した製品においても検知すること
ができ、不良解析及びプロセス解析に優れた半導体集積
回路を得ることを目的とする。
ためになされたもので、主メモリアレイの欠陥メモリセ
ルの、冗長メモリアレイのメモリセルと切り換えた番地
を、パッケージに収納した製品においても検知すること
ができ、不良解析及びプロセス解析に優れた半導体集積
回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、主メモリアレイ及び冗長メモリアレイと、検
知信号入力端子に検知信号が入力されたことを検知する
検知回路を備え、該検知回路の出力信号により冗長メモ
リデコード回路を不活性化するようにしたものである。
積回路は、主メモリアレイ及び冗長メモリアレイと、検
知信号入力端子に検知信号が入力されたことを検知する
検知回路を備え、該検知回路の出力信号により冗長メモ
リデコード回路を不活性化するようにしたものである。
【０００９】
【作用】この発明においては、検知信号入力端子に検知
信号が入力されたことを検知する検知回路を備え、該検
知回路から発生される信号で冗長メモリデコーダ回路を
不活性化するようにしたから、この状態でテスト信号を
入力する等して得られた結果から置換した主メモリアレ
イのメモリセルの番地を検知することができる。
信号が入力されたことを検知する検知回路を備え、該検
知回路から発生される信号で冗長メモリデコーダ回路を
不活性化するようにしたから、この状態でテスト信号を
入力する等して得られた結果から置換した主メモリアレ
イのメモリセルの番地を検知することができる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
を示し、図において、図３と同一符号は同一または相当
部分を示し、７は冗長メモリデコーダ４ａ，４ｂに接続
し、通常の動作時には用いられないＮＣピンと呼ばれる
無接続端子６（検知信号入力端子）からの検知信号であ
る電圧変化を受けて駆動する検知回路である。また、図
２はこの検知回路７の具体的な一回路例を示す図であ
り、通常の動作とは関わりがなく、電圧が印加されてお
らず開放されている状態の無接続端子６にはゲートとソ
ースが短絡した型のＮｃｈＴｒ８ａ，８ｂ，８ｃ，８ｄ
が直列接続され、さらにこの直列回路のＮｃｈＴｒ８
ｃ，８ｄ間にはインバータ９が接続され、該インバータ
９の他端はその反転動作時に冗長メモリデコード回路４
ａ，４ｂが不活性となるように冗長メモリデコード回路
４ａ，４ｂを中心に要所に接続されている。
する。図１はこの発明の一実施例による半導体集積回路
を示し、図において、図３と同一符号は同一または相当
部分を示し、７は冗長メモリデコーダ４ａ，４ｂに接続
し、通常の動作時には用いられないＮＣピンと呼ばれる
無接続端子６（検知信号入力端子）からの検知信号であ
る電圧変化を受けて駆動する検知回路である。また、図
２はこの検知回路７の具体的な一回路例を示す図であ
り、通常の動作とは関わりがなく、電圧が印加されてお
らず開放されている状態の無接続端子６にはゲートとソ
ースが短絡した型のＮｃｈＴｒ８ａ，８ｂ，８ｃ，８ｄ
が直列接続され、さらにこの直列回路のＮｃｈＴｒ８
ｃ，８ｄ間にはインバータ９が接続され、該インバータ
９の他端はその反転動作時に冗長メモリデコード回路４
ａ，４ｂが不活性となるように冗長メモリデコード回路
４ａ，４ｂを中心に要所に接続されている。
【００１１】次に冗長メモリアレイと置き換えられた主
メモリアレイのメモリセルの番地を検索する方法につい
て説明する。一般的に無接続端子６へ印加する電圧には
様々なものが考えられ、例えば無接続及びＧＮＤに落と
すか、ＶCCに引く等が考えられる。しかしここでは通常
の動作時には検知回路７が動作しないようにして、冗長
メモリ３ａ，３ｂを置換した番地を調査したいときのみ
動作させるために無接続端子６に高電圧を印加する方法
を用いる。
メモリアレイのメモリセルの番地を検索する方法につい
て説明する。一般的に無接続端子６へ印加する電圧には
様々なものが考えられ、例えば無接続及びＧＮＤに落と
すか、ＶCCに引く等が考えられる。しかしここでは通常
の動作時には検知回路７が動作しないようにして、冗長
メモリ３ａ，３ｂを置換した番地を調査したいときのみ
動作させるために無接続端子６に高電圧を印加する方法
を用いる。
【００１２】まず無接続端子６に高電圧が印加されてい
ない場合にはインバータ９にはＬレベルが印加されてい
るためその出力はＨとなっている。そして無接続端子６
に高電圧が印加されると、無接続端子６に接続されるＮ
ｃｈトランジスタ８ａ，８ｂ，８ｃはそれぞれゲートと
ソースが短絡しているため、トランジスタ８ｃのドレイ
ン出力部分、つまりノード１０には３つのトランジスタ
のしきい値電圧がドロップした電位となり、例えば無接
続端子６に高電圧として８Ｖが印加されると、ノード１
０は、各トランジスタ８ａ，８ｂ，８ｃのしきい値を
１．０Ｖとすると、約５Ｖ程度の電位となる。そしてこ
の電位変化を受けてインバータ９がＨからＬを出力する
ように反転動作するようにインバータ９のレシオを決定
する。
ない場合にはインバータ９にはＬレベルが印加されてい
るためその出力はＨとなっている。そして無接続端子６
に高電圧が印加されると、無接続端子６に接続されるＮ
ｃｈトランジスタ８ａ，８ｂ，８ｃはそれぞれゲートと
ソースが短絡しているため、トランジスタ８ｃのドレイ
ン出力部分、つまりノード１０には３つのトランジスタ
のしきい値電圧がドロップした電位となり、例えば無接
続端子６に高電圧として８Ｖが印加されると、ノード１
０は、各トランジスタ８ａ，８ｂ，８ｃのしきい値を
１．０Ｖとすると、約５Ｖ程度の電位となる。そしてこ
の電位変化を受けてインバータ９がＨからＬを出力する
ように反転動作するようにインバータ９のレシオを決定
する。
【００１３】そしてインバータ９からの出力電位変化で
冗長メモリデコーダ４ａあるいは４ｂが不活性化され、
例えばこの状態で全アドレス信号を順次入力する等して
主デコーダ２ａ，２ｂを動作させて主メモリのみをアク
セスする。すると欠陥メモリセルの番地に相当するアド
レスが入力された場合、その番地に相当する主デコード
回路のポリシリコンヒューズがブローされているため正
常な信号は出力されない。このようにして得られた出力
結果に基づいて不良ビットのアドレスを検知することが
できる。
冗長メモリデコーダ４ａあるいは４ｂが不活性化され、
例えばこの状態で全アドレス信号を順次入力する等して
主デコーダ２ａ，２ｂを動作させて主メモリのみをアク
セスする。すると欠陥メモリセルの番地に相当するアド
レスが入力された場合、その番地に相当する主デコード
回路のポリシリコンヒューズがブローされているため正
常な信号は出力されない。このようにして得られた出力
結果に基づいて不良ビットのアドレスを検知することが
できる。
【００１４】このように本実施例によれば、無接続端子
６から入力される外部電圧のレベルを検出する外部電圧
検知回路７を設け、高電圧が印加されたときに冗長メモ
リデコーダ４ａ（４ｂ）が不活性となるように構成した
ので、この状態でテスト信号を入力すると、主メモリ１
ａ（１ｂ）あるいは主デコード回路２ａ（２ｂ）が選択
され、この出力結果により欠陥メモリセルのアドレスを
検知することができ、チップをパッケージに収納した状
態においても不良解析等を行うことができる。
６から入力される外部電圧のレベルを検出する外部電圧
検知回路７を設け、高電圧が印加されたときに冗長メモ
リデコーダ４ａ（４ｂ）が不活性となるように構成した
ので、この状態でテスト信号を入力すると、主メモリ１
ａ（１ｂ）あるいは主デコード回路２ａ（２ｂ）が選択
され、この出力結果により欠陥メモリセルのアドレスを
検知することができ、チップをパッケージに収納した状
態においても不良解析等を行うことができる。
【００１５】また上記外部電圧検知回路７の入力段のト
ランジスタ直列接続体の個数を調整することで、無接続
端子６に電圧値ＶCC（通常５Ｖ）が印加されても、トラ
ンジスタ８ｃ後段のノードはかなり電圧が低下、つまり
２Ｖに低下し、インバータ９のレシオを高電圧でのみ動
作するよう決定したので、不良ビットのアドレス検出希
望時のみしか動作することがなく、内部回路の誤動作を
招くことはない。
ランジスタ直列接続体の個数を調整することで、無接続
端子６に電圧値ＶCC（通常５Ｖ）が印加されても、トラ
ンジスタ８ｃ後段のノードはかなり電圧が低下、つまり
２Ｖに低下し、インバータ９のレシオを高電圧でのみ動
作するよう決定したので、不良ビットのアドレス検出希
望時のみしか動作することがなく、内部回路の誤動作を
招くことはない。
【００１６】なお上記実施例では、２組の主メモリ，冗
長メモリ及びそれらのデコード回路を備えたものを用い
て説明したが、これは２組以外の組数であってもよいこ
とはいうまでもない。
長メモリ及びそれらのデコード回路を備えたものを用い
て説明したが、これは２組以外の組数であってもよいこ
とはいうまでもない。
【００１７】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、検知信号入力端子に検知信号が入力さ
れたことを検知する検知回路を備え、該検知回路から発
生される信号で冗長メモリデコーダ回路を不活性化する
ようにしたから、この状態でテスト信号を入力する等し
て得られた結果から置換したアドレスの番地を検知する
ことができ、パッケージされた製品において冗長メモリ
を使用した際の特性の影響などの調査を容易に行うこと
ができ、従来のようにパッケージ開封をしなくても冗長
メモリを使用した主メモリアレイのアドレスが検出さ
れ、不良解析，特性評価の迅速化を図ることができると
いう効果がある。
積回路によれば、検知信号入力端子に検知信号が入力さ
れたことを検知する検知回路を備え、該検知回路から発
生される信号で冗長メモリデコーダ回路を不活性化する
ようにしたから、この状態でテスト信号を入力する等し
て得られた結果から置換したアドレスの番地を検知する
ことができ、パッケージされた製品において冗長メモリ
を使用した際の特性の影響などの調査を容易に行うこと
ができ、従来のようにパッケージ開封をしなくても冗長
メモリを使用した主メモリアレイのアドレスが検出さ
れ、不良解析，特性評価の迅速化を図ることができると
いう効果がある。
【図１】この発明の一実施例による半導体集積回路の概
略構成図。
略構成図。
【図２】この発明の一実施例による半導体集積回路の外
部電圧検出回路の一回路例を示す図。
部電圧検出回路の一回路例を示す図。
【図３】従来の半導体集積回路の概略構成図。
１ａ，１ｂ 主メモリ ２ａ，２ｂ 主デコード回路 ３ａ，３ｂ 冗長メモリ ４ａ，３ｂ 冗長メモリデコード回路 ５ 冗長プログラム回路 ６ 無接続端子 ７ 冗長メモリ検知回路 ８ａ，８ｂ，８ｃ，８ｄ ゲート，ソースが短絡された
ＮｃｈＴｒ ９ インバータ
ＮｃｈＴｒ ９ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7013−4Ｍ 21/82
Claims (1)
- 【請求項１】 複数のメモリセルを有する主メモリアレ
イと、該主メモリアレイの欠陥メモリセルと置換するた
めに設けられ、複数のメモリセルを有する冗長メモリア
レイと、上記主メモリアレイの欠陥メモリセルに対応す
るアドレス信号を検知し上記冗長メモリアレイの置換メ
モリセルを選択するための冗長メモリデコード回路とを
備えた半導体集積回路において、 検知信号を受ける検知信号入力端子と、 該検知信号入力端子に検知信号が入力されたことを検知
して、上記冗長メモリデコード回路を不活性化する検知
回路を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263278A JPH0572301A (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263278A JPH0572301A (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572301A true JPH0572301A (ja) | 1993-03-26 |
Family
ID=17387247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3263278A Pending JPH0572301A (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572301A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966335A (en) * | 1997-08-22 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having circuit for changing electrical characteristics |
| US11319149B2 (en) | 2016-08-04 | 2022-05-03 | Opex Corporation | Automated storage and retrieval system with detector for detecting items extending beyond dimensional threshold |
-
1991
- 1991-09-12 JP JP3263278A patent/JPH0572301A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966335A (en) * | 1997-08-22 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having circuit for changing electrical characteristics |
| US11319149B2 (en) | 2016-08-04 | 2022-05-03 | Opex Corporation | Automated storage and retrieval system with detector for detecting items extending beyond dimensional threshold |
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