DE69115741T2

DE69115741T2 - Kurzschlussdetektor für Speichermatrix

Info

Publication number: DE69115741T2
Application number: DE69115741T
Authority: DE
Inventors: Robert A Kertis
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-04-10
Filing date: 1991-03-26
Publication date: 1996-09-05
Anticipated expiration: 2011-03-27
Also published as: EP0451595B1; JPH04228200A; EP0451595A2; JP3258676B2; EP0451595A3; DE69115741D1; US5181205A

Description

Diese Erfindung bezieht sich auf statische Random-Speicher ("SRAMs"). Insbesondere bezieht sie sich auf eine Schaltung, die in ein SRAM eingefügt werden kann, um die Erkennung von Leistungsversorgungskurzschlüssen innerhalb Matrizen der SRAM-Speicherzellen zu vereinfachen.
Eine gattungsgleiche SRAM-Speicherzelle ist in Fig. 1a gezeigt. Der Aufbau und Betrieb solcher Zellen ist bekannt. In der dargestellten Zelle ist der Transistor T&sub1; der Treiber und der Transistor T&sub3; die Last für einen Inverter, der mit einem zweiten, aus Transistoren T&sub2; und T&sub4; gebildeten Inverter kreuzgekoppelt ist, welche beiden Inverter einen Speicher-Flipflop bilden. Wenn der Transistor T&sub2; ein ist und Transistor T&sub1; aus ist, ist der Ausgang Q eine logische 1 (hier +5V). Mit tiefliegender Zellenauswählleitung (0V) sind die Transistoren T&sub5; und T&sub6; aus, und die Zelle ist von beiden Bitleitungen isoliert. Wenn die Speicherzelle gelesen wird, sobald die Zeilenauswählleitung hochgeht (+5V), koppeln die Transistoren T&sub5; und T&sub6; die Bitleitungen an die Zelle, und ein Ausgang Q erscheint auf der Bitleitung D.
Wie in Fig. 1b gezeigt, ist ein Leseverstärker mit der Bitleitung verbunden, um eine Ausgangspufferung zu schaffen, und der richtige Logikpegel erscheint an der Leseausgangsleitung. In einer Schreiboperation wird die ausgewählte Zeile von Zellen mit den Bitleitungen verbunden, und Q oder wird gesetzt bzw. rückgesetzt durch eine logische 1 (+5V), plaziert auf der Bitleitung D bzw. durch die Schreibverstärker, während eine logische 0 (0V) auf der komplementären Bitleitung plaziert wird. In diesem SRAM mit nichtdestruktivem Auslesen dauert der Zustand des Flipflops an, solange an den Chip Leistung geliefert wird, und er wird nicht verändert durch die Leseoperation. Es sollte verständlich sein, daß ein SRAM-Chip viele tausende solcher Speicherzellen umfaßt.
In normalen Operationen haben die Transistoren T&sub1; und T&sub2; eine bestimmte Menge an Kapazität, in Fig. 1a als Kondensatoren C&sub1; und C&sub2; gezeigt. Wenn Vdd gegen Vss kurzgeschlossen wäre infolge eines Herstellungsfehlers, würde eine bestimmte Zeitdauer benötigt, bevor die auf entweder C&sub1; oder C&sub2; vorhandene Ladung (die Natur des Flipflops erfordert, daß entweder Q oder hochliegt (+5V), jedoch nicht beide) durch die Transistoren T&sub3; und T&sub4; an Vss abgeführt wird. Diese Entladezeit ist oft hoch im Vergleich mit der Zeitperiode, die für den Zugriff auf die Speicherzelle erforderlich ist und mit der Frequenz solcher Zugriffe. Es ist deshalb durchaus möglich, Daten mehrere Male aus einer Zelle mit einem solchen Kurzschluß auszulesen, bevor die Ladung hinreichend abgeführt ist, um das Vorhandensein des Kurzschlusses zu erkennen.
Diese lange Entladezeit macht das Testen für diesen Typ von Kurzschluß zu einem langen, umständlichen und teuren Prozeß. Ein Verfahren und/oder eine Vorrichtung, die den Prozeß des Testens bezüglich solcher Leistungsversorgungskurzschlüsse und deren Erkennung beschleunigen kann, ist wünschenswert.
Das Dokument EP-A-0 146 975 offenbart eine Kurzschlußerkennungsschaltung, eingefügt in einen programmierbaren Nur-Lese-Speicher, so daß eine ausgewählte positive Spannung über jeder Speicherzelle angelegt werden kann, um die Erkennung von Kurzschlüssen vor dem Programmieren zwischen Bitleitungen und Wortleitungen und Kurzschlüsse oder Lecks in einer Speicherzelle zu ermöglichen. Durch Messen des Stromes, der in die Bitleitungen fließt, können Kurzschlüsse oder lecke Verbindungen innerhalb Speicherzellen in unprogrammierten Komponenten vor der tatsächlichen Auslieferung an einen Kunden erkannt werden. Der Kurzschlußerkennungsschaltkreis ist von dem Speicher während des Normalbetriebes desselben isoliert, so daß er keinen nachteiligen Einfluß auf den Betrieb des PROM hat.
Die vorliegende Erfindung, wie in den unabhängigen Ansprüchen definiert, schafft ein Verfahren zum Testen einer Matrix von SRAM-Speicherzellen bezüglich Leistungsversorgungskurzschlüssen. Sie schafft auch eine Schaltung für das Erkennen solcher Kurzschlüsse in Verbindung mit dem Testverfahren. Gemäß einer Ausführungsform wird jede Zeile von Speicherzellen individuell aktiviert und abgetastet. Jede Zeilenauswählleitung ist mit einer gemeinsamen Stromleseleitung verbunden, die ihrerseits mit einem Stromleseschaltkreis gekoppelt ist. Im Betrieb wird jede aufeinanderfolgende Zeile von Speicherzellen aktiviert. Wenn die Spannungsversorgung (Vdd) für die betreffende Zeile von Zellen gegen Masse (Vss) oder irgendeine niedrigere Spannung aus irgendeinem Grunde kurzgeschlossen ist, wird ein Strom durch die Stromleseleitung fließen und wird erkannt durch den Stromleseschaltkreis.
Die Schaltung, die einzelne Zeilen der Speicherzellen für das Testen auswählt, bildet auch ein Mittel für die zugeordnete Identifikation des Speicherchips. Bestimmte Sicherungen innerhalb der Auswählschaltung können selektiv geöffnet werden, und das Muster offener Sicherungen liefert die Identifikationsinformation.
Die vorliegende Erfindung wird nun im Detail unter Bezugnahme auf die folgenden Figuren beschrieben.
Fig. 1a zeigt eine typische SRAM-Speicherzelle;
Fig. 1b zeigt den Schreib- und den Leseverstärker, angekoppelt an die SRAM-Speicherzelle;
Fig. 2 zeigt den Stromlesezeilenauswählschaltkreis;
Fig. 3 ist ein detailliertes Schema des Zeilenauswählschaltkreises; und
Fig. 4 ist ein detailliertes Schema des Stromleseschaltkreises.
Fig. 1a zeigt, wie jede SRAM-Speicherzelle nach dem Stand der Technik individuell an eine Zeilenauswählleitung und an Vdd, hier, nur als Beispiel +5V, angekoppelt ist. In der vorliegenden Erfindung, wie in Fig. 2 gezeugt, empfängt die SRAM-Zelle Vdd', wobei Vdd zuerst an R&sub1; gekoppelt ist, welcher Widerstand die Stromhöhe begrenzt, die durch die Spannungsversorgungsleitung zu der Speicherzelle fließt. Jede Zelle ist mit einer Zeilenleitung gekoppelt, in Fig. 2 als Zeilenleitungen N und N + 1 gezeigt. Da der jeweilige Aufbau der Speicherzellen für das Verständnis der vorliegenden Erfindung nicht relevant ist, sind die Zellen in Fig. 2 nicht illustriert. Für die Zwecke dieser Beschreibung genügt es, festzustellen, daß jede Zelle mit dem in Fig. 2 gezeigten Stromlesezeilenwählschaltkreis mittels der Zeilenwählleitung der Speicherzelle und ihrer Vdd'-Spannungsversorgungsleitung gekoppelt ist. Es kann irgendeine beliebige Anzahl von Zeilen von Speicherzellen vorliegen.
Die Zeilenleitung N und die Speicherzellenversorgung Vdd'N sind an die Gates von PMOS-Transistor T&sub8; bzw. T&sub9; gekoppelt. In ähnlicher Weise sind die Gates von Transistoren T&sub1;&sub0; bzw. T&sub1;&sub1; an die Speicherzellenversorgung Vdd'N+1 bzw. Zeilenleitung N + 1 gekoppelt.
Bei diesem Typ von SRAM-Matrix kann die Spannungsversorgung Vdd' für die Zelle unerwünschterweise entweder gegen Vss oder möglicherweise mit einer Zeilenleitung kurzgeschlossen sein, die aktiv niedrig (0V) ist als Ergebnis eines Herstellungsdefektes. Solche Kurzschlüsse können erkannt werden durch Anwendung dieser Erfindung in einem Testmodus. Wenn die vorliegende Erfindung in ihrem Testmodus verwendet wird, wird jede aufeinanderfolgende Zeile von Speicherzellen abgetastet. Wenn eine Zeile aktiv wird (Zeile N beispielsweise), schaltet der PMOS-Transistor T&sub8; durch. Wenn Vdd' nach unten aus irgendeinem Grunde kurzgeschlossen ist, wird auch der Transistor T&sub9; durchschalten. Strom wird dann durch die Stromleseleitung 20 (Fig. 2) zu dem Stromleseschaltkreis 30 fließen. Der Stromleseschaltkreis erkennt, wie noch erläutert wird, selbst kleine Stromflüsse durch die Stromleseleitung, wenn das SRAM getestet wird. Er gibt ein Logiksignal aus zur Anzeige dafür, daß solch ein Stromfluß erkannt wurde.
Ein detailliertes Schema des Zeilenwählschaltkreises ist in Fig. 3 gezeigt. Wie erwähnt, wirken die Transistoren T&sub8; und T&sub9;, deren Gates mit dem Zeilenauswählsignal bzw. Vdd', der isolierten Speichermatrixversorgungsspannung gekoppelt sind, zum Erkennen von Kurzschlüssen in der Matrix zwischen Vdd' und entweder Vss oder dem Zeilenwählsignal, das aktiv niedrig liegt. Dies erfolgt durch Auswählen einer bestimmten Zeile, wodurch das Wählsignal der betreffenden Zeile niedrig wird und der Transistor T&sub8; einschaltet. Wenn Vdd' niedrigliegt als Ergebnis eines Kurzschlusses, wird der Transistor T&sub9; einschalten, und Strom wird längs der SSTENS-Leitung (Stromleseleitung 20, Fig. 2) zu dem Stromleseschaltkreis 30 (Fig. 2) während des Stromversorgungskurzschlußtestmodus fließen. Der Transistor T&sub1;&sub2; ist ein Hochziehtransistor für das Zeilenwähisignal, welcher einen hohen Spannungspegel von Vdd für nicht gewählte Zeilenwähleitungen aufrechterhält.
Ein anderes Merkmal des Zeilenwählschaltkreises ist, daß er ein Schaltkreisidentifikationskodierschema liefert. Dies erfolgt in ähnlicher Weise wie die Spannungsversorgungskurzschlußprüfung. Das Zeilenwählsignal wählt die entsprechende Zeile. Wenn die Sicherung F&sub1; nicht offen ist, wird Strom durch die IDSENS-Signalleitung fließen. Es gibt eine Sicherung pro Zeile von Speicherzellen, und sie kann geöffnet oder ungeöffnet sein, um die Chip-Charge und Waferzahl oder andere gewünschte Information zu kodieren. Widerstände R&sub2;, R&sub3; und R&sub4; werden verwendet, um die obere Versorgung Vdd' der Speicherzelle von der externen Versorgung Vdd zu isolieren. Dies begrenzt den Strom, der fließen kann, wenn ein Kurzschluß auftritt, auf etwa ein 1 ma. Wenn die Sicherung F&sub2; öffnet, endet der Stromfluß vollständig.
Eine detaillierte schematische Zeichnung des Stromleseschaltkreises 30 ist in Fig. 4 gezeigt. Das MODUS-Signal wird verwendet, um während des Testmodus den Leseschaltkreis einzuschalten. Im Testmodus wird der Knoten A auf Vdd - 2Vbe gesetzt (Transistor T&sub2;&sub2; und T&sub2;&sub4; liefern die erforderlichen 2Vbe-Abfälle) als ein Referenzspannungspegel für das Gate des PMOS-Transistors T&sub2;&sub6;. T&sub2;&sub6; dient als eine Kaskodekomponente, gekoppelt mit der unteren Schiene der Schaltung 30.
Das Modus-Signal liegt tief, wenn es sich nicht im Matrixspannungsversorgungskurzschlußtestmodus befindet. Der Transistor T&sub2;&sub3; ist aus, und der Transistor T&sub2;&sub1; ist ein, was den Knoten A auf der Versorgungsspannung Vdd hält. Transistor T&sub2;&sub6; seinerseits schaltet aus und ermöglicht Widerstand R&sub1;, den Knoten B niedrig zu halten. Transistorpaare T&sub2;&sub9;/T&sub3;&sub1;, T&sub3;&sub2;/T&sub3;&sub4; und T&sub3;&sub5;/T&sub3;&sub7; wirken als Inverter, so daß dann, wenn der Knoten B niedrig liegt, der Ausgang ("OUT") des Schaltkreises hochliegt.
Im Testmodus ist das MODUS-Signal hoch. Dies schaltet die Transistoren T&sub2;&sub1; und T&sub2;&sub5; aus und schaltet den Transistor T&sub2;&sub3; ein. Mit eingschaltetem Transistor T&sub2;&sub3; wird der Knoten A auf Vdd - 2Vbe, den Spannungsabfall durch T&sub2;&sub2; und T&sub2;&sub4;, vorgespannt Der Knoten B wird seine Spannung ändern, wenn Strommodulation längs des SENSLINE-Signals im Testmodus auftritt. Wenn Strom erfaßt wird, wird der Knoten B ansteigen und die drei Inverter auslösen, welche das Ausgangssignal OUT ansteuern.
Das Betaverhältnis für den ersten Inverter (T&sub2;&sub9;/T&sub3;&sub1;) ist niedrig, um dem Knoten B, der einen kleinen Spannungshub hat, zu ermöglichen, die drei Inverter auszulösen. Bipolartransistoren T&sub2;&sub7; und T&sub2;&sub8; werden verwendet, um den Niederspannungspegel auf ein bestimmtes Minimum auf der SENSLINE- Signalleitung zu klemmen, um die SENSLINE-Spannung daran zu hindern, herumgekoppelt zu werden. Der Transistor T&sub2;&sub6; klemmt den hochliegenden Pegel des SENSLINE-Signals auf Vdd - 2Vbe +Vtp.
Obwohl die vorliegende Erfindung unter den spezifischen Bedingungen eines BICMOS-SRAM beschrieben wurde, ist ihre Brauchbarkeit nicht darauf begrenzt. Ihre Verwendung in irgendeinem Typ von SRAM oder sogar in einem dynamischen RAM-Speicher ist ohne weiteres in Auge zu fassen. Deshalb sollte diese Anmeldung nicht in einem begrenzenden Sinne gelesen werden.

Claims

1. Ein Verfahren für das Testen einer Speicherzellenmatrix bezüglich Kurzschlüssen, wobei die Zellen in Zeilen angeordnet sind, welches Verfahren umfaßt:

Ankoppeln der Zellen der Matrix an eine Mehrzahl von Zeilenauswählleitungen und eine Stromerfassungsleitung (20), wobei jede Zeile von Speicherzellen an eine andere Zeilenauswählleitung angekoppelt ist,

Ankoppeln der Stromerfassungsleitung an einen Stromdetektorschaltkreis (30), gekennzeichnet durch die Schritte:

sequentielles Aktivieren jeder Zeilenauswählleitung; und

Erfassen, ob irgendein Strom durch die Stromerfassungsleitung fließt, wenn die Zeilenauswählleitung aktiviert ist.

2. Das Verfahren nach Anspruch 1, bei dem das Ankoppeln jeder Zeilenauswählleitung an den Stromdetektorschaltkreis auf Befehl eines Computers erfolgt, der an die Speicherzellenmatrix angekoppelt ist.

3. Das Verfahren nach Anspruch 1, bei dem der Schritt der Aktivierung jeder Zeilenauswählleitung sequentiell auf Befehle erfolgt, empfangen von einem Computer, an den die Speicherzellenmatrix angekoppelt ist.

4. Eine Schaltung für das Erkennen von Spannungsversorgungskurzschlüssen in einer Matrix von statischen Random-Speicherzellen, wobei die Zellen in Zeilen angeordnet sind und jede Zeile an eine Zeilenauswählleitung angekoppelt ist, welche Zellen eine Leistungsversorgung aufweisen, welche Schaltung gekennzeichnet ist durch:

einen ersten (T8) und zweiten (T9) PMOS-Transistor, die in Serie geschaltet sind, wobei deren Gates an die Spannungsversorgung (V'dd) für die Zellen bzw. die Zeilenauswählleitung angekoppelt sind, die Source des ersten Transistors an die Leistungsversorgung gekoppelt ist, das Drain des ersten Transistors und die Source des zweiten Transistors miteinander gekoppelt sind;

eine Stromerfassungsleitung (20), angekoppelt an das Drain des zweiten PMOS-Transistors; und

einen Stromerfassungsschaltkreis (30), angekoppelt an die Stromerfassungsleitung, welche ein logisches Ausgangssignal liefert, wenn Strom in der Stromerfassungsleitung fließt.

5. Die Schaltung nach Anspruch 4, bei der der zweite Transistor mit seinem Gate an eine externe Leistungsversorgung (VDD) angekoppelt ist.

6. Die Schaltung nach Anspruch 5, bei der es ein Paar von ersten und zweiten Transistoren für jede Zeile von Speicherzellen gibt.

7. Die Schaltung nach Anspruch 4, bei der der Stromerfassungsschaltkreis umfaßt:

ein erstes Schaltnetzwerk (T21, T23), angekoppelt an einen ersten Schaltungsknoten (A), welches erste Schaltnetzwerk angekoppelt ist zum Empfang eines Testmoduseingangssignals, welches erste Schaltnetzwerk den ersten Schaltungsknoten mit der Leistungsversorgungsspannung vorspannt, wenn das Testmoduseingangssignal niedrig liegt, und den ersten Schaltungsknoten auf eine niedrigere Spannung vorspannt, wenn das Testmodussignal hoch liegt;

Stromerfassungtransistormittel (T25, T26), angekoppelt an die Stromerfassungsleitung, an den ersten Schaltungsknoten und an einen zweiten Schaltungsknoten (B), welche Stromerfassungstransistormittel Strom führen von der Stromerfassungsleitung, wenn das Testmoduseingangssignal hoch liegt, wobei die Spannung am zweiten Schaltungssknoten zunimmt, wenn zunehmender Strom durch die Stromerfassungstransistormittel fließt; und

einen Inverterausgangsschaltkreis (T29-T37) für das Ausgeben eines hohen Spannungssignals, wenn die Spannung an dem zweiten Schaltungsknoten über einen vorbestimmten Wert ansteigt, angekoppelt an den zweiten Schaltungsknoten.

8. Die Schaltung nach Anspruch 7, bei der der Inverterausgangsschaltkreis ferner drei logische Invertergatter umfaßt, die in Serie zusammengekoppelt sind, so daß ein niedriger Eingangswert ein hoher Ausgangswert wird.