DE69123379T2

DE69123379T2 - Halbleiterspeichervorrichtung

Info

Publication number: DE69123379T2
Application number: DE69123379T
Authority: DE
Inventors: Shuji Murakami; Tomohisa Wada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-03-20
Filing date: 1991-03-19
Publication date: 1997-04-24
Anticipated expiration: 2011-03-20
Also published as: EP0448364B1; US5301155A; DE69123379D1; EP0448364A2; EP0448364A3

Description

HINTERGRUND DER ERFINDUNG

Feld der Erfindung

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervorrichtungen, und genauer bezieht sie sich auf Halbleiterspeichervorrichtungen, bei denen die Testzeit für einen Testbetrieb derselben reduziert werden kann.

Beschreibung des technischen Hintergrundes

Fig. 4 ist eine Blockdarstellung, die einen Schaltungsaufbau eines gewöhnlichen statischen Speichers mit wahlfreiem Zugriff vom CMOS-Typ zeigt. Unter Bezugnahme auf Fig. 4, ein statischer Speicher mit wahlfreiem Zugriff vom CMOS-Typ (im folgenden als "SRAM" bezeichnet) weist ein Speicherzellenfeld 1, das zweidimensional in Zeilen- und Spaltenrichtung angeordnete Speicherzellen aufweist, einen X-Dekoder 31 zum Auswählen von Zellen in dem Speicherzellenfeld 1 in der Zeilenrichtung und einem Y-Dekoder zum Übertragen eines Signals, das Zellen in dem Speicherzellenfeld 1 in der Spaltenrichtung auswählt, an einen Multiplexer 3 auf. Der Wert aus einer Speicherzelle, der durch den Multiplexer 3 übertragen wird, wird durch einen Leseverstärker 4 erkannt und verstärkt. Der durch den Leseverstärker 4 verstärkte Wert wird durch eine Ausgabepufferschaltung 10 aus einem SRAM 30 übertragen. Der Multiplexer 3 weist außerdem Schreibschaltungen 12 zum Übertragen von geschriebenen Daten an Speicherzellen auf. Ein Wert wird einer Schreibschaltung 12 von einem Dateneingabepuffer 15 übertragen. Sowohl die Ausgabepufferschaltung 10 als auch der Dateneingabepuffer 15 sind mit einem Daten-Eingabe/Ausgabe-Anschluß 16 verbunden, über den ein Wert in/aus den/dem Chip übertragen wird.
Eingangssignale des X-Dekoders 31 und des Y-Dekoders 32 werden durch einen X-Adress-Puffer 43 bzw. einen Y-Adress-Puffer 44 gemacht. Die Daten werden dem X-Adress-Puffer 43 und dem Y-Adress-Puffer 44 als Eingaben durch einen X-Adress-Eingabeanschluß 45 und einen Y-Adress-Eingabeanschluß 46 zugeführt. Der SRAM 30 weist weiter einen Chipauswahleingabeanschluß 17 zum Eingeben eines Signais, das den Chipbetriebszustand des SRAM 30 zwischen Auswahl/Nicht-Auswahl umschaltet, einen Lese/Schreib-Steuereingabeanschluß 18, dem ein Signal, das Lese/Schreib-Zustände des Chip steuert, eingegeben wird, und eine Lese/Schreib-Steuerschaltung 19, die ein Chipauswahleingabesignal und ein Lese/Schreib-Steuereingabesignal zur Steuerung innerhalb des Chip empfängt, auf.
In Fig. 4 ist ein SRAM 30, der eine 4-Bit-Konfiguration, die gleichzeitig vier Werte verarbeitet, aufweist, gezeigt. Dementsprechend ist das Speicherzellenfeld 1 in vier Unterfelder geteilt, die entsprechend als I/01, I/02, I/03, I/04 bezeichnet sind. Vier Sätze von Leseverstärkern 4, Schreibschaltungen 12, Ausgabepuffern 10, Dateneingabepuffern 15 und Datenausgabeanschlüssen 16 sind entsprechend vorgesehen, von denen jeder einem der vier oben beschriebenen Unterfelder entspricht.
Als nächstes wird der Betrieb eines herkömmlichen SRAM 30 beschrieben. Ein X-Adress-Eingabesignal wird einem X-Adress-Puffer 43 durch einen X-Adress- Eingabeanschluß 45 als eine Eingabe zugeführt, und sein Ausgabesignal wird durch einen X-Dekoder 31 zum Auswählen einer einzelnen Zeile in dem Speicherzellenfeld 1 dekodiert. In derselben Art und Weise wird ein Y-Adress- Eingabesignal einem Y-Adress-Puffer 44 durch einen Y-Adress-Eingabeanschluß 46 zugeführt. Sein Ausgabesignal wird durch einen Y-Dekoder 32 dekodiert und eine einzelne Spalte in jedem Unterfeld wird durch den Multiplexer 3 ausgewählt.
Wenn ein Chipauswahleingabesignal über einen Chipauswahleingabeanschluß 17 zum Setzen des Chips in einen ausgewählten Modus zugeführt wird, werden Lese/Schreib-Betriebsabläufe aus/in den/dem SRAM 30 freigegeben. Wenn ein Signal über einen Lese/Schreib-Steuereingabeanschluß 18 zum Auswählen eines Lesemodus eingeben wird, werden der Leseverstärker 4 und der Daten-Eingabe/Ausgabe-Puffer 10 durch eine Lese/Schreib-Steuerschaltung 19 aktiviert. Die Schreibschaltung 12 und der Dateneingabepuffer 15 werden deaktiviert. Der Wert aus einer Speicherzelle in einer Spalte, die durch den Y-Dekoder 32 unter den Speicherzellen in einer Zeile, die durch den X-Dekoder 31 ausgewählt ist, ausgewählt ist, wird an den Leseverstärker 4 über den Multiplexer 3 übertragen und durch den Leseverstärker 4 verstärkt. Der Wert wird zu dem Ausgabepuffer 10 übertragen und als eine Ausgabe durch den Ausgabepuffer 10 an einen Daten-Eingabe/Ausgabe-Anschluß 16 des SRAM 30 geliefert.
Andererseits werden, wenn ein Schreibmodussignal durch den Lese/Schreib- Steuereingabeanschluß 18 eingegeben wird, dann Leseverstärker 4 und Daten- Eingabe/Ausgabe-Puffer 10 durch die Lese/Schreib-Schaltung 19 deaktiviert. Schreibschaltungen 12 und Dateneingabepuffer 15 werden aktiviert. Vergleichbar zu dem Lesemodus wird der Wert des Daten-Eingabe/Ausgabe-Anschlusses 16 zu einer ausgewählten Speicherzelle durch den Dateneingabepuffer 15 und die Schreibschaltung 12 übertragen und in die Speicherzelle geschrieben.
Wenn ein Nicht-Auswahl-Modussignal einem Chipauswahleingabeanschluß 17 zugeführt wird, werden, unabhängig von einem Zustand des Lese/Schreib- Steuereingabeanschlusses 18, alle Leseverstärker 4, Schreibschaltungen 12, Datenausgabepuffer 10 und Dateneingabepuffer 15 deaktiviert. Dementsprechend sind sowohl der Lese- als auch der Schreibbetrieb verboten.
Als nächstes wird der Schaltungsaufbau um die Speicherzellen im Detail beschrieben. Fig. 5 ist eine Darstellung, die eine Schaltungsaufbau in einem einzelnen Unterfeld eines typischen SRAM zeigt, der dem in Fig. 4 durch V bezeichneten Abschnitt entspricht. Der X-Dekoder 31 ist mit einer Mehrzahl von UND-Gattern, die eine Mehrzahl von Eingängen aufweisen, aufgebaut. Der Multiplexer 3 weist eine Mehrzahl von n-Kanal-MOSFETs auf. Eine Speicherzelle 20 ist mit einer Ausgabesignalleitung des X-Dekoders 31 oder einer Zeilenauswahlleitung (einer Wortleitung) 22 und einem Bitleitungspaar 21 verbunden. In dem Speicherzellenfeld list eine Bitleitungsklemmschaltung (Bitleitungslast) 23 zum Klemmen des Potentials der Bitleitung 21 auf ein gegebenes Potential vorgesehen.
Ein X-Adress-Eingabesignal wird letztendlich durch den X-Dekoder 31 dekodiert, eine aus einer Anzahl von Wortleitungen 22 wird ausgewählt, und Speicherzellen 20 werden mit Bitleitungen 21 verbunden. Ein Y-Adress-Eingabesignal wird letztendlich durch den Y-Dekoder 32 dekodiert und ein Paar aus den Bitleitungspaaren 21 wird mit einem Leseverstärker 4 und einer Schreibschaltung 12 durch den Multiplexer 3 verbunden. Als ein Ergebnis wird der Wert aus/in einer/eine einzelne(n) Speicherzelle 20, die durch das X- Adress-Eingabesignal und das Y-Adress-Eingabesignal spezifiziert ist, gelesen oder geschrieben.
Ein Test zum Herausfinden eines Defekt/Nicht-Defekt wird für einen solchen SRAM 30, wie er in den Fig. 4 und 5 gezeigt ist, benötigt. Bei diesem Test können, da der in den Figuren gezeigte SRAM vier Daten-Eingabe/Ausgabe- Anschlüsse 16 aufweist, vier Bit von Speicherzellen gleichzeitig getestet werden.
Die Details solcher Betriebsabläufe eines SRAM sind z.B. in den US-Patenten mit den Nummern 4 542 486 und 4 161 040 beschrieben.
In einem gewissen Testverfahren werden vier identische Daten in die 4 Bit von Speicherzellen geschrieben und ausgelesen. Da die Daten der vier gleichzeitig getesteten Speicherzellen identisch sind, kann ein Test ausgeführt werden, indem überprüft wird, ob identische Daten als Ausgaben von vier Leseverstärkern 4 ausgelesen werden, ohne daß Daten, die durch Lesebetriebsabläufe an Daten-Eingabe/Ausgabe-Anschlüssen 16 des Chip erscheinen, individuell untersucht werden. Ein solches Testverfahren ist z.B. in den US-Patenten mit den Nummern 4 464 750 und 4 654 849 und in den japanischen Patentveröffentlichungen mit den Nummern 57-179997 und 61-51700 beschrieben.
Fig. 6 zeigt Bedingungen in dem Fall eines Speicherzellenfeldes 1, das in eine Mehrzahl von Blöcken unterteilt ist, wenn ein SRAM eine große Kapazität aufweist. In der Figur entspricht (1) dem in Fig. 4 gezeigten Speicherzellenfeld 1 und (2) zeigt ein Beispiel, daß in zwei unterteilt ist. Da die Speicherkapazität (die Zahl der Speicherzellen) bezüglich der beiden Felder (1) und (2) dieselbe ist, ist die Länge der Wortleitung 22 gleich 1/2. Da die Wortleitung 22 allgemein aus einem Widerstand gebildet ist, ist der Widerstand der Wortleitung 22 gleich 1/2. Ebenso ist die Anzahl der Speicherzellen 20 auf einer einzelnen Wortleitung 22 gleich 1/2 und die durch die Wortleitung 22 getriebene Kapazität ist gleich 1/2. Als ein Ergebnis ist CR (Widerstand Kapazität- Produkt), das eine Verzögerungszeit bezüglich des Lesens/Schreibens einer Speicherzelle 20 anzeigt, gleich 1/4, was die Auswahlgeschwindigkeit der Speicherzelle 20 beschleunigt, was in einem Vorteil der Beschleunigung resultiert. Die Speicherzelle 20 des SRAM verbraucht eine große Strommenge, wenn sie ausgewählt ist (wenn das Potential der Wortleitung 22 H erreicht). Wie in (2) aus Fig. 6 gezeigt ist, kann durch Teilen des Speicherzellenfeldes 1 die Anzahl der Speicherzellen 20, die zur selben Zeit ausgewählt sind, auf 1/2 reduziert werden. Als ein Ergebnis kann der Stromverbrauch des Speicherzellenfeldes 1 reduziert werden. Dementsprechend ist, selbst falls das Speicherzellenfeld 1 in eine Anzahl von Blöcken unterteilt ist, allgemein nur eine Wortleitung in einem Block ausgewählt.
Fig. 7 ist eine Blockdarstellung, die eine Abschnitt zeigt, in dem ein Ausgabesignal eines SRAM, der zwei oder mehr Blöcke 1 eines Speicherzellenfeldes aufweist, verarbeitet wird. In Fig. 7 sind zur Vereinfachung ein Dateneingabepuffer 15, eine Schreibschaltung 12, ein X-Adress-Puffer 43, ein Y-Adress- Puffer 44, ein Y-Dekoder 32 usw. weggelassen.
Im Allgemeinen wird, wenn ein Speicherzellenfeld 1 in eine Mehrzahl von Blöcken unterteilt ist, der Test des Speicherzellenfeldes 1 aufeinanderfolgend für jeden Block ausgeführt. Das ist so, da, wie oben beschrieben wurde, Speicherzellenblöcke, die nicht im Gebrauch sind, nicht ausgewählt sind, um den Stromverbrauch zu reduzieren. Das heißt sozusagen, die Speicherfeldblöcke, bei denen ein Test nicht angewendet wird, sind in normalen Wartebedingungen. Die Inhalte derselben werden als nächstes spezifisch beschrieben.
Unter Bezugnahme auf Fig. 7, ein Speicherzellenfeld 1 ist in einen Speicherzellenfeldblock A, einen Speicherzellenfeldblock B, etc. unterteilt. Leseverstärker 4a und 4b, die jeweils mit einem Speicherzellenfeldblock A und B verbunden sind, sind mit Datenausgabeleitungen durch Übertragungsgatter 41A bzw. 41B verbunden, und jede Datenausgabeleitung ist mit einem Daten-Eingabe/Ausgabeanschluß 16 durch eine Ausgabepufferschaltung 10 verbunden. Die Datenausgabeleitung ist mit einer Datenüberprüfungsschaltung 5 verbunden, und eine Ausgabe von der Datenüberprüfungsschaltung 5 wird als eine Ausgabe aus dem Chip durch einen Chip-Durchprüfungsdatenausgabeanschluß 24 geliefert.
Der Fall, in dem der Speicherzellenfeldblock A getestet wird, wird beschrieben. Der Leseverstärker 4a des Blocks A ist dann mit dem Ausgabepuffer 10 und der Datenüberprüfungsschaltung 5 über das Übertragungsgatter 41a durch einen Blockselektor BS1 verbunden. Nach Vervollständigung des Tests des Blockes A wird der Leseverstärker 4a des Blocks A durch den Blockselektor BS1 getrennt. Nachfolgend wird der Leseverstärker 4b des Blocks B mit der Datenüberprüfungsschaltung 5 und dem Ausgabepuffer 10 durch das Übertragungsgatter 41b anstelle dessen verbunden.
Eine solche Teilung eines SRAM in eine Mehrzahl von Blöcken ist z.B. in IEEE Journal of Solid-state Circuits, Vol SC-22, No. 5, October 1987 "A34-ns 1Mbit CMOS SRAM Using Triple Polysilicon" beschrieben.
Die Blockselektorsignale BS1, BS2 werden von einer Testmodusauswahlschaltung (nicht gezeigt) geliefert.
Als nächstes wird ein spezifisches Testverfahren unter Bezugnahme auf Fig. 8 beschrieben. Fig. 8 ist eine Darstellung, die schematisch Bedingungen zum Testen einer Testeinrichtung mit einem LSI-Speicher-Tester 35 zeigt. Unter Bezugnahme auf Fig. 8, der LSI-Speicher-Tester 35 weist einen Eingabesignalausgabeabschnitt 36 zum Ausgeben eines vorbestimmten Eingabesignals an die Testeinrichtung und einen Ausgabesignalbestimmungsabschnitt 37 zum Durchführen einer Bestimmung, ob die Testeinrichtung defekt ist oder nicht, durch Vergleichen eines Ausgabesignals von der Testeinrichtung mit dem Eingabesignal auf. Ein Eingabesignal (das ein Adreßsignal und ein Steuersignal enthält) wird der Testeinrichtung von dem LSI-Speicher-Tester 35 zugeführt. Ein Vergleich wird zwischen einem erwarteten Wert, von dem erwartet wird, daß er als eine Ausgabe von der Testeinrichtung geliefert wird, und einem tatsächlichen Ausgabesignal der Testeinrichtung gemacht, um zu sehen, ob die Testeinrichtung normal funktioniert oder nicht. Wenn der in Fig. 7 gezeigte SRAM 30 eine Testeinrichtung ist, wird eine Bestimmung gemacht, wie sie unten beschrieben wird. Die Datenüberprüfungsschaltung 5 ist eine Exklusiv-ODER-Schaltung. Die Ausgabewerte von jedem Leseverstärker 4a und 4b sollten ursprünglich miteinander übereinstimmen, so daß eine Bestimmung durch die Datenüberprüfungsschaltung 5 gemacht wird, daß der SRAM nur defekt ist, wenn nicht alle der Werte übereinstimmen, und L wird einem Überprüfungsdatenausgabeanschluß 24 als ein FALL-Signal zugeführt.
Eine herkömmliche Ralbleiterspeichervorrichtung war wie oben beschrieben aufgebaut. Nur eine Datenüberprüfungsschaltung 5 war für eine Mehrzahl von Speicherzellenfeldblöcken vorgesehen. Dementsprechend war es notwendig, aufeinanderfolgend jeden Block des Speicherzellenfeldes zu testen, um zu sehen, ob eine Mehrzahl von Speicherzellenfeldblöcken defekt/nicht-defekt war. Die Bedingungen werden unter Bezugnahme auf Fig. 9 beschrieben. Das heißt, falls eine Überprüfungszeit für einen einzelnen Speicherzellenfeldblock als T&sub0; ausgedrückt wird, wobei ein Speicherzellenfeld in 16 Blöcke unterteilt ist, ist die Testzeit T = 16 x T&sub0;, wie in der Figur gezeigt ist. Das heißt, es gab ein Problem eines Anstiegs bei dem Herstellungskosten, da ein Anstieg der Kapazität eines Speichers die Anzahl der Blöcke eines Speicherzellenfeldes erhöht, was die Testzeit erhöht.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Zeit zu reduzieren, die für einen Test von defekt/nicht-defekt in einer Halbleiterspeichervorrichtung mit großer Kapazität notwendig ist.
Es ist eine andere Aufgabe der Erfindung, Herstellungskosten bei einer Halbleiterspeichervorrichtung mit großer Kapazität zu reduzieren.
Es ist eine nochmals weitere Aufgabe der vorliegenden Erfindung, eine Testzeit von defekt/nicht-defekt in einem Testverfahren einer Halbleitervorrichtung mit großer Kapazität zu reduzieren.
Es ist eine abermals weitere Aufgabe der Erfindung, ein Testverfahren bereitzustellen, bei dem Herstellungskosten bei einer Halbleiterspeichervorrichtung mit großer Kapazität reduziert werden können.
Die obigen Aufgaben der Erfindung können durch eine Halbleiterspeichervorrichtung, die die Merkmale des Anspruchs 1 aufweist, erreicht werden.
Eine Speicherzellenbestimmungsschaltung ist in jedem aus einer Mehrzahl von Speicherzellenfeldblöcken vorgesehen, und ein Betrieb von mindestens einer Mehrzahl von Speicherzellenfeldblöcken wird gleichzeitig untersucht. Als ein Ergebnis kann in einer Halbleiterspeichervorrichtung eine Bestimmung schnell ausgeführt werden, ob Speicherzellen defekt oder nicht-defekt sind.
In einem anderen Aspekt der vorliegenden Erfindung weist ein Bestimmungsverfahren für eine Halbleiterspeichervorrichtung, die eine Mehrzahl von Blöcken enthält, die jeweils ein Feld von Speicherzellen enthalten, die Schritte entsprechend des Anspruchs 9 auf.
Da die Betriebsabläufe einer Mehrzahl von Speicherzellenfeldblöcken gleichzeitig untersucht werden, ist es nicht notwendig, wie in einem herkömmlichen Fall eine Mehrzahl von Speicherzellenblöcken individuell zu Testen. Als ein Ergebnis wird ein Testverfahren für eine Halbleiterspeichervorrichtung bereitgestellt, bei dem eine Bestimmung über defekt/nicht-defekt von Speicherzellen schnell gemacht werden kann.
Das Vorhergehende und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Verbindung mit den begleitenden Zeichnungen genommen wird, noch anschaulicher.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A und 1B sind Blockdarstellungen eines SRAM als einer Ausführungsform einer Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung.
Fig. 2 ist eine Darstellung zum Beschreiben von Wirkungen der vorliegenden Erfindung.
Fig. 3 ist eine Darstellung, die die Zeitabhängigkeit eines Defekts einer Halbleiterspeichervorrichtung zeigt.
Fig. 4 ist eine Blockdarstellung, die die Gesamtheit eines SRAM zeigt, der den Hintergrund der vorliegenden Erfindung zeigt.
Fig. 5 ist eine Darstellung, die eine Hauptabschnitt eines SRAM zeigt.
Fig. 6 ist eine Darstellung zum Beschreiben einer Teilung eines Speicherzellenfeldes.
Fig. 7 ist eine Blockdarstellung, die einen Hauptabschnitt eines herkömmlichen SRAM zeigt.
Fig. 8 ist eine Darstellung zum Beschreiben eines Testverfahrens eines SRAM.
Fig. 9 ist eine Darstellung zum Beschreiben herkömmlicher Probleme.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Figuren beschrieben. Fig. 1A ist eine Blockdarstellung, die einen Hauptabschnitt einer Halbleiterspeichervorrichtung zeigt, die eine Ausführungsform der vorliegenden Erfindung zeigt. Fig. 1A entspricht Fig. 7, die bei dem technischen Hintergrund beschrieben wurde. Dieselben Bezugszeichen sind denselben oder entsprechenden Abschnitten wie denjenigen in Fig. 7 zugeordnet und die Beschreibung derselben wird nicht wiederholt. Unter Bezugnahme auf Fig. 1 A, eine Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung weist Datenüberprüfungsschaltungen 5, die mit entsprechenden Leseverstärkern einer Mehrzahl von Speicherzellenfeldblöcken A und B verbunden sind, und Überprüfungsdatensteuerschaltungen 6 auf, die jeweils auf eine Ausgabe einer Datenüberprüfungsschaltung 5 und eine Eingabe von einem der Signale , reagieren, die eine Ausführung einer vorbestimmten Datenüberprüfung zum Liefern eines Signals FAIL als eine Ausgabe, die anzeigt, daß die entsprechenden Speicherfeldblöcke A, B nicht-defekt oder defekt sind. Die Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung enthält eine ODER-Schaltung 27, die mit einem Überprüfungsdatenausgabesignal beliefert wird, das für jeden Speicherzellenfeldblock geliefert wird, und als eine Ausgabe ein Signal liefert, das entsprechend dem Signal anzeigt, ob die Gesamtheit des SRAM 30 ein nicht-defektes/defektes Produkt ist.
Die ODER-Schaltung 27 weist einen Widerstand 7, der mit einem Stromversorgungspotential Vcc verbunden ist und MOSFETs 8a und 8b, die als Reaktion auf Signale von Überprüfungsdatensteuerschaltungen 6 entsprechender Speicherzellenfeldblöcke A und B arbeiten. Eine Ausgabe von der ODER- Schaltung 27 wird durch eine Pufferschaltung 11 von einem Überprüfungsdatenausgabeanschluß 24 nach außen geliefert.
Als nächstes wird der Betrieb des in Fig. 1A gezeigten SRAM beschrieben. Bei dem SRAM 30, der in Fig. 1A gezeigt ist, sind ein normaler Betriebsmodus, der normales Lesen/Schreiben usw. ausführt, und ein Testmodus, der Datenüberprüfungsschaltungen 5 verwendet, vorgesehen. In dem Testmodus wird eine Datenüberprüfung unter Verwendung einer Datenüberprüfungsschaltung 5 ausgeführt. Wie in Fig. 1A gezeigt ist, können, falls eine Datenüberprüfungsschaltung 5 für jeden Speicherzellenfeldblock A und B vorgesehen ist, eine Mehrzahl von Blöcken gleichzeitig überprüft werden. Falls insgesamt 16 Blöcke vorhanden sind, ist es bei einem herkömmlichen Verfahren notwendig, aufeinanderfolgend 16 Blöcke zu testen, wie in Fig. 9 gezeigt ist. Falls jedoch der Test ausgeführt wird, während gleichzeitig zwei Blöcke auf einmal aktiviert sind, sind offensichtlich acht aufeinanderfolgende Tests ausreichend. Als ein Ergebnis kann die Testzeit verglichen mit dem herkömmlichen Fall auf 1/2 reduziert werden, wie in Fig. 2 gezeigt ist. Außerdem, falls der Test gleichzeitig zu vier Blöcken gegeben wird, sind vier aufeinanderfolgende Tests ausreichend, so daß die Testzeit auf 1/4 reduziert wird.
In dem Testmodus werden Signale BSA1, BSA2 usw., die anzeigen, daß eine Überprüfung für die entsprechenden Speicherzellenfeldblöcke A und B ausgeführt wird, von einer Testmodusauswahlschaltung (nicht gezeigt) in einen Nicht-Auswahl-Zustand gebracht, und die Übertragungsgatter 41a und 41b werden AUS-geschaltet. Gleichzeitig werden Signale und zum Aktivieren entsprechender Blöcke als Ausgaben von einer Testmodusauswahlschaltung (nicht gezeigt) geliefert. Mit den Signalen und , die "L" (aktivieren) erreichen, werden die spezifizierten Speicherzellenfeldblöcke A und B ausgewählt. Eine Ausgabe des überprüften Ergebnisses von der Überprüfungsdatensteuerschaltung 6 wird an die ODER-Schaltung 27 übertragen und das Überprüfungsergebnis wird als eine Ausgabe von dem Überprüfungdatenausgabeanschluß 24 über die Pufferschaltung 11 geliefert.
Als nächstes werden spezifische Überprüfungsinhalte beschrieben. Es wird nun angenommen, daß z.B. eine Überprüfung des Speicherzellenfeldblockes A ausgeführt wird. Zuerst wird das Übertragungsgatter 41a nicht-ausgewählt, und ein Signal wird als eine Ausgabe auf "L" geliefert. Die identischen Daten werden in den Speicherzellenfeldblock A im voraus durch Daten-Eingabe/Ausgabe-Anschlüsse 16, Dateneingabepuffer und Schreibschaltungen (in der Figur nicht gezeigt) eingeschrieben. Die Datenüberprüfungsschaltung 5 wird von einer Exklusiv-NOR-Schaltung gebildet, die ein "H"-Signal als eine Ausgabe nur dann liefert, wenn die Ausgabedaten von entsprechenden Speicherzellen gleich sind. Dementsprechend werden, wenn der Speicherzellenfeldblock A normal ist, die identischen "L"-Daten geliefert, so daß ein Ausgabesignal der Datenüberprüfungsschaltung 5 "H" erreicht. Das Signal und ein Ausgabesignal von der Datenüberpüfungsschaltung 5 werden der Überprüfungsdatensteuerschaltung 6 zugeführt. Die Überprüfungsdatensteuerschaltung 6 wird von einer NOR-Schaltung gebildet. Falls der Speicherzellenfeldblock A normal ist, so wie ein Eingabesignal von "L" und das der Überprüfungsdatensteuerschaltung 6 gleich "H" ist, ein Ausgabesignal FAIL 1 von der Überprüfungsdatensteuerschaltung 6 auf "L". Das Signal schaltet den MOSFET 8a AUS und das Potential eines Knotens Na ist "H". Als ein Ergebnis wird ein Signal "L" als eine Ausgabe von dem Überprüfungsdatenausgabeanschluß 24 geliefert.
Wenn eine Überprüfung einer Mehrzahl von Blöcken A und B ausgeführt wird, wird sie wie unten beschrieben ausgeführt. Überprüfungsdaten von einer Mehrzahl von Speicherzellenfeldblöcken A, B werden der ODER-Schaltung 27 zugeführt. Falls die Speicherzellenfeldblöcke A, B, die gleichzeitig überprüft werden, normal sind, sind die Potentiale an entsprechenden Knoten Na, Nb alle auf "H". Als ein Ergebnis wird ein Signal "L" als eine Ausgabe durch den Überprüfungsdatenausgabeanschluß 24 nach außen geliefert. Als ein Ergebnis wird eine Bestimmung gemacht, daß die überprüften Speicherzellenfeldblöcke A, B normal sind.
Falls andererseits z.B. der Speicherzellenfeldblock A defekt ist, wird die Überprüfung wie unten beschrieben ausgeführt. Das heißt, wenn selbst eine einzelne Speicherzelle 20 in dem Speicherzellenfeldblock A defekt ist, wird ein Ausgabesignal der Datenüberprüfungsschaltung 5 als ein "L"-Signal geliefert. Als ein Ergebnis erreicht ein Ausgabesignal von der Überprüfungsdatensteuerschaltung 6 "H" und ein MOSFET 8 wird AN-geschaltet. Als ein Ergebnis erreicht ein Ausgabesignal von dem Überprüfungsdatenausgabeanschluß 24 "H" und der überprüfte Speicherzellenfeldblock A wird als defekt angesehen.
Die ODER-Schaltung 27 wird als eine Schaltung zum gleichzeitigen Untersuchen von Signalen einer Mehrzahl von Speicherzellenfeldblöcken A, B, die hier zu überprüfen sind, verwendet. Die Schaltung dient jedoch nur zum gleichzeitigen Bewerten einer Mehrzahl von Ausgabesignalen, so daß sie nicht auf eine ODER-Schaltung begrenzt ist und z.B. die nachfolgenden Annäherungen genommen werden können.
Das heißt, ein Ausgabesignal der Überprüfungsdatensteuerschaltung 6 jedes Blockes kann aus einem Chip ohne irgendeine Verarbeitung geliefert werden oder Daten von Ausgaben von Überprüfungsdatensteuerschaltungen können teilweise genommen werden, um als Ausgaben aus dem Chip geliefert zu werden, oder eine Ausgabe einer Überprüfungsdatensteuerschaltung 6 kann aus dem Chip geliefert werden, wie in Fig. 1B gezeigt ist.
Als nächstes werden die Inhalte, die in Fig. 1B gezeigt sind, beschrieben. Fig. 1B zeigt einen Abschnitt, der in Fig. 1A durch eine gestrichelte Linie umgeben ist, welches eine schematische Darstellung ist, die einen Abschnitt nach der Überprüfungsdatensteuerschaltung 6, die für jeden Block vorgesehen ist, zeigt.
Eine der Ausgaben von n Datensteuerschaltungen 6 wird mit einem Steuersignal ausgewählt, welches Signal nach außen ausgegeben wird.
Des weiteren ist bei der vorliegenden Ausführungsform die Datenüberprüfungsschaltung 5 aus einer Exklusiv-NOR-Schaltung gebildet, welche die Ausgabedaten von Speicherzellenfeldblock A, B überprüft. Andererseits kann durch Erhöhen der Anzahl der Eingaben der Datenüberprüfungsschaltung 5 um eine, eine Bestimmung gemacht werden, ob Speicherzellenfeldblöcke A, B, defekt/nicht-defekt sind, indem ein erwarteter Wert von Daten darin eingebracht wird. Falls diese Annäherung genommen wird, tritt das Problem nicht auf, bei dem eine Bestimmung auf nicht-defekt gemacht wird, wenn alle Speicherzellenfelder 20, die die Speicherzellenfeldblöcke A, B bilden, defekt sind.
Als nächstes werden andere Anwendungen der vorliegenden Erfindung beschrieben. Im allgemeinen wird ein Einbrenntest mit hoher Temperatur und einer hohen Spannung ausgeführt, um eine Bestimmung auszuführen, ob Halbleiterspeichervorrichtungen nicht-defekt oder defekt sind. Die allgemeine Zeitabhängigkeit von Störungen von Halbleiterspeichervorrichtungen ist wie in Fig. 3 gezeigt. Das heißt, sie kann in einen anfänglichen Störungsbereich a, der beim anfänglichen Gebrauch auftritt, einen zufälligen Störungsbereich b, der mit einem konstanten Prozentsatz entsprechend des Niveaus der Herstellungstechnologie auftritt, und einen Abnützungsstörungsbereich c, der aufgrund einer sogenannten Lebensdauergrenze auftritt, unterteilt werden. Unter diesen Bereichen sind b und c grundlegende Fehler, die eine Verbesserung in der Zuverlässigkeitstechnologie benötigen. Andererseits können die Störungen in dem Bereich a durch Früherkennung entfernt werden. Der Vorgang des absichtlichen Beschleunigens des Auftretens von Fehlern in diesem Bereich wird als "Altern" bezeichnet. Ein Beschleunigungsverfahren, bei dem Vorrichtungen für eine vorbestimmte Zeit in einer Hochtemperaturatmosphäre angeordnet werden, in denen eine hohe Spannung produziert wird, wird allgemein verwendet. Obwohl die Spannung und Temperatur von der Vorrichtung abhängen, werden Werte, die eine Konvergenz von anfänglichen Schwierigkeiten in dem kürzesten Zeitraum ohne Zerstörung verwirklichen können, als eine Testspannung und eine Testtemperatur ausgewählt.
Solche anfänglichen Schwierigkeiten treten z.B. aufgrund eines Durchbruchs einer Gateoxidschicht auf. Die Details über einen solchen Einbrenntest sind z.B. in "VLSI TECHNOLOGY", S.M. Sze, McGraw-Hill beschrieben.
Bei der Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung kann eine Mehrzahl von Speicherzellenfeldblöcken gleichzeitig in einem solchen Einbrenntest getestet werden, so daß seine Zeit merklich reduziert werden kann.
Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels und nicht zum Zweck der Begrenzung genommen werden kann, der Umfang der vorliegenden Erfindung ist nur durch die Begriffe der anhängenden Ansprüche begrenzt.

Claims

1. Halbleiterspeichervorrichtung, die aufweist:

eine Mehrzahl von Speicherzellen, die zwischen einer Mehrzahl von Blöcken (A, B) aufgeteilt sind;

Adressierungsmittel zum Auswählen einer Wortgruppe aus den Speicherzellen innerhalb jedes Blockes (A, B); und

einen Datenausgabebus zum Zuführen von Daten aus einer ausgewählten Wortgruppe innerhalb jedes Blockes (A, B) zu einem Ausgabeanschluß;

ein Betriebsbestimmungsmittel (5, 6) für jeden Block (A, B) zum Testen der Gültigkeit einer ausgewählten Wortgruppe von Daten;

Mittel zum Schreiben identischer Daten in jede Speicherzelle einer ausgewählten Wortgruppe in jedem von mindestens zwei Blöcken aus den Blöcken (A, B);

wobei die Vorrichtung dadurch gekennzeichnet ist, daß sie Mittel zum parallelen Adressieren einer Wortgruppe von Speicherzellen in mindestens zwei Blöcken aus den Blöcken (A, B), in die die identischen Daten geschrieben wurden; und

Mittel, die jedem der Blöcke (A, B) zugeordnet sind, zum Ausführen einer Bestimmung, ob die Ausgabedaten von allen adressierten Zellen innerhalb jedes Blockes identisch sind, um so die Gültigkeit eines Wortes, das aus jedem der Blöcke (A, B) gelesen ist, für jeden Adressauswahlbetrieb zu testen, aufweist.

2. Vorrichtung nach Anspruch 1, bei der jede Wortgruppe ein Acht-Bit-Byte von Daten ist.

3. Vorrichtung nach Anspruch 1 oder Anspruch 2, bei der das Betriebsbestimmungsmittel ein erstes Logikgatter (5) aufweist, das zum Kombinieren der Bits eines ausgewählten Wortes angeordnet ist, wobei, während eines Testbetriebes, dasselbe logische Niveau in jedes Bit eines adressierten Wortes geschrieben ist.

4. Vorrichtung nach Anspruch 3, bei der die Ausgabe von dem ersten Logikgatter (5) einem zweiten Logikgatter (6) zugeführt wird, wobei das zweite Logikgatter (6) als eine zweite Eingabe die Ausgabe einer Testmodusauswahl schaltung empfängt

5. Vorrichtung nach Anspruch 3 oder Anspruch 4, bei der das erste Logikgatter (5) ein Exklusiv-ODER-Gatter ist und eine Ausgabe, die eine Fehlerbedingung anzeigt, produziert wird, falls nicht alle der Eingaben des ersten Gatters auf demselben logischen Niveau sind.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, die eine dritte logische Schaltung (27) zum Kombinieren von Testergebnissen, die für eine Mehrzahl von Blöcken produziert worden sind, aufweist.

7. Vorrichtung nach Anspruch 6, bei der Testergebnisse, die von allen der Blöcke produziert sind, der dritten logischen Schaltung (27) zum Erzeugen eines gemeinsamen Fehleranzeigesignals zugeführt werden.

8. Vorrichtung nach Anspruch 6 oder 7, bei der die dritte logische Schaltung (27) eine ODER-Schaltung ist.

9. Verfahren zum Bestimmen, ob eine Halbleiterspeichervorrichtung defekt ist, das die Schritte aufweist:

Aufteilen einer Mehrzahl von Speicherzellen zwischen einer Mehrzahl von Blöcken (A, B);

Auswählen einer Wortgruppe aus den Speicherzellen innerhalb jedes Blockes (A, B); und

Zuführen von Daten aus einer ausgewählten Wortgruppe innerhalb jedes Blockes (A, B) zu einem Ausgabeanschluß;

Testen der Gültigkeit einer ausgewählten Wortgruppe von Daten;

wobei das Verfahren dadurch gekennzeichnet ist, daß es die weiteren Schritte

des Schreibens von identischen Daten in jede Speicherzelle aus einer ausgewählten Wortgruppe in jedem Block von mindestens zwei Blöcken der Blöcke (A, B) und

des parallelen Adressierens von mindestens zwei der Blöcke (A, B), in die identische Daten geschrieben wurden, zum Erhalten eines Ausgabetestsignals für jeden Block, um so die Gültigkeit eines Wortes, das aus jedem der Blöcke (A, B) gelesen worden ist, für jeden Adreßauswahlbetrieb zu testen, aufweist.