DE4127688A1 - Halbleiterspeichereinrichtung mit einem testschaltkreis und betriebsverfahren hierfuer - Google Patents

Description

Die Erfindung betrifft Halbleiterspeichereinrichtungen und insbeson­ dere eine Halbleiterspeichereinrichtung mit einem Testschaltkreis sowie ein Betriebsverfahren hierfür.

In den letzten Jahren ist der Anstieg der Testzeit signifikant ge­ worden, da die Größe der Halbleitereinrichtungen zugenommen hat. Als Verfahren zur drastischen Reduzierung der Testzeit ist in 1989 IEEE International Solid-State Circuits Conference Digest of Technical Papers, S. 244-245 ein Zeilenmodustest vorgeschlagen worden. In Übereinstimmung mit diesem Zeilenmodustest werden alle Speicherzel­ len, die mit einer Wortleitung verbunden sind, gleichzeitig gete­ stet, um die Prüfung mehrerer Bits auf einmal zu ermöglichen. Dies läßt eine signifikante Verminderung der Testzeit erwarten.

Fig. 31 zeigt die Struktur der Hauptkomponenten einer herkömmlichen dynamischen Halbleiterspeichereinrichtung mit Zeilenmodustestfunk­ tion.

Bezüglich Fig. 31 sind eine Mehrzahl von Bitleitungspaaren BL, und eine Mehrzahl von Wortleitungen WL senkrecht zueinander angeord­ net, wobei sich eine Speicherzelle MC am jeweiligen Kreuzungspunkt befindet. Die Mehrzahl von Wortleitungen WL ist mit einem Zeilende­ koder 3 verbunden, der einen Dekoder 31 und einen Worttreiber 32 aufweist. Ein Leseverstärker 50 ist mit dem jeweiligen Bitleitungs­ paar BL, verbunden. Jedes Bitleitungspaar BL, ist über N-Kanal MOS-Transistoren 121, 122 und N-Kanal MOS-Transistoren 125, 126 mit dem Ein-/Ausgabeleitungspaar I/O, verbunden. Die Transistoren 121, 122, 125 und 126 implementieren ein Transfergatter. Den Gates der Transistoren 125 und 126 wird von einem Spaltendekoder 4 ein Spaltenauswahlsignal Yi (i = 1, 2, ...) zugeführt. Ein Vergleichs­ schaltkreis 100 und ein Latch-Schaltkreis 110 sind entsprechend je­ dem Bitleitungspaar BL, gebildet.

Der Zeilendekoder 3 ist von einem extern angelegten Zeilenadreßsi­ gnal RA abhängig, um eine der Mehrzahl von Wortleitungen WL auszu­ wählen und deren Potential auf einen H-Pegel anzuheben. Der Spalten­ dekoder 4 ist von einem extern angelegten Spaltenadreßsignal CA ab­ hängig, um eines der Mehrzahl von Bitleitungspaaren BL, auszuwäh­ len und den Gates der entsprechenden Transistoren 125 und 126 ein Spaltenauswahlsignal Yi mit H-Pegel zuzuführen. Damit wird eine Speicherzelle MC ausgewählt, wodurch Daten über das Ein­ /Ausgabeleitungspaar I/O, in die ausgewählte Speicherzelle MC geschrieben oder in der ausgewählten Speicherzelle MC gespeicherte Daten über das Ein-/Ausgabeleitungspaar I/O, zu einer externen Quelle ausgelesen werden.

Im folgenden wird der Zeilenmodustest beschrieben. Beim Zeilenmodu­ stest werden extern angelegte Erwartungsdaten zuerst in einem Latch- Schaltkreis 110 gespeichert. Die aus der Speicherzelle MC, die mit der ausgewählten Wortleitung WL verbunden ist, ausgelesenen Daten und die im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten wer­ den von einem Vergleichsschaltkreis 100 verglichen. Damit wird eine Mehrzahl von Speicherzellen MC, die mit einer Wortleitung WL verbun­ den sind, auf einmal geprüft.

Nun wird als erstes das Schreiben von Testdaten in die Speicherzelle MC erläutert.

Die vom Spaltendekoder 4 ausgewählten Transistoren 125 und 126 wer­ den durchgeschaltet. Hierdurch werden die über das Ein-/Ausgabeleitungspaar I/O, zugeführten externen Testdaten an die Knoten NA und NB übertragen. Diese Testdaten werden im Latch-Schalt­ kreis 110 gespeichert. Die im Latch-Schaltkreis 110 gespeicherten Testdaten stellen zum Testzeitpunkt die Erwartungsdaten dar. Zu die­ sem Zeitpunkt befindet sich das Signal TR auf einem L-Pegel. Die Transistoren 121 und 122 sind gesperrt, und die Testdaten an den Kno­ ten NA und NB werden nicht zum Bitleitungspaar BL, übertragen. Durch aufeinanderfolgendes Auswählen einer Mehrzahl von Paaren von Transistoren 125 und 126 durch den Spaltendekoder 4 werden Testdaten nacheinander in einer Mehrzahl von Latch-Schaltkreisen 110 gespei­ chert.

Das Signal TR steigt auf einen H-Pegel an. Hierdurch schalten die Transistoren 121 und 122 durch. Eine der Mehrzahl von Wortleitungen WL wird durch den Zeilendekoder 3 ausgewählt. Hierdurch werden die im Latch-Schaltkreis 110 gespeicherten Testdaten in alle mit der Wortleitung WL verbundenen Speicherzellen MC eingeschrieben. Durch aufeinanderfolgendes Auswählen einer Mehrzahl von Wortleitungen WL durch den Zeilendekoder 3 werden Testdaten in alle Speicherzellen MC eingeschrieben.

Im folgenden wird das Auslesen der in den Speicherzellen MC gespei­ cherten Testdaten und der Vergleich der ausgelesenen Testdaten mit den Erwartungsdaten erläutert.

Eine der Mehrzahl von Wortleitungen WL wird vom Zeilendekoder 3 aus­ gewählt. Hierdurch werden Testdaten aus der Speicherzelle MC, die mit der ausgewählten Wortleitung WL verbunden ist, auf das entspre­ chende Bitleitungspaar BL, ausgelesen. Die ausgelesenen Testdaten werden vom entsprechenden Leseverstärker 50 verstärkt.

Das Signal LTE steigt auf einen H-Pegel an, während das Signal TR weiterhin auf dem L-Pegel bleibt. Dies schaltet die N-Kanal MOS- Transistoren 123 und 124 durch. Als Ergebnis werden die aus der je­ weiligen Speicherzelle MC ausgelesenen Testdaten zu den entsprechen­ den Vergleichsschaltkreisen 100 übertragen. Jedem Vergleichsschalt­ kreis 100 werden die im Latch-Schaltkreis 110 gespeicherten Erwar­ tungsdaten über Knoten NA, NB und NV, NW zugeführt. Jeder Ver­ gleichsschaltkreis 100 vergleicht die aus der Speicherzelle MC aus­ gelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten, um das Vergleichsergebnis auf die Erfassungsleitung LTS auszugeben.

Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten für alle Ver­ gleichsschaltkreise 100 überein, so wird das Potential der Erfas­ sungsleitung LTS auf einem H-Pegel gehalten. Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten in wenigstens einem Ver­ gleichsschaltkreis nicht mit den im Latch-Schaltkreis gespeicherten Erwartungsdaten überein, so wird das Potential der Erfassungsleitung LTS auf einen L-Pegel entladen.

Fig. 32 zeigt die Struktur des Vergleichsschaltkreises 100 und des Latch-Schaltkreises 110 der Fig. 31 im Detail.

Der Vergleichsschaltkreis 100 weist N-Kanal MOS-Transistoren 101-104 und der Latch-Schaltkreis 110 N-Kanal MOS-Transistoren 111, 112 so­ wie P-Kanal MOS-Transistoren 113, 114 auf.

Erreicht das Spaltenauswahlsignal Yi durch den Spaltendekoder 4 (Fig. 31) einen H-Pegel, so schalten die Transistoren 125 und 126 durch. Hierdurch werden extern zugeführte Testdaten über das Ein-/Ausgabeleitungspaar I/O, zu den Knoten NA und NB übertragen und im Latch-Schaltkreis 110 gespeichert. Erreicht das Signal CRE einen H-Pegel und das Signal einen L-Pegel, so werden sowohl der N-Ka­ nal MOS-Transistor 127 als auch der P-Kanal MOS-Transistor 128 durchgeschaltet. Hierdurch wird das Potential des H-Pegels des Kno­ tens NA oder NB auf den Pegel der Versorgungsspannung und das Poten­ tial des L-Pegels auf den Massepegel eingestellt.

Zum Testzeitpunkt wird das Potential des Knotens NC vorher durch Durchschalten des N-Kanal MOS-Transistors 103 mit dem Signal LTR auf einen L-Pegel eingestellt. Das Potential der Erfassungsleitung LTS wird vorher auf einen H-Pegel gesetzt.

Wenn das Signal LTE auf einen H-Pegel ansteigt, während das Signal TR auf einem L-Pegel bleibt, so schalten die Transistoren 123 und 124 durch. Hierdurch werden die Knoten NE und NF der Bitleitungs­ paare BL, mit dem Vergleichsschaltkreis 100 verbunden. Befindet sich das Potential des Knotens NA auf einem H-Pegel und das Poten­ tial des Knotens NB auf einem L-Pegel, so ist der Transistor 102 durchgeschaltet und der Transistor 101 gesperrt.

Werden aus der Speicherzelle MC korrekte Testdaten ausgelesen, so befindet sich das Potential des Knotens NE auf einem H-Pegel und das Potential des Knotens NF auf einem L-Pegel. Das Potential des Knotens NC bleibt auf einem L-Pegel. Daher sperrt der N-Kanal MOS-Transistor 104, und das Potential des Knotens ND der Erfassungsleitung LTS bleibt auf einem H-Pegel.

Werden aus der Speicherzelle MC fehlerhafte Daten ausgelesen, so be­ findet sich das Potential des Knotens NE auf einem L-Pegel und das Potential des Knotens NF auf einem H-Pegel. Das Potential des Kno­ tens NC erreicht daher einen H-Pegel, um den Transistor 104 durch­ zuschalten. Hierdurch fällt das Potential des Knotens ND der Erfas­ sungsleitung LTS auf L ab. Damit ist ein Fehler erfaßt worden.

Obwohl der Testbetrieb für ein Paar von Bitleitungen BL, in Fig. 32 beschrieben worden ist, wird der oben angeführte Betrieb für alle Bitleitungspaare BL, auf einmal ausgeführt. Selbst wenn nur ein fehlerhafter Testwert aus einer Speicherzelle MC ausgelesen wird, fällt der Pegel des Knotens ND der Erfassungsleitung LTS auf einen L-Pegel ab.

Der Zeilenmodustest einer herkömmlichen dynamischen Halbleiterspei­ chereinrichtung kann folgendermaßen zusammengefaßt werden.

Zuerst werden extern angelegte Testdaten in einer Mehrzahl von Latch-Schaltkreisen 110 gespeichert. Dann werden Testdaten von einer Mehrzahl von Latch-Schaltkreisen 110 auf einmal in eine Mehrzahl von Speicherzellen geschrieben, die mit einer ausgewählten Wortleitung WL verbunden sind. Diese Schreiboperation wird für jede Wortleitung wiederholt.

Dann werden Testdaten aus einer Mehrzahl von Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, gleichzeitig ausgelesen. Die ausgelesenen Testdaten werden mit den in den Verrie­ gelungsschaltkreisen 110 gespeicherten Testdaten verglichen. Diese Ausleseoperation und Vergleichsoperation wird ebenfalls für alle Wortleitungen ausgeführt.

Der Zeilenmodustest ist abgeschlossen, wenn die aus der Speicher­ zelle MC ausgelesenen Testdaten die im Latch-Schaltkreis 110 gespei­ cherten Testdaten bei jeder Vergleichsoperation übereinstimmen. Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten auch nur bei einem einzigen Vergleich nicht überein, so gibt die Erfassungslei­ tung LTS einen Fehlerindikator mit L-Pegel ab.

Es ist erforderlich, eine Mehrzahl von Latch-Schaltkreisen und eine Mehrzahl von Vergleichsschaltkreisen entsprechend der Mehrzahl von Bitleitungspaaren zu bilden um den Zeilenmodustest in der oben be­ schriebenen herkömmlichen Halbleiterspeichereinrichtung auszuführen. Diese Anordnung benötigt in nachteiliger Weise eine größere Layout- Fläche.

Es war notwendig, für jedes Bitleitungspaar eine Schreiboperation auszuführen, um die Testdaten in die Mehrzahl der Latch-Schaltkreise und Bitleitungspaare zu schreiben. Daher kann keine Verminderung der Testzeit erwartet werden.

Aufgabe der Erfindung ist es, die Testzeit einer Halbleiterspeicher­ einrichtung ohne Vergrößerung der Layout-Fläche zu reduzieren. Ferner soll eine Halbleiterspeichereinrichtung geschaffen werden, die mit hoher Geschwindigkeit betreibbar ist, ohne daß die Layout- Fläche für einen Testschaltkreis stark ansteigt, und bei der die Testzeit signifikant reduziert werden kann. Ferner sollen verschiedene Testmuster mit hoher Geschwindigkeit geprüft werden, ohne daß die Layout-Fläche ansteigt. Außerdem ist es Aufgabe der Erfindung, ein Betriebsverfahren zu schaffen, das bei einer Halblei­ terspeichereinrichtung mit einem Testschaltkreis eine Reduzierung der Testzeit erlaubt und das Auslesen von Daten mit hoher Geschwin­ digkeit ermöglicht, ohne daß die Layout-Fläche ansteigt.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist ein Speicherfeld mit einer Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, auf. Die Halblei­ terspeichereinrichtung weist ferner einen Auswahlschaltkreis, einen Leseschaltkreis, einen Testschaltkreis und einen Anzeigeschaltkreis auf. Der Auswahlschaltkreis wählt während des Testbetriebs gleich­ zeitig eine vorbestimmte Zahl von Spalten des Speicherfeldes in einer ausgewählten Zeile und während des Normalbetriebs eine der Mehrzahl von Spalten aus. Der Leseschaltkreis liest Daten, die in den Speicherzellen der ausgewählten Zeilen und Spalten gespeichert sind. Der Testschaltkreis vergleicht während des Testbetriebs Daten auf einmal, die vom Leseschaltkreis gelesen worden sind, mit vorbe­ stimmten Erwartungsdaten. Der Anzeigeschaltkreis gibt ein Ergebnis des Testschaltkreises ab. Der Testschaltkreis weist eine Mehrzahl von ersten Verstärkern entsprechend jeweils der Mehrzahl von Spalten des Speicherfeldes, einen zweiten Verstärker und einen Erwartungsdaten-Eingabeschaltkreis zum Speichern von Erwartungsdaten auf.

Während des normalen Lesebetriebs bilden die ersten Verstärker entsprechend der Spalte, die vom Auswahlschaltkreis ausgewählt worden ist, und der zweite Verstärker einen Stromspiegelverstärker.

Jeder der ersten Verstärker entsprechend den Spalten, die vom Auswahlschaltkreis ausgewählt worden sind, vergleicht während des Testbetriebs die aus der entsprechenden Spalte ausgelesenen Daten mit den Erwartungsdaten.

In Übereinstimmung mit der Halbleiterspeichereinrichtung werden die Daten, die aus der ausgewählten Mehrzahl von Spalten ausgelesen worden sind, mit den Erwartungsdaten verglichen, wodurch das Vergleichsergebnis ausgegeben wird.

Die Testzeit wird reduziert, da der Testschaltkreis die Prüfung einer Mehrzahl von Spalten gleichzeitig ausführt. Der Anstieg der Layout-Fläche durch den Testschaltkreis wird minimiert, da der Test­ schaltkreis für eine Mehrzahl von Spalten gemeinsam gebildet ist. Die Prüfung von Speicherzellen durch verschiedene Testmuster kann ausgeführt werden, indem für jede Gruppe einer Mehrzahl von gleich­ zeitig ausgewählten Bitleitungspaaren verschiedene Erwartungsdaten eingestellt werden.

Damit kann eine Halbleiterspeichereinrichtung mit signifikant redu­ zierter Testzeit bei einem geringen Anstieg der Layout-Fläche erhalten werden.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung weist eine Halbleiterspeichereinrichtung ein Speicherfeld mit einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen, und einer Mehrzahl von Speicher­ zellen an den Kreuzungen der Wortleitungen mit den Bitleitungspaaren auf.

Die Halbleiterspeichereinrichtung weist ferner einen Schreibbus, einen Lesebus, eine Mehrzahl von ersten Verstärkern, die jeweils zwischen der jeweiligen Mehrzahl von Bitleitungspaaren und dem Lesebus gebildet sind, und einen zweiten Verstärker auf.

Die Halbleiterspeichereinrichtung weist ferner einen Erwartungsdaten-Eingabeschaltkreis, einen Auswahlschaltkreis, einen Verbindungsschaltkreis und einen Aktivierungsschaltkreis auf. Der Erwartungsdaten-Eingabeschaltkreis speichert Erwartungsdaten. Der Auswahlschaltkreis wählt ein einzelnes der Mehrzahl von Bitleitungs­ paaren zum Lesen und Schreiben während des Normalbetriebs und eine vorbestimmte Zahl von Bitleitungspaaren während des Testbetriebs auf einmal aus. Der Verbindungsschaltkreis verbindet ein Bitleitungspaar, das vom Auswahlschaltkreis ausgewählt worden ist, mit dem Schreibbus während des Normalbetriebs. Der Aktivierungs­ schaltkreis aktiviert einen ersten Verstärker entsprechend einem ausgewählten Bitleitungspaar.

Während des normalen Lesebetriebs bilden der aktivierte erste Verstärker und der zweite Verstärker einen Stomspiegelverstärker. Während des Testbetriebs vergleicht jeder aktivierte erste Verstärker die Daten des entsprechenden Bitleitungspaars mit den Erwartungsdaten, um das Vergleichsergebnis dem Lesebus zuzuführen.

In Übereinstimmung mit der Halbleiterspeichereinrichtung wird die vorbestimmte Zahl von Bitleitungspaaren gleichzeitig ausgewählt, wobei der erste Verstärker entsprechend den ausgewählten Bitlei­ tungspaaren während des Testbetriebs aktiviert wird. Durch den akti­ vierten ersten Verstärker werden die Daten des entsprechenden Bitleitungspaars mit den Daten, die vom Erwartungsdaten-Eingabe­ schaltkreis zugeführt werden, verglichen, um das Vergleichsergebnis dem Lesebus zuzuführen. Der erste Verstärker wirkt in diesem Fall als Vergleichseinrichtung.

Die Testzeit wird vermindert, da der erste Verstärker die Prüfung einer Mehrzahl von Bitleitungspaaren gleichzeitig ausführt. Durch Bereitstellen verschiedener Erwartungsdaten für jede Gruppe der Mehrzahl von Bitleitungspaaren über den Erwartungsdaten-Eingabe­ schaltkreis kann eine Prüfung der Speicherzellen mit verschiedenen Testmustern ausgeführt werden.

Während des normalen Lesebetriebs wird eines der Mehrzahl von Bitleitungspaaren ausgewählt, wodurch der erste Verstärker entspre­ chend dem ausgewählten Bitleitungspaar aktiviert wird. Der akti­ vierte erste Verstärker und der zweite Verstärker bilden einen Stromspiegelverstärker.

Hierdurch werden die Daten des ausgewählten Bitleitungspaars verstärkt, um mit hoher Geschwindigkeit auf den Lesebus ausgelesen zu werden. Zu diesem Zeitpunkt wirkt der erste Verstärker als Verstärkungseinrichtung.

Genauer gesagt, können die Daten mit hoher Geschwindigkeit ausgelesen werden, da der Schreibbus während des normalen Lesebetriebs nicht mit dem Bitleitungspaar verbunden ist.

Während des normalen Schreibbetriebs wird eines der Mehrzahl von Bitleitungspaaren ausgewählt, wodurch das ausgewählte Bitleitungs­ paar mit dem Schreibbus verbunden wird.

Hierdurch können Daten über den Schreibbus in die Speicherzelle eingeschrieben werden, die mit dem ausgewählten Bitleitungspaar verbunden ist.

In Übereinstimmung mit der Halbleiterspeichereinrichtung wirkt der erste Verstärker während des Testbetriebs als Vergleichseinrichtung und während des normalen Lesebetriebs als Verstärkungseinrichtung. Der zweite Verstärker ist für eine Mehrzahl von Bitleitungspaaren gemeinsam gebildet. Damit ist der Anstieg der Layout-Fläche durch den Schaltkreis gering.

Damit kann man eine Halbleiterspeichereinrichtung mit hoher Betriebsgeschwindigkeit bei geringem Anstieg der Layout-Fläche und enormer Verminderung der Testzeit erhalten.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm der Struktur des gesamten Chips einer Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild der Struktur der Hauptkomponenten der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 3 ein Signaldiagramm zur Erläuterung des Normalbetriebs der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 4 ein Signaldiagramm zur Erläuterung eines Zeilenmodustests der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 5 ein Diagramm zur Erläuterung eines Beispiels für einen Zeilenmodustest nach der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 6 ein Schaltbild der Struktur eines Hochspannungsdetektors;

Fig. 7 ein Schaltbild der Struktur eines Φ-Erzeugungsschalt­ kreises;

Fig. 8 die Struktur eines Spaltenadreßpuffers;

Fig. 9 ein Schaltbild der Struktur eines Spaltenvordekoders;

Fig. 10 ein Schaltbild der Struktur eines Spaltenhauptdekoders;

Fig. 11 ein Schaltbild der Struktur eines Fehlererfassungs­ schaltkreises;

Fig. 12 ein Schaltbild eines weiteren Beispiels für einen ersten Differenzverstärker;

Fig. 13 ein Schaltbild eines weiteren Beispiels für einen ersten Differenzverstärker;

Fig. 14 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 15 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 16 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 17A die Struktur eines asymmetrischen Differenzverstärkers;

Fig. 17B ein Signaldiagramm zur Erläuterung der Eigenschaften des asymmetrischen Differenzverstärkers;

Fig. 18A die Struktur eines symmetrischen Differenzverstärkers;

Fig. 18B ein Signaldiagramm zur Erläuterung der Eigenschaften des symmetrischen Differenzverstärkers;

Fig. 19-24 Diagramme, die jeweils ein Beispiel eines Feldmusters darstellen;

Fig. 25 ein Modelldiagramm zur Erläuterung eines March-Tests;

Fig. 26 ein Modelldiagramm zur Erläuterung eines Pseudo-March- Tests;

Fig. 27 und 28 Modelldiagramme eines Speicherfeldes, das in eine Mehrzahl von Feldblöcken unterteilt ist;

Fig. 29 ein Signaldiagramm zur Erläuterung anderer Operationen der Halbleiterspeichereinrichtung der Fig. 1 und 2;

Fig. 30 ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;

Fig. 31 die Struktur der Hauptkomponenten einer herkömmlichen Halbleiterspeichereinrichtung mit einer Zeilenmodustestfunktion und

Fig. 32 ein Schaltbild des Latch-Schaltkreises und des Vergleichsschaltkreises der Halbleiterspeichereinrichtung von Fig. 31.

Fig. 1 zeigt ein Blockdiagramm der Chipstruktur einer dynamischen Halbleiterspeichereinrichtung nach einer Ausführungsform der vorlie­ genden Erfindung.

Ein Speicherfeld 1 weist eine Mehrzahl von Speicherzellen mit einer Mehrzahl von Zeilen und Spalten auf, die in Form einer Matrix ange­ ordnet sind. Ein Adreßpuffer 2 empfängt externe Adreßsignale A0-An, um ein Zeilenadreßsignal RA und ein Spaltenadreßsignal CA zu einem vorbestimmten Zeitpunkt einem Zeilendekoder 3 bzw. einem Spaltende­ koder 4 zuzuführen. Ein Schreib-/Lesegatter 6 ist über eine Lesever­ stärkergruppe 5 mit dem Speicherfeld 1 verbunden. Mit dem Schreib-/Lesegatter 6 ist ein Lese-/Testschaltkreis 7 verbunden.

Hochspannungsdetektoren 8a-8d sind von den Potentialen der Eingangs­ anschlüsse h0-h3 abhängig, die Adreßsignale A0-A3 empfangen, um Signale - zu erzeugen und diese an den Adreßpuffer 2 und einen -Erzeugungsschaltkreis 8e anzulegen. Der -Erzeugungsschaltkreis 8e ist von den Signalen - abhängig, um ein Testaktivierungssignal zu erzeugen. Dieses Testaktivierungssignal wird an den Adreßpuffer 2, den Spaltendekoder 4 und den Lese-/Testschaltkreis 7 angelegt. Das Ausgangssignal des Lese-/Testschaltkreises 7 wird über einen Vorverstärker 9 und einen Ausgabepuffer 11 einer externen Quelle als Ausgabewert Dout zugeführt. Die externen Eingabedaten Din werden über einen Eingabepuffer 10 dem Schreib-/Lesegatter 6 zugeführt.

Ein Taktsignalgenerator 12 ist von einem extern angelegten Zeilenadreß-Abtastsignal , einem Spaltenadreßsignal und einem Schreibaktivierungssignal abhängig, um die Zeitabstimmung der jeweiligen Komponenten zu steuern. Eine I/O-Steuerung 13 aktiviert den Eingabepuffer 10 zum Zeitpunkt des Datenschreibens und den Ausgabepuffer 11 zum Zeitpunkt des Datenlesens. Beim Zeilenmodustest gibt der Ausgabepuffer 11 in Abhängigkeit von der Erfassung eines Fehlers einen Fehlerindikator EF vom Lese-/Testschaltkreis 7 an eine externe Quelle ab. Jede der in Fig. 1 gezeigten Komponenten ist auf einem Chip CH gebildet.

Fig. 2 zeigt ein detailliertes Schaltbild der Struktur der Hauptkom­ ponenten der Halbleiterspeichereinrichtung von Fig. 1.

Ähnlich wie bei einer herkömmlichen Halbleiterspeichereinrichtung weist das Speicherfeld 1 eine Mehrzahl von Bitleitungspaaren BL, , eine Mehrzahl von Wortleitungen WL, die die Bitleitungspaare BL, kreuzen, und eine Mehrzahl von Speicherzellen, die an deren Kreuzungspunkten gebildet sind, auf. Die Mehrzahl von Wortleitungen WL ist mit einem Zeilendekoder 3 verbunden. Der Zeilendekoder 3 weist einen Dekoder 31, der eine der Mehrzahl von Wortleitungen WL in Abhängigkeit von einem Zeilenadreßsignal RA auswählt, und einen Worttreiber 32 zum Treiben des Potentials der ausgewählten Wortlei­ tung WL auf einen H-Pegel auf. Zwischen jedes Bitleitungspaar BL, ist ein Leseverstärker 50 geschaltet.

Ein erster Differenzverstärker 60 ist mit dem jeweiligen Bitlei­ tungspaar BL, verbunden. Die Halbleiterspeichereinrichtung weist Schreibbusse W, , Lesebusse R, und einen Lese-/Testschaltkreis 7 auf.

Jedes Bitleitungspaar BL, ist über N-Kanal MOS-Transistoren 65, 67 und 66, 68 mit Schreibbussen W, verbunden. Den Gates der Tran­ sistoren 65 und 67 wird ein Schreibsteuersignal WC von einem Taktsi­ gnalgenerator 12 (Fig. 1) zugeführt. Der erste Verstärker 60 ist mit Lesebussen R, verbunden.

Den Gates der Transistoren Q3 und Q4 wird ein Spaltenauswahlsignal Yi (i = 1,2,..) von einem Spaltendekoder 4 zugeführt. Ein Bitleitungs­ paar BL, wird von einem Spaltenauswahlsignal Yi ausgewählt.

Im ersten Differenzverstärker 60 sind die Transistoren Q1 und Q3 zwischen dem Lesebus R und der Masseleitung in Reihe geschaltet, während die Transistoren Q2 und Q4 zwischen dem Lesebus und der Masseleitung in Reihe geschaltet sind. Die Gates der Transistoren Q1 und Q2 sind mit den Bitleitungen BL bzw. verbunden.

Im Lese-/Testschaltkreis 7 ist zwischen den Lesebussen R, und den Datenbussen DB, ein Schalter 71 und zwischen den Lesebussen R, und den Zeilentestbussen LB, ein Schalter 72 gebildet. Mit den Datenbussen DB, ist ein zweiter Differenzverstärker 73 verbunden. Der zweite Differenzverstärker 73 weist einen P-Kanal MOS-Transistor Q5, der zwischen den Versorgungsanschluß und den Datenbus geschaltet ist, und einen P-Kanal MOS-Transistor Q6, der zwischen den Versorgungsanschluß und den Datenbus DB geschaltet ist, auf. Die Gates der Transistoren Q5 und Q6 sind mit dem Datenbus DB verbunden.

Mit den Zeilentestbussen LB, ist ein Erwartungsdaten-Schreib­ schaltkreis 74 verbunden. Der Erwartungsdaten-Schreibschaltkreis 74 wird dazu benutzt, um beim Zeilenmodustest Erwartungsdaten in die Zeilentestbusse LB und zu schreiben. Mit den Zeilentestbussen LB und ist ein Fehlererfassungsschaltkreis 75 verbunden. Der Fehlererfassungsschaltkreis 75 gibt einen Fehlerindikator EF aus, wenn beim Zeilenmodustest ein Fehler erfaßt wird.

Die Datenbusse DB, sind über den in Fig. 1 dargestellten Vorver­ stärker 9 mit dem Ausgabepuffer 11 verbunden. Der Fehlerindikator EF wird dem Ausgabepuffer 11 zugeführt.

Der Schalter 71 wird durch das Testaktivierungssignal zum Zeit­ punkt des Normalbetriebs leitend und der Schalter 72 durch das Testaktivierungssignal zum Zeitpunkt des Zeilenmodustests leitend.

Bei der gegenwärtigen Halbleiterspeichereinrichtung sind die Schreibbusse W, und die Lesebusse R, voneinander getrennt. Dies gestattet im Normalbetrieb einen Zugriff mit hoher Geschwindigkeit. Ein solche Struktur ist ähnlich dem Aufbau, wenn beispielsweise die in 1987 VLSI Circuit Symposium S. 79-80 beschriebene Struktur auf den Schaltkreis eines MOS-Transistors angewandt wird.

Im folgenden wird der Betrieb der in den Fig. 1 und 2 dargestellten Halbleiterspeichereinrichtung beschrieben.

Normalbetrieb

Beim Datenschreiben wird eine der Mehrzahl von Wortleitungen WL durch den Zeilendekoder 3 ausgewählt. Das Potential der ausgewählten Wortleitung WL erreicht einen H-Pegel. Dies bewirkt, daß Daten H oder L aus der Speicherzelle MC, die mit der ausgewählten Wortlei­ tung WL verbunden ist, auf das entsprechende Bitleitungspaar BL, ausgelesen werden. Dann wird der Leseverstärker 50 durch das Lese­ verstärker-Aktivierungssignal SA aktiviert. Hierdurch werden die Daten auf dem entsprechenden Bitleitungspaar BL, verstärkt.

Dann erreicht das Schreibsteuersignal WC einen H-Pegel, um die Tran­ sistoren 65 und 67 durchzuschalten. Durch den Spaltendekoder 4 wird ein Spaltenauswahlsignal Yi ausgewählt, das einen H-Pegel annimmt. Hierdurch wird ein Paar von Transistoren 66 und 68 durchgeschaltet, denen das ausgewählte Spaltenauswahlsignal Yi zugeführt wird. Hier­ durch werden die an die Schreibbusse W, angelegten Daten an ein Bitleitungspaar BL, entsprechend dem ausgewählten Spaltenauswahl­ signal Yi zugeführt, wodurch die Daten in die ausgewählte Speicher­ zelle MC eingeschrieben werden.

Das Potential der Wortleitung WL erreicht dann einen L-Pegel. In den vom Spaltendekoder 4 nicht ausgewählten Speicherzellen aller mit der ausgewählten Wortleitung WL verbundenen Speicherzellen wird eine Auffrischung ausgeführt.

Beim Auslesen der Daten befindet sich das Schreibsteuersignal WC auf einem L-Pegel, wodurch die Schreibbusse W, vom Bitleitungspaar BL, getrennt sind. Daher beeinflussen die Signale und Last der Schreibbusse W, das Bitleitungspaar BL, nicht.

Wie in Fig. 3 gezeigt ist, steigt das Potential der Wortleitung WL, die vom Zeilendekoder 3 ausgewählt worden ist, zum Zeitpunkt t0 auf einen H-Pegel an. Das Potential der Wortleitung WL steigt auf einen Pegel über der Versorgungsspannung Vcc (5V). Hierdurch werden Daten aus den Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, auf das entsprechende Bitleitungspaar BL, ausge­ lesen. Dies führt zu einer kleinen Potentialdifferenz zwischen dem Bitleitungspaar BL und . Das Leseverstärker-Aktivierungssignal SA erreicht zum Zeitpunkt t1 einen H-Pegel, um die kleine Potentialdif­ ferenz zwischen dem Bitleitungspaar BL und zu verstärken. Hier­ durch nimmt das Potential von einer der Bitleitungen des Paars BL und einen H-Pegel und das Potential der anderen Bitleitung einen L-Pegel an.

Zum Zeitpunkt t2 wird erreicht das vom Spaltendekoder 4 ausgewählte Spaltenauswahlsignal Yi einen H-Pegel. Hierdurch wird der erste Differenzverstärker 60 entsprechend dem ausgewählten Spaltenauswahl­ signal Yi betrieben. Der ausgewählte erste Differenzverstärker 60 und der zweite Differenzverstärker 73 innerhalb des Lese-/Testschaltkreises 7 bilden einen Stromspiegel-Differenzverstärker.

Der Stromspiegel-Differenzverstärker verstärkt schnell die kleine Potentialdifferenz zwischen dem ausgewählten Bitleitungspaar BL, , um die verstärkten Daten über die Lesebusse R, an die Datenbusse DB, abzugeben. Dies gestattet einen Zugriff mit hoher Geschwin­ digkeit.

Zeilenmodustest

Beim Schreiben von Testdaten wird eine der Mehrzahl von Wortleitungen WL vom Zeilendekoder 3 ausgewählt, wodurch deren Potential einen H-Pegel annimmt. Das Schreibsteuersignal WC erreicht einen H-Pegel. Beim Zeilenmodustest wird eine Mehrzahl von Spalten­ auswahlsignalen vom Spaltendekoder 4 gleichzeitig ausgewählt.

Sollen beispielsweise dieselben Testdaten in alle Speicherzellen MC geschrieben werden, die mit einer Wortleitung WL verbunden sind, so werden alle Spaltenauswahlsignale Yi (i = 1,2,...) auf einen H-Pegel gesetzt. Damit können dieselben Daten in alle Speicherzellen MC eingeschrieben werden, die mit der ausgewählten Wortleitung verbun­ den sind.

Wenn Testdaten, die sich in jeder Speicherzelle unterscheiden, in die Speicherzellen MC eingeschrieben werden sollen, die mit einer Wortleitung WL verbunden sind, so werden zuerst die Spaltenauswahl­ signale Yi (i = 1,3,...) ungerader Nummer auf einen H-Pegel gesetzt. Damit können beispielsweise Testdaten H, die den Schreibbussen W, zugeführt worden sind, an das Bitleitungspaar BL, ungerader Nummer übertragen und in die Speicherzelle MC eingeschrieben werden.

Nachdem das Spaltenauswahlsignal Yi ungerader Nummer (i = 1,3,...) auf einen L-Pegel gebracht worden ist, werden die den Schreibbussen W, zugeführten Testdaten invertiert. Als nächstes wird das Spaltenaus­ wahlsignal Yi gerader Nummer (i = 2,4,...) auf einen H-Pegel gebracht. Hierdurch werden die invertierten Testdaten auf den Schreibbussen W, an das Bitleitungspaar BL, gerader Nummer übertragen, wodurch Testdaten L in die Speicherzelle MC eingeschrieben werden. Dann werden alle Spaltenauswahlsignale Yi (i = 1,2,...) auf einen L-Pegel gebracht.

Damit werden Testdaten (H, L, H, L, ...), die sich in jedem Bit unterscheiden, geschrieben.

Wenn Testdaten, die sich alle zwei Bit unterscheiden, in die Speicherzellen MC geschrieben werden sollen, die mit einer Wortlei­ tung WL verbunden sind, so wird das Spaltenauswahlsignal für jeweils alle zwei Bits auf einen H-Pegel gebracht, und es werden beispiels­ weise Testdaten H in das entsprechende Bitleitungspaar BL, geschrieben. Dann werden diese Spaltenauswahlsignale auf einen L- Pegel gezogen, und inverse Testdaten werden geschrieben. Als nächstes werden die restlichen Spaltenauswahlsignale auf einen H-Pegel gebracht, und Testdaten L werden in das entsprechende Bitleitungspaar BL, geschrieben. Damit werden Testdaten (H, H, L, L, ...) geschrieben, die sich alle zwei Bit unterschieden. Schließlich werden alle Spaltenauswahlsignale Yi (i = 1,2,...) auf einen L-Pegel gebracht.

Wenn das Schreiben der Testdaten bezüglich einer Wortleitung abgeschlossen ist, so fällt das Potential dieser Wortleitung WL auf einen L-Pegel. Dann wird die nächste Wortleitung WL ausgewählt, um die oben beschriebene Operation zu wiederholen.

Damit werden unter Verwendung der Wortleitung WL, des Spaltenaus­ wahlsignals Yi und der Schreibbusse W, Testdaten in kurzer Zeit geschrieben. Beispielsweise wird im Fall eines 1-MBit-Speicherfeldes die Schreibzeit auf etwa 1/1000 der herkömmlichen Schreibzeit reduziert.

Unter Bezugnahme auf die Fig. 5 wird im folgenden der Betrieb zum Schreiben eines Checkerboard-Feldmusters in das Speicherfeld 1 erläutert.

Es wird angenommen, daß die X-Adressen WL1, WL2, ... der Wortleitung WL und die Y-Adressen BL1, BL2, ... dem Bitleitungspaar BL, entsprechen.

Nach der Auswahl der ersten Wortleitung WL werden den Schreibbussen W, Testdaten H zugeführt. Das Spaltenauswahlsignal Yi ungerader Nummer steigt auf einen H-Pegel an, wodurch Testdaten in die Speicherzellen MC geschrieben werden, die mit der ausgewählten Wort­ leitung WL verbunden sind. Dann fällt das Potential des Spaltenaus­ wahlsignals Yi ungerader Nummer auf einen L-Pegel.

Als nächstes werden die Testdaten auf den Schreibbussen W, auf einen L-Pegel invertiert. Das Spaltenauswahlsignal Yi gerader Nummer steigt auf einen H-Pegel an, wodurch Testdaten in die Speicherzellen MC geschrieben werden, die mit der ausgewählten Wortleitung WL verbunden sind.

Dann fällt das Potential der ersten Wortleitung WL auf einen L- Pegel, wodurch Testdaten H, L, H, L, ... in die X-Adresse WL1 geschrieben werden.

Als nächstes wird die zweite Wortleitung WL ausgewählt, wodurch Testdaten L geschrieben werden, wenn das Spaltenauswahlsignal Yi ungerader Nummer ausgewählt ist und Testdaten H geschrieben werden, wenn das Spaltenauswahlsignal gerader Nummer ausgewählt worden ist. Durch Wiederholen dieser Operation wird das Checkerboard-Feldmuster von Fig. 5 geschrieben.

Beim Auslesen der Testdaten befindet sich das Schreibsteuersignal WC auf einem L-Pegel. Daher wird das Bitleitungspaar BL, durch die Signale und Last der Schreibbusse W, nicht beeinflußt. Die Lesebusse R, sind über den Schalter 72 des Lese-/Testschaltkreises 7 mit den Zeilentestbussen LB, verbunden.

Im folgenden wird der Auslesebetrieb für den Fall beschrieben, daß das Feldmuster der Fig. 5 geschrieben ist. Wie in Fig. 4 dargestellt ist, steigt das Potential der ausgewählten Wortleitung WL zum Zeitpunkt t0 auf einen H-Pegel an. Damit werden Testdaten aus den Speicherzellen MC, die mit dieser Wortleitung WL verbunden sind, auf die entsprechenden Bitleitungspaare BL, ausgelesen. Zum Zeitpunkt t1 steigt das Leseverstärker-Aktivierungssignal SA auf einen H-Pegel an, um den Leseverstärker 50 zu aktivieren. Hierdurch wird die kleine Potentialdifferenz zwischen dem jeweiligen Bitleitungspaar BL, verstärkt.

Bevor das Spaltenauswahlsignal Yi ungerader Nummer auf einen H-Pegel ansteigt, werden den Lesebussen R, durch den Erwartungsdaten­ Schreibschaltkreis 74 des Lese-/Testschaltkreises 7 Erwartungsdaten L zugeführt.

Da auf die Bitleitungspaare BL, mit ungerader Nummer Testdaten H ausgelesen werden, erreicht das Potential der Bitleitungen BL und einen H-Pegel bzw. einen L-Pegel. Daher sind im ersten Differenzver­ stärker 60, der mit den Lesebussen R, verbunden ist, der Transi­ stor Q1 durchgeschaltet und der Transistor Q2 gesperrt.

In diesem Zustand steigt das Spaltenauswahlsignal Yi ungerader Num­ mer zum Zeitpunkt t2 auf einen H-Pegel an. Hierdurch werden die Transistoren Q3 und Q4 im ersten Differenzverstärker 60, der mit den Lesebussen R, verbunden ist, durchgeschaltet, wodurch der Lesebus R über die Transistoren Q1 und Q3 mit der Masseleitung verbunden wird. Da das Potential des Lesebus R auf einen L-Pegel vorgeladen ist, ändert sich das Potential nicht. Da der Transistor Q2 gesperrt ist, wird ferner der Lesebus nicht entladen, und dessen Potential wird auf dem vorgeladenen H-Pegel gehalten (siehe Fig. 4). Die oben angeführte Beschreibung betrifft einen Fall, in dem die Testdaten des Bitleitungspaars BL, ungerader Nummer korrekt ausgelesen werden.

Nun sei angenommen, daß in einem der Bitleitungspaare BL, mit ungerader Nummer ein Fehler existiert. Das Potential der Bitleitung , das auf einem L-Pegel sein sollte, befindet sich auf einem H- oder einem dazwischen liegenden Pegel. Daher ist der eigentlich gesperrte Transistor Q2 durchgeschaltet. Damit wird der Lesebus , der bei Normalbetrieb auf einem H-Pegel gehalten werden sollte, über die Transistoren Q2 und Q4 auf einen L-Pegel entladen, wie in Fig. 4 durch die gestrichelten Linien dargestellt ist.

Gibt es wenigstens einen falschen Wert in den auf das Bitleitungs­ paar BL, mit ungerader Nummer ausgelesenen Testdaten, so errei­ chen die Potentiale der Lesebusse R und beide einen L-Pegel und die Potentiale der Zeilentestbusse LB und ebenfalls beide einen L-Pegel. Hierdurch gibt der Fehlererfassungsschaltkreis 75 einen Fehlerindikator EF aus, um die Prüfung zu beenden.

Sind alle auf das Bitleitungspaar BL, mit ungerader Nummer ausge­ lesenen Testdaten korrekt, so gibt der Fehlererfassungsschaltkreis 75 im Lese-/Testschaltkreis 7 keinen Fehlerindikator EF ab. In diesem Fall wird die Prüfung der Bitleitungspaare BL, gerader Nummer ausgeführt.

Zuerst führt der Erwartungsdaten-Schreibschaltkreis 74 des Lese-/Testschaltkreises 7 Erwartungsdaten H den Lesebussen R, zu, bevor das Spaltenauswahlsignal Yi gerader Nummer auf einen H-Pegel ansteigt.

Werden alle Testdaten der Bitleitungspaare BL, gerader Nummer korrekt ausgelesen, so werden Testdaten L auf das Bitleitungspaar BL, gerader Nummer ausgelesen. Daher erreicht das Potential der Bitleitung BL einen L-Pegel und das Potential der Bitleitung einen H-Pegel. Damit bleibt das Potential des Lesebus R auf einem H-Pegel, und das Potential des Lesebus bleibt auf einem L-Pegel, selbst wenn das Spaltenauswahlsignal Yi gerader Nummer auf einen H- Pegel ansteigt.

Existiert wenigstens ein Fehler in den Bitleitungspaaren BL, gerader Nummer, so erreicht das Potential der Bitleitung BL, das auf einem L-Pegel sein sollte, einen H- oder dazwischen liegenden Pegel. Hierdurch wird der Lesebus R auf einen L-Pegel entladen.

Existiert wenigstens ein Fehler in den auf die Bitleitungspaare BL, gerader Nummer ausgelesenen Testdaten, so erreichen die Poten­ tiale der Lesebusse R und beide einen L-Pegel und auch die Poten­ tiale der Zeilentestbusse LB, beide einen L-Pegel. Hierdurch gibt der Fehlererfassungsschaltkreis 75 einen Fehlerindikator EF aus, um den Test zu beenden.

Sind alle auf die Bitleitungspaare BL, gerader Nummer ausgelesenen Testdaten korrekt, so gibt der Fehlererfassungsschaltkreis 75 im Lese-/Testschaltkreis 7 keinen Fehlerindikator EF aus.

Sind die in den Speicherzellen MC, die mit der ersten Wortleitung WL verbunden sind, gespeicherten Testdaten alle korrekt ausgelesen worden, so gibt der Lese-/Testschaltkreis 7 Fehlerindikator EF aus. Das Potential der Wortleitung WL fällt dann auf einen L-Pegel.

Durch die oben beschriebenen zwei Zyklen des Auslesebetriebs wird die Prüfung einer Zeile von Speicherzellen MC der ersten Wortleitung WL ausgeführt. Die oben beschriebene Operation wird nun nacheinander für die zweite Wortleitung, die dritte Wortleitung, ... wiederholt.

Ist die Zeilenmodusprüfung aller Wortleitungen abgeschlossen und ist kein Fehlerindikator EF abgegeben worden, so sind die Daten aller Speicherzellen korrekt ausgelesen worden, und der Chip hat den Test bestanden.

Fig. 6 zeigt ein Schaltbild der Struktur eines Hochspannungsdetek­ tors 8 der Halbleiterspeichereinrichtung von Fig. 1.

Zwischen einem Eingangsanschluß hi für das Adreßsignal Ai und dem Knoten N80 sind N-Kanal MOS-Transistoren 81-86 geschaltet. Zwischen den Knoten N80 und die Masseleitung ist ein Widerstand 87 geschaltet. i gibt eine Zahl 0, 1, 2, 3 an. Der Knoten N80 ist über einen Inverter 88 mit einem Latch-Schaltkreis 89 verbunden.

Die Schwellenspannungen der Transistoren 81-86 sind auf 0V und die Schwellenspannung des Inverters 88 auf die Hälfte der Versorgungs­ spannung Vcc eingestellt. Ist die Versorgungsspannung Vcc gleich 5V, so beträgt die Schwellenspannung des Inverters 88 2,5V.

Wird an den Eingangsanschluß hi eine Spannung von 10V angelegt, so tritt am Knoten N80 eine um 6V reduzierte Spannung, d. h. eine Span­ nung von 4V auf. Daher betrachtet der Inverter 88 das Signal des Knotens N80 als H-Pegel und gibt eine Spannung mit L-Pegel ab.

Da der Eingangsanschluß hi zum Anlegen des Adreßsignals Ai verwendet wird, wird das Ausgangssignal des Inverters 88 vom Latch-Schaltkreis 89 verriegelt. Das Ausgangssignal des Latch-Schaltkreises 89 wird als Testaktivierungssignal verwendet.

Beim Normalbetrieb wird dem Eingangsanschluß hi ein Adreßsignal Ai mit 0V-7V zugeführt. Wird ein Adreßsignal Ai mit 7V an den Eingangs­ anschluß hi angelegt, so wird am Knoten N80 eine Spannung von 1V erzeugt. Diese Spannung wird vom Inverter 88 als L-Pegel bestimmt, wodurch das Testaktivierungssignal einen H-Pegel annimmt.

Fig. 7 zeigt ein Schaltbild der Struktur eines -Erzeugungsschalt­ kreises 8e der Halbleiterspeichereinrichtung von Fig. 1.

Der -Erzeugungsschaltkreis 8e weist ein NAND-Gatter 91 und einen Inverter 92 auf. Dem Eingangsanschluß des NAND-Gatters 91 werden die Signale - von den Hochspannungsdetektoren 8a-8d zugeführt. Befindet sich auch nur eines der Signale - auf einem L-Pegel, so erreicht das vom Inverter 92 abgegebene Testaktivierungssignal einen L-Pegel.

Fig. 8 zeigt ein Blockdiagramm der Struktur eines Teils des Spaltenadreßpuffers 2a, der im Adreßpuffer 2 der Halbleiterspeicher­ einrichtung von Fig. 1 enthalten ist.

Der Spaltenadreßpuffer 2a weist einen Schaltkreis 20 zur Erzeugung komplementärer Signale, NAND-Gatter 21, 22 und Inverter 23, 24 auf. Der Erzeugungsschaltkreis 20 empfängt ein Adreßsignal Aj, um zuein­ ander komplementäre Signale zu erzeugen. j bezeichnet eine Zahl 0-n. Einem Eingangsanschluß der NAND-Gatter 21 und 22 wird das Testak­ tivierungssignal zugeführt.

Wenn sich das Testaktivierungssignal auf einem H-Pegel befindet, so geben die Inverter 23 und 24 komplementäre Spaltenadreßsignale CAj, ab. Befindet sich das Testaktivierungssignal auf einem L- Pegel, so erreichen die Spaltenadreßsignale CAj und beide einen L-Pegel.

Die Fig. 9 und 10 zeigen Schaltbilder der Struktur des Spaltendeko­ ders 4 der Halbleiterspeichereinrichtung von Fig. 1. Der Spaltende­ koder 4 weist einen in Fig. 9 dargestellten Spaltenvordekoder 40 und einen in Fig. 10 gezeigten Spaltenhauptdekoder 41 auf.

Der Spaltenvordekoder 40 weist eine Mehrzahl von NAND-Gattern 42 und eine Mehrzahl von NAND-Gattern 43 auf.

Jedem NAND-Gatter 42 werden zwei der Spaltenadreßsignale CA0, - CAn, CAn zugeführt.

Einem Eingangsanschluß des NAND-Gatters, der den Spaltenadreßsignalen CA0, , CA1, entspricht, werden die Signale , , : bzw. zugeführt. Vom NAND-Gatter 43 werden die Signale C0, C1, C2, ... abgegeben.

Befinden sich die Signale - und das Testaktivierungssignal alle auf einem H-Pegel, so reagiert der Spaltenvordekoder 40 auf das angelegte Spaltenadreßsignal dahingehend, daß eines der Signale C0-C3, eines der Signale C4-C7 bzw. eines der Signale C8-C11 auf einen H-Pegel ansteigt.

Befindet sich das Testaktivierungssignal auf einem L-Pegel, so erreichen die Signale C4-C11 alle einen H-Pegel. Entsprechend den Signalen mit H-Pegel unter den Signalen - nehmen alle oder ein Paar der Signale C0-C3 einen H-Pegel an.

Der Spaltenhauptdekoder 41 weist eine Mehrzahl von UND-Gattern 44 auf. Der Spaltenhauptdekoder 41 reagiert auf die Signale C0, C1, C2, ... dahingehend, daß er eines oder eine Mehrzahl der Spaltenauswahl­ signale Y1, Y2, Y3, ... auf einen H-Pegel bringt.

Wenn das Testaktivierungssignal und die Signale , auf einem L-Pegel und die Signale , auf einem H-Pegel liegen oder wenn das Testaktivierungssignal und die Signale , auf einem L- Pegel und die Signale , auf einem H-Pegel sind, so wird das Spaltenauswahlsignal Yi nach jeweils einem Bit ausgewählt.

Wenn das Testaktivierungssignal und die Signale , auf einem L-Pegel und die Signale , auf einem H-Pegel liegen oder wenn das Testaktivierungssignal und die Signale , auf einem L- Pegel und die Signale , auf einem H-Pegel sind, so wird das Spaltenauswahlsignal Yi nach jeweils zwei Bit ausgewählt.

Wenn das Testaktivierungssignal auf einem L-Pegel, eines der Signale - auf einem L-Pegel und die restlichen Signale auf einem H-Pegel liegen, so wird das Spaltenauswahlsignal Yi nach jeweils vier Bit ausgewählt.

Wenn das Testaktivierungssignal und die Signale - alle auf einem L-Pegel liegen, so wird alle Spaltenauswahlsignale Yi ausgewählt.

Fig. 11 zeigt die Struktur des Fehlererfassungsschaltkreises 75 der Fig. 2.

Der Fehlererfassungsschaltkreis 75 ist durch ein 3-Eingangs-NOR- Gatter implementiert. Der erste Eingangsanschluß des NOR-Gatters ist mit dem Zeilentestbus LB und der zweite Eingangsanschluß mit dem Zeilentestbus verbunden. Dem dritten Eingangsanschluß wird ein Fehlerindikator-Steuersignal EFC zugeführt. Das Fehlerindikator- Steuersignal EFC erreicht nur dann einen L-Pegel, wenn die Fehler­ prüfung im Zeilenmodustest ausgeführt wird. Das NOR-Gatter 75 gibt einen Fehlerindikator EF mit H-Pegel ab, wenn ein Fehler erfaßt wird.

Fig. 12 zeigt ein Schaltbild eines weiteren Beispiels für den ersten Differenzverstärker 60. Im Vergleich mit dem ersten Differenzver­ stärker 60 der Fig. 2 sind die Positionen der Transistoren Q1 und Q2, die mit dem Bitleitungspaar BL, verbunden sind, und der Tran­ sistoren Q3 und Q4, die das Spaltenauswahlsignal Yi empfangen, mit­ einander vertauscht. Entsprechend der in Fig. 12 gezeigten Struktur kann das Spaltenauswahlsignal Yi auf einen H-Pegel gebracht werden, nachdem beim Normalbetrieb die Spannungsamplitude zwischen dem Bitleitungspaar BL, groß genug ist. Es ist daher möglich, ein Potential der Lesebusse R1 und entsprechend den zugehörigen Streukapazitäten schnell auf einen L-Pegel abzusenken.

Fig. 13 zeigt ein Schaltbild eines weiteren Beispiels für den ersten Differenzverstärker 60. Im Vergleich mit dem ersten Differenzver­ stärker 60 der Fig. 2 wird ein Transistor Q20 anstelle der beiden Transistoren Q3, Q4 verwendet, der das Spaltenauswahlsignal Yi empfängt. Dies bedeutet, daß die Zahl der Einrichtungen reduziert ist. Existiert jedoch ein Fehler im Bitleitungspaar BL, in der Weise, daß die Bitleitung BL und die Bitleitung kurzgeschlossen sind, so werden die beiden Transistoren Q1 und Q2 durchgeschaltet, wodurch die Lesebusse R1 und über die Transistoren Q1 und Q2 miteinander verbunden werden. Es wird unmöglich, den Zeilenmodustest auszuführen, selbst wenn das fehlerhafte Bitleitungspaar BL, durch einen redundanten Schaltkreis ersetzt wird.

Fig. 14 zeigt ein Schaltbild eines weiteren Beispiels für den zwei­ ten Differenzverstärker 73. Dieser zweite Differenzverstärker 73 wird als symmetrischer Differenzverstärker bezeichnet.

Der zweite Differenzverstärker 73 ist zusätzlich mit einem P-Kanal MOS-Transistor Q7, der parallel zum Transistor Q5 geschaltet ist, und einem P-Kanal MOS-Transistor Q8, der parallel zum Transistor Q6 geschaltet ist, versehen. Wie weiter unten beschrieben ist, kann dies die Betriebseigenschaften im Normalbetrieb verbessern.

Fig. 15 zeigt ein Schaltbild eines weiteren Beispiels für den zweiten Differenzverstärker 73. Dieser zweite Differenzverstärker 73 wird als zweifacher Differenzverstärker bezeichnet.

Der in Fig. 15 dargestellte zweite Differenzverstärker 73 wird von einem ersten Differenzverstärker mit P-Kanal MOS-Transistoren Q11, Q12 und N-Kanal MOS-Transistoren Q15, Q16 und einem zweiten Diffe­ renzverstärker mit P-Kanal MOS-Transistoren Q13, Q14 und N-Kanal MOS-Transistoren Q17, Q18 gebildet. Der erste Differenzverstärker ist mit dem Datenbus DB und der zweite Differenzverstärker mit dem Datenbus verbunden.

Den Gates der Transistoren Q15 und Q17 wird eine Referenzspannung VR zugeführt. Die Referenzspannung VR wird auf die Hälfte der Versor­ gungsspannung Vcc eingestellt. Den Gates der Transistoren Q16 und Q18 wird das Aktivierungssignal Y zugeführt. Das Aktivierungssignal Y wird auf einen H-Pegel gebracht, wenn eines der Spaltenauswahlsi­ gnale Yi einen H-Pegel erreicht. Entsprechend der in Fig. 15 darge­ stellten Struktur steigt die Empfindlichkeit an, um die Betriebsei­ genschaften im Normalbetrieb zu verbessern.

Fig. 16 zeigt ein Schaltbild eines weiteren Beispiels für den zwei­ ten Differenzverstärker 73. Der in Fig. 16 dargestellte Differenz­ verstärker 73 ist eine Kombination des symmetrischen Differenzver­ stärkers der Fig. 14 und des zweifachen Differenzverstärkers der Fig. 15. Dieser zweite Differenzverstärker 73 wird als zweifacher symmetrischer Differenzverstärker bezeichnet.

Im Vergleich mit dem zweiten Differenzverstärker 73 aus Fig. 15 sind zusätzlich die P-Kanal MOS-Transistoren Q21-Q24 gebildet.

Entsprechend dieser Struktur werden die Vorteile von sowohl dem symmetrischen Differenzverstärker als auch dem zweifachen Differenz­ verstärker erzielt.

Im folgenden wird der Unterschied in den Eigenschaften zwischen einem asymmetrischen und einem symmetrischen Differenzverstärker erläutert.

Fig. 17A zeigt die Struktur und Fig. 17B ein Signaldiagramm eines asymmetrischen Differenzverstärkers. Fig. 18A zeigt die Struktur und Fig. 18B ein Signaldiagramm eines symmetrischen Differenzverstärkers.

Die Eigenschaften werden verglichen, wenn das Aktivierungssignal C bei einer Potentialdifferenz von ΔV zwischen den Signalen A und B gleich H wird. Im asymmetrischen Differenzverstärker besteht eine Potentialdifferenz ΔL1 zwischen einem H-Pegel-Potential am Knoten D und einem H-Pegel-Potential am Knoten E sowie eine Potentialdifferenz ΔL2 zwischen einem L-Pegel-Potential am Knoten E und einem L-Pegel-Potential am Knoten D. Im symmetrischen Differenz­ verstärker besteht keine Potentialdifferenz zwischen dem H-Pegel- Potential am Knoten D und dem H-Pegel-Potential am Knoten E sowie keine Potentialdifferenz zwischen dem L-Pegel-Potential am Knoten E und dem L-Pegel-Potential am Knoten D.

Im folgenden wird die Prüfung durch Feldmuster und die March-Prüfung erläutert.

In den Fig. 19-24 sind verschiedene Beispiele für Feldmuster gezeigt. Fig. 19 zeigt ein Zeilenstreifenmuster, Fig. 20 ein Checkerboard-Feldmuster, Fig. 21 ein 2-Streifen-Feldmuster, Fig. 22 ein 2-Spalten-Checker-Muster, Fig. 23 ein Doppel-Checker-Feldmuster und Fig. 24 ein Spaltenstreifen-Prüfmuster.

Die Feldmusterprüfung wird ausgeführt, indem Testdaten entsprechend dem Feldmuster in ein Speicherfeld geschrieben werden, worauf das Auslesen der Testdaten aus diesem folgt.

Betriebsgrenzen, die durch Interferenzen zwischen Speicherzellen, Störungen zwischen Wortleitungen, Störungen zwischen Bitleitungen, Störungen zwischen Leseverstärkern verursacht werden, können durch eine Feldmusterprüfung geprüft werden.

Die oben gezeigte Ausführungsform erlaubt eine Zeilenmodusprüfung unter Verwendung der verschiedenen Feldmuster der Fig. 19-24, indem ein geeignetes Spaltenauswahlsignal Yi ausgewählt wird.

Bei der Prüfung durch Feldmuster besteht die Möglichkeit, daß beispielsweise Fehler in einem Adreßsystem nicht erfaßt werden, da die Muster in einer periodischen Weise auftreten. In einem solchen Fall ist es notwendig, den als nächstes beschriebenen March-Test auszuführen.

Fig. 25 zeigt ein Diagramm zur Erläuterung des March-Tests.

Ein Beispiel für den March-Test eines 4×4 (= 16) Bit-Speicherfeldes ist in Fig. 25 gezeigt.

Bei a werden Testdaten L in alle Adressen als Hintergrunddaten eingeschrieben.

In b werden Testdaten L aus der X-Adresse 1 und der Y-Adresse 1 ausgelesen und Testdaten H in dieselben Adressen eingeschrieben.

In c werden Testdaten L aus der X-Adresse 2 und der Y-Adresse 1 ausgelesen und Testdaten H in dieselben Adressen eingeschrieben.

Die X-Adresse wird sequentiell erhöht und die oben angeführte Opera­ tion wiederholt. Ist die oben beschriebene Operation für die 4 X- Adressen abgeschlossen worden, so wird die Y-Adresse um 1 erhöht und die oben angeführte Operation wiederholt, während die X-Adresse sequentiell um 1 erhöht wird.

In d werden Testdaten L aus der X-Adresse 4 und der Y-Adresse 4 ausgelesen und Testdaten H in dieselben Adressen eingeschrieben.

Durch Erhöhen der X-Adresse und Y-Adresse in der oben beschriebenen Weise werden Testdaten H ausgelesen und Testdaten L eingeschrieben. Dieser Vorgang wird für alle Adressen wiederholt.

Testdaten L werden in alle Adressen eingeschrieben, wie in e gezeigt ist. Dann werden die Testdaten L aller Adressen ausgelesen.

Es wird eine Operation ähnlich zur oben beschriebenen Operation ausgeführt, indem die X-Adresse und die Y-Adresse vermindert werden.

Dieser March-Test ist notwendig, um zu prüfen, ob die Adressen korrekt ausgewählt werden.

Bei der Halbleiterspeichereinrichtung der oben beschriebenen Ausfüh­ rungsform kann ein Test ähnlich dem March-Test ausgeführt werden. Dieser Pseudo-March-Test, der entsprechend der oben beschriebenen Ausführungsform ausgeführt werden kann, wird unter Bezugnahme auf die Fig. 26 beschrieben.

Wie in Fig. 26 dargestellt ist, wird für jeweils 4 Bit der Y-Adresse ein Lesen und Schreiben derselben Testdaten ausgeführt. Es ist notwendig, die Testdaten innerhalb der vier gleichzeitig ausgewählten Adressen der Y-Adresse zu unterscheiden.

Nachdem Testdaten L in alle Adressen geschrieben worden sind, wird die X-Adresse WL1 ausgewählt. Erwartungsdaten L werden den Y- Adressen BL1-BL10 zugeführt, gefolgt von einem Auslesen der Testdaten L aus diesen Adressen. Als nächstes werden Testdaten H nur in die Y-Adressen BL1, BL5 und BL9 und Testdaten L nur in die Y- Adressen BL2-BL4, BL6-BL8 und BL10 geschrieben.

Nachdem die X-Adresse vergrößert worden ist, wird die oben beschriebene Lese- und Schreiboperation ausgeführt. Ist diese Operation mit der letzten X-Adresse abgeschlossen worden, so kehrt die X-Adresse zu WL1 zurück. Erwartungsdaten H werden den Y-Adressen BL1, BL5 und BL9 und Erwartungsdaten L den Y-Adressen BL2-BL4, BL6-BL8 und BL10 zugeführt. Aus diesen Adressen werden Testdaten ausge­ lesen. Dann werden Testdaten H in die Y-Adressen BL1, BL2, BL5, BL6, BL9 und BL10 und Testdaten L in die Y-Adressen BL3, BL4, BL7 und BL8 geschrieben.

Die X-Adresse wird vergrößert, und die oben beschriebenen Lese- und Schreiboperationen werden wiederholt.

In ähnlicher Weise werden den Y-Adressen BL1, BL2, BL5, BL6, BL9, BL10 Erwartungsdaten H und den Y-Adressen BL3, BL4, BL7, BL8 Erwar­ tungsdaten L zugeführt. Aus diesen Adressen werden Testdaten ausge­ lesen. In der oben beschriebenen Weise kann ein Test, der lokal einem March-Test äquivalent ist, ausgeführt werden.

Damit kann die Testzeit selbst in einem Pseudo-March-Test signifikant reduziert werden, der bei einem herkömmlichen Zeilenmo­ dustest mit einer Mehrzahl von Latch-Schaltkreisen nicht effektiv war.

Die Fig. 27 und 28 zeigen ein Beispiel, bei dem ein Speicherfeld in 16 Feldblöcke BK unterteilt ist.

Das Speicherzellenfeld weist 1024 Bitleitungspaare und 1024 Wortlei­ tungen und eine Kapazität von 1MBit auf. Jeder Feldblock BK weist 64 Bitleitungspaare auf. Innerhalb eines Feldblocks BK wird ein Spal­ tenauswahlsignal Yi aktiviert. Daher können 16 Speicherzellen gleichzeitig geprüft werden. Die Prüfung des gesamten Speicherfeldes wird durch einen March-Test in jedem Feldblock BK ausgeführt. Damit kann die March-Prüfzeit auf 1/16 reduziert werden.

Unter Bezugnahme auf die Fig. 29 werden im folgenden andere Opera­ tionen der Halbleiterspeichereinrichtung der Fig. 1 und 2 beschrieben.

Die Lesebusse R, werden auf den H-Pegel vorgeladen. Werden beispielsweise H-Prüfdaten korrekt auf alle Bitleitungspaare BL, mit ungerader Nummer ausgelesen, so sind im jeweiligen ersten Diffe­ renzverstärker 60, der mit den Lesebussen R, verbunden ist, der Transistor Q1 durchgeschaltet und der Transistor Q2 gesperrt. Wenn alle Spaltenauswahlsignale Yi auf den H-Pegel ansteigen, so wird der Lesebus auf den L-Pegel entladen. Der Lesebus R wird nicht entladen, so daß sein Potential auf dem H-Pegel gehalten wird.

Existiert in einem der Bitleitungspaare BL, mit ungerader Nummer ein Fehler, so erreicht beispielsweise das Potential der Bitleitung , die auf dem L-Pegel liegen sollte, den H- oder einen dazwischen liegenden Pegel. Daher ist der Transistor Q2, der gesperrt sein sollte, durchgeschaltet. Hierdurch werden die Lesebusse R, beide auf den L-Pegel entladen.

Daß alle Daten korrekt ausgelesen worden sind, wird ermittelt, wenn eine Mehrzahl von gleichzeitig ausgelesenen Daten übereinstimmt. Ein Fehler wird erfaßt, wenn ein Wert der Mehrzahl gleichzeitig ausgele­ sener Daten nicht mit den anderen Daten übereinstimmt.

Den Lesebussen R, werden Daten entsprechend den auszulesenden Daten als Erwartungsdaten zugeführt. Es ist notwendig, vorher zu wissen, ob die unter der jeweiligen Adresse gespeicherten Daten gleich H oder L sind, um die Erwartungsdaten zu bestimmen. Ferner ist es erforderlich, die Erwartungsdaten entsprechend der jeweiligen Adresse auf den Lesebus zu schreiben. Damit wird der Testbetrieb kompliziert.

Beim oben angeführten Verfahren ist vorher nur die Information erforderlich, daß in jeder zweiten Speicherzelle dieselben Daten gespeichert sind. Es ist nicht notwendig, durch den Erwartungsdaten- Schreibschaltkreis 74 die Erwartungsdaten dem Lesebus zuzuführen. Damit kann die Prüfung auf einfache Weise ausgeführt werden.

Fig. 30 zeigt ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Die Halbleiterspeichereinrichtung weist eine Struktur mit geteilten Leseverstärkern mit zwei Speicherfeldblöcken 1a und 1b auf. Die Speicherfeldblöcke 1a und 1b teilen sich die Leseverstär­ kergruppe 5 und die Schreib-/Lesegatter 6. Jedes Bitleitungspaar BL, im Speicherfeldblock 1a ist über den Schalter Sa mit dem entspre­ chenden Leseverstärker 50 und dem entsprechenden ersten Differenz­ verstärker verbunden. Jedes Bitleitungspaar BL, im Speicherfeld­ block 1b ist über den Schalter Sb mit dem entsprechenden Lesever­ stärker 50 und dem entsprechenden ersten Differenzverstärker verbun­ den. Durch die Schaltsignale SL und SR wird einer der Schalter Sa und Sb selektiv durchgeschaltet.

Entsprechend der gegenwärtigen Ausführungsform ist nur ein Satz Leseverstärkergruppe 5 und ein Satz Schreib-/Lesegatter 6 für die zwei Speicherfeldblöcke 1a und 1b erforderlich. Dies reduziert die Layout-Fläche. Die gegenwärtige Ausführungsform ist besonders vorteilhaft, um die Layout-Fläche zu verringern, da die Leseverstär­ kergruppe 5 und die Schreib-/Lesegatter 6 eine große Fläche belegen.

Claims (23)

1. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,
eine Auswahleinrichtung (4) zum gleichzeitigen Auswählen einer vor­ bestimmten Zahl von Spalten des Speicherfeldes (1) in einer ausgewählten Zeile während des Testbetriebs und zum Auswählen von einer der Mehrzahl von Spalten während des Normalbetriebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind,
eine Testeinrichtung (7) zum gleichzeitigen Vergleichen der Daten, die von der Leseeinrichtung ausgelesen worden sind, mit einem vorbe­ stimmten Erwartungsdatenwert während des Testbetriebs, und
eine Anzeigeeinrichtung (11) zum Ausgeben des Ergebnisses der Test­ einrichtung,
wobei die Testeinrichtung (7),
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten des Speicherfeldes,
eine zweite Verstärkungseinrichtung (73) und
eine Erwartungsdaten-Eingabeeinrichtung (74) zum Speichern eines Erwartungsdatenwertes aufweist, wobei
die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden,
und jede der ersten Verstärkungseinrichtungen (60) entsprechend den Spalten, die von der Auswahleinrichtung (4) ausgewählt worden sind, während eines Testbetriebs die von den entsprechenden Spalten ausge­ lesenen Daten mit dem Erwartungsdatenwert vergleicht.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (2, 8a-8e) zum Steuern der Auswahlein­ richtung (4) zum Auswählen anderer Spalten des Speicherfeldes (1) zum gleichzeitigen Testen.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekenn­ zeichnet durcheinen Schreibbus (W, ),einen Lesebus (R, ),
eine Verbindungseinrichtung (65-68) zum Verbinden einer einzelnen Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, mit dem Schreibbus (W, ) während des normalen Schreibbetriebs, und
eine Aktivierungseinrichtung (Q3, Q4) zum Aktivieren der ersten Verstärkungseinrichtung (60) entsprechend einer Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Testeinrichtung (7) eine Zeilenmodusprüfung ausführt.

5. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Wortleitungen (WL),einer Mehrzahl von Bitleitungspaaren (BL, ), die die Mehrzahl von Wortleitungen (WL) kreuzen, und einer Mehrzahl von Speicherzellen an den Kreuzungen der Wortleitungen (WL) und der Bitleitungspaare (BL, ),einen Schreibbus (W, ),einen Lesebus (R, ),
eine Mehrzahl von ersten Verstärkungseinrichtungen (60), die jeweils zwischen einem der Mehrzahl von Bitleitungspaaren (BL, ) und dem Lesebus (R, ) gebildet sind,
eine zweite Verstärkungseinrichtung (73),
eine Erwartungsdaten-Eingabeeinrichtung (74) zum Speichern eines Erwartungsdatenwertes,
eine Auswahleinrichtung (4) zum Auswählen von einem der Mehrzahl von Bitleitungspaaren zum Lesen und Schreiben während des Normalbetriebs und zum gleichzeitigen Auswählen einer vorbestimmten Zahl von Bitleitungspaaren während des Testbetriebs,
eine Verbindungseinrichtung (65-68) zum Verbinden eines Bitleitungs­ paars, das von der Auswahleinrichtung (4) ausgewählt worden ist, mit dem Schreibbus (W, ) während des Normalbetriebs, und
eine Aktivierungseinrichtung (Q3, Q4) zum Aktivieren einer ersten Verstärkungseinrichtung (60) entsprechend einem ausgewählten Bitlei­ tungspaar, wobei
die aktivierte erste Verstärkungseinrichtung (60) und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
jede der aktivierten ersten Verstärkungseinrichtungen (60) während des Testbetriebs die Daten des entsprechenden Bitleitungspaars mit dem Erwartungsdatenwert vergleicht, um das Vergleichsergebnis an den Lesebus (R, ) zu übertragen.

6. Halbleiterspeichereinrichtung nach Anspruch 5, gekennzeichnet durch
einen Datenbus (DB, ),einen Zeilentestbus (LB, ), und
eine Schalteinrichtung (71, 72) zum Verbinden des Lesebus (R, ) mit dem Datenbus (DB, ) während des normalen Lesebetriebs und zum Verbinden des Lesebus (R, ) mit dem Zeilentestbus (LB, ) während des Testbetriebs.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, gekenn­ zeichnet durch eine Einstelleinrichtung (8a-8e) zum Versetzen der Halbleiterspei­ chereinrichtung in einen Normalbetriebsmodus oder einen Testbe­ triebsmodus.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß
die Einstelleinrichtung
wenigstens einen externen Anschluß (h0-h3) zum Empfangen eines extern angelegten Signals und
eine Erfassungseinrichtung (8a-8e) zum Erzeugen eines Signals () zum Versetzen der Halbleiterspeichereinrichtung in einen Testmodus, wenn eine Spannung mit einem Pegel, der höher als ein normaler Logikpegel ist, an einen der wenigstens einen externen Anschlüsse (h0-h3) angelegt wird, aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß
die Einstelleinrichtung,
eine Mehrzahl von externen Anschlüssen (h0-h3) zum Empfangen extern angelegter Signale,
eine Mehrzahl von Hochspannungs-Erfassungseinrichtungen (8a-8d), die jeweils mit der Mehrzahl externer Anschlüsse (h0-h3) verbunden sind, zum Erzeugen eines Erfassungssignals, wenn eine Spannung mit einem Pegel, der höher als ein normaler Logikpegel ist, an einen externen Anschluß angelegt wird, und
eine Einstellsignal-Erzeugungseinrichtung (8e) zum Erzeugen eines Signals () zum Versetzen der Halbleiterspeichereinrichtung in einen Testmodus, wenn das Erfassungssignal von einer der Mehrzahl von Hochspannungs-Erfassungseinrichtungen (8a-8d) erzeugt wird, aufweist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekenn­ zeichnet, daß die Auswahleinrichtung (4) eine Einrichtung aufweist, die von der Mehrzahl von Erfassungssignalen, die von der Mehrzahl von Hochspannungs-Erfassungseinrichtungen zugeführt werden, und dem Einstellsignal (), das von der Einstellsignal-Erzeugungseinrichtung (8a) angelegt wird, abhängig ist, zum gleichzeitigen Auswählen einer Mehrzahl von Bitleitungspaaren.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 10, gekennzeichnet durch eine Fehlererfassungseinrichtung (75) zum Ausgeben eines Fehlerindi­ kators in Abhängigkeit von einem Vergleichsindikator, der von der ersten Verstärkungseinrichtung (60) empfangen wird.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß jede der Mehrzahl erster Verstärkungseinrichtungen einen Differenz­ verstärker (60) bildet.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, daß die zweite Verstärkungseinrichtung einen Differenzverstärker (73) bildet.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen symmetrischen Differenzverstärker aufweist.

15. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen zweifachen Differenzverstärker aufweist.

16. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen zweifachen symmetrischen Diffe­ renzverstärker aufweist.

17. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 16, dadurch gekennzeichnet, daß die Auswahleinrichtung eine Spaltendekodereinrichtung (4) aufweist, die von einem extern angelegten Adreßsignal abhängig ist, zum Erzeu­ gen einer Mehrzahl von Auswahlsignalen zum gleichzeitigen Auswählen einer Mehrzahl von Bitleitungspaaren während des Testbetriebs und zum Erzeugen eines einzelnen Auswahlsignals während des normalen Lese- und Schreibbetriebs.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 17, dadurch gekennzeichnet, daß der Testbetrieb einen Zeilenmodus-Test­ betrieb aufweist.

19. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einem Speicherfeld (1), das eine Mehrzahl von Speicherzellen (MC) aufweist, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, gekennzeichnet durch die Schritte:
Erzeugen eines ersten Erwartungsdatenwertes,
gleichzeitiges Auswählen einer beliebigen ersten Mehrzahl von Spalten des Speicherfeldes (1),
gleichzeitiges Auslesen der Daten aus der jeweiligen der ersten Mehrzahl gleichzeitig ausgewählter Spalten,
Vergleichen der aus der jeweiligen der ersten Mehrzahl von Spalten ausgelesenen Daten mit dem ersten Erwartungsdatenwert,
Erzeugen eines zweiten Erwartungsdatenwertes,
gleichzeitiges Auswählen einer beliebigen zweiten Mehrzahl von Spalten des Speicherfeldes (1),
gleichzeitiges Auslesen der Daten aus der jeweiligen der zweiten Mehrzahl gleichzeitig ausgewählter Spalten und
Vergleichen der aus der jeweiligen der zweiten Mehrzahl von Spalten ausgelesenen Daten mit dem zweiten Erwartungsdatenwert.

20. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit
einem Speicherfeld (1), das eine Mehrzahl von Wortleitungen (WL),
eine Mehrzahl von Bitleitungspaaren (BL, ), die die Mehrzahl von Wortleitungen kreuzen, und eine Mehrzahl von Speicherzellen (MC),
die an den Kreuzungen der Wortleitungen und der Bitleitungspaare gebildet sind, aufweist, einem Schreibbus (W, ), einem Lesebus (R, ), einer Mehrzahl von ersten Verstärkungseinrichtungen (60), die jeweils zwischen der Mehrzahl von Bitleitungspaaren und dem Lesebus (R, ) gebildet sind, und einer zweiten Verstärkungseinrichtung (73), gekennzeichnet durch die Schritte:
Bestimmen eines Betriebsmodus,
in Abhängigkeit von der Bestimmung eines Testmodus die Schritte:
Erzeugen eines ersten Erwartungsdatenwertes,gleichzeitiges Auswählen einer beliebigen ersten Mehrzahl von Bitleitungspaaaren (BL, ),
Verstärken gespeicherter Daten aus der Mehrzahl von Bitleitungspaaren (BL, ),gleichzeitiges Vergleichen der verstärkten Daten der entsprechenden ersten Mehrzahl von Bitleitungspaaren (BL, ) mit dem ersten Erwar­ tungsdatenwert,
Anlegen eines Signals an den Lesebus (R, ) in Abhängigkeit vom Vergleichsschritt,
Erzeugen eines zweiten Erwartungsdatenwertes,
gleichzeitiges Auswählen einer beliebigen zweiten Mehrzahl von Bitleitungspaaaren (BL, ),Verstärken gespeicherter Daten aus der Mehrzahl von Bitleitungspaa­ ren (BL, ),gleichzeitiges Vergleichen der verstärkten Daten der entsprechenden zweiten Mehrzahl von Bitleitungspaaren (BL, ) mit dem zweiten Erwartungsdatenwert und
in Abhängigkeit von der Bestimmung eines Normalbetriebsmodus die Schritte:Auswählen eines der Mehrzahl von Bitleitungspaaren (BL, ),Verbinden des ausgewählten Bitleitungspaars (BL, ) mit dem Schreibbus (W, ) für einen Schreibbetrieb undVerstärken gespeicherter Daten vom ausgewählten Bitleitungspaar (BL, ) für einen Lesebetrieb,
wobei der Schritt der Verstärkung für einen Lesebetrieb den Schritt der Implementierung eines Stromspiegelverstärkers durch Aktivieren der ersten Verstärkungseinrichtung (60) und der zweiten Verstär­ kungseinrichtung (73) aufweist.

21. Halbleiterspeichereinrichtung, aufweisend,
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,
eine Auswahleinrichtung (4) zum gleichzeitigen Auswählen einer vorbestimmten Zahl von Spalten im Speicherfeld (1) in einer ausge­ wählten Zeile während des Testbetriebs und zum Auswählen einer der Mehrzahl von Spalten während des Normalbetriebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind,
eine Testeinrichtung (7) zum gleichzeitigen Vergleichen von Daten, die von der Leseeinrichtung gelesen worden sind, miteinander während des Testbetriebs, und
eine Anzeigeeinrichtung (11) zum Ausgeben eines Ergebnisses der Testeinrichtung,
wobei die Testeinrichtung (7)
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten des Speicherfeldes und
eine zweite Verstärkungseinrichtung (73) aufweist, wobei die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
die erste Verstärkungseinrichtung (60) während eines Testbetriebs alle aus den entsprechenden Spalten ausgelesenen Daten miteinander vergleicht.

22. Halbleiterspeichereinrichtung, aufweisend,
ein erstes und zweites Speicherfeld (1a, 1b) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,
eine Schalteinrichtung (Sa, Sb) zum Auswählen des ersten oder zwei­ ten Speicherfeldes (1a, 1b),
eine Auswahleinrichtung (4) zum gleichzeitigen Auswählen einer Mehr­ zahl von Spalten des ausgewählten Speicherfelds während des Testbe­ triebs und zum Auswählen von einer der Mehrzahl von Spalten während des Normalbetriebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind,
eine Testeinrichtung (7) zum gleichzeitigen Vergleichen der Daten, die von der Leseeinrichtung gelesen worden sind, mit einem vorbe­ stimmten Erwartungsdatenwert während des Testbetriebs, und eine Anzeigeeinrichtung (11) zum Ausgeben eines Ergebnisses der Testeinrichtung,
wobei die Testeinrichtung (7),
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten im Speicherzellenfeld,
eine zweite Verstärkungseinrichtung (73) und
eine Erwartungsdaten-Eingabeeinrichtung (74) zum Speichern eines Erwartungsdatenwertes aufweist, wobei
die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
die jeweiligen ersten Verstärkungseinrichtungen (60) entsprechend den Spalten, die von der Auswahleinrichtung (4) ausgewählt worden sind, während eines Testbetriebs die aus den entsprechenden Spalten ausgelesenen Daten mit dem Erwartungsdatenwert vergleicht.

23. Halbleiterspeichereinrichtung nach Anspruch 21 oder 22, gekenn­ zeichnet durch eine Steuereinrichtung (2, 8a-8e) zum Steuern der Auswahleinrichtung (4) zum Auswählen anderer Spalten des Speicher­ feldes (1) zum gleichzeitigen Testen.