JPH04188493A - 半導体ダイナミックｒａｍ - Google Patents
半導体ダイナミックｒａｍInfo
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- JPH04188493A JPH04188493A JP2318895A JP31889590A JPH04188493A JP H04188493 A JPH04188493 A JP H04188493A JP 2318895 A JP2318895 A JP 2318895A JP 31889590 A JP31889590 A JP 31889590A JP H04188493 A JPH04188493 A JP H04188493A
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- JP
- Japan
- Prior art keywords
- line pair
- column decoder
- mirror type
- type amplifier
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体ダイナミックＲＡＭのアクセ〔従来の
技術〕 第５図は従来のメモリアレイの構成を示す回路図で、図
において、（１）はＮチャネルＭＯ５）ランジスタ、（
２）は蓄積容量、（３）はセンスアンプ、（４）。
技術〕 第５図は従来のメモリアレイの構成を示す回路図で、図
において、（１）はＮチャネルＭＯ５）ランジスタ、（
２）は蓄積容量、（３）はセンスアンプ、（４）。
（５）はトランスフ１−ゲートのベチャネルＭＯＳトラ
ンジスタ、ンυは書込みバッフ１、□□□は読み出しプ
リアンプ、ＷＬはワード線、ＳＯはセンスアンプ活性化
信号、Ｉｌｏ、いは書込み、読み出し信号線対、ｙはコ
ラムデコーダ出力、ｇＪはビット線対を示す。従来のコ
ラムデコーダは第６図に示す。
ンジスタ、ンυは書込みバッフ１、□□□は読み出しプ
リアンプ、ＷＬはワード線、ＳＯはセンスアンプ活性化
信号、Ｉｌｏ、いは書込み、読み出し信号線対、ｙはコ
ラムデコーダ出力、ｇＪはビット線対を示す。従来のコ
ラムデコーダは第６図に示す。
図中、ＡＩはコラムアドレスを示す。
第５図、第６図の動作について第７図の波形図を用いて
説明する。ここでは−Ｖｃｃ （Ｖｃｃは、亀源電圧）
ビット線プリチャージ方式の場合について説明する。ま
ず、ビット線対Ｂ、Ｂか−Ｖｃｃにプリチャージされた
後、ローアドレスにより、１本のワードＩＩＷＬか選択
され高レベルとなる。これにより、ビット線Ｂに、蓄積
容量（２）から情報か流口用る（今、ここではＩｉｉｇ
ｈ情報が書かれている）。
説明する。ここでは−Ｖｃｃ （Ｖｃｃは、亀源電圧）
ビット線プリチャージ方式の場合について説明する。ま
ず、ビット線対Ｂ、Ｂか−Ｖｃｃにプリチャージされた
後、ローアドレスにより、１本のワードＩＩＷＬか選択
され高レベルとなる。これにより、ビット線Ｂに、蓄積
容量（２）から情報か流口用る（今、ここではＩｉｉｇ
ｈ情報が書かれている）。
高くなる（約１００ｍｖ ）。その後、センスアンプ活
性化信号ＳＯが高レベルとなり、センスアンプ（３）で
高レベル側のビットｌｓＢをＶｃｃ Ｋ位に、低レベル
側のビット線ＢをＧＮＤ電位に増巾する。以上により、
ダイナミックＲＡＭのいわゆるリフレッシュ動作が完了
する。この後、コラムアドレスＡｉにより、１本のコラ
ムデコーダ出力ｙが高レベルとなり、Ｉ１０線対に情報
を伝える。その情報は読み出力フリアンプに）で増巾さ
ｎ、ダイナミックＲＡＭの出力に出される。畳込みはコ
ラムデコーダの出力ｙか高レベルとなり、その後、書込
みバッフアシυから書込まれる。以上かダイナミックＲ
ＡＭの読み出し、書込み動作である。
性化信号ＳＯが高レベルとなり、センスアンプ（３）で
高レベル側のビットｌｓＢをＶｃｃ Ｋ位に、低レベル
側のビット線ＢをＧＮＤ電位に増巾する。以上により、
ダイナミックＲＡＭのいわゆるリフレッシュ動作が完了
する。この後、コラムアドレスＡｉにより、１本のコラ
ムデコーダ出力ｙが高レベルとなり、Ｉ１０線対に情報
を伝える。その情報は読み出力フリアンプに）で増巾さ
ｎ、ダイナミックＲＡＭの出力に出される。畳込みはコ
ラムデコーダの出力ｙか高レベルとなり、その後、書込
みバッフアシυから書込まれる。以上かダイナミックＲ
ＡＭの読み出し、書込み動作である。
従来のダイナミックＲＡＭは以上の様に構成さｎていた
ので、センスアンプでの増巾が完了した後、Ｚｌｏ ４
！対に情報か伝わり、町って従来のダイナミックＲＡＭ
ではヒツト線容量が大きく、その増巾に時間がかかり、
アクセスタイムが遅延するといった問題かめった。従っ
て、ＲＡＭのサイクルタイムの高速化には、制限がある
という問題点があった。
ので、センスアンプでの増巾が完了した後、Ｚｌｏ ４
！対に情報か伝わり、町って従来のダイナミックＲＡＭ
ではヒツト線容量が大きく、その増巾に時間がかかり、
アクセスタイムが遅延するといった問題かめった。従っ
て、ＲＡＭのサイクルタイムの高速化には、制限がある
という問題点があった。
この発明は上記の様な問題点を解消するためになさｎた
もので、アクセスタイムが高速化できるダイナミックＲ
ＡＭを得ることを目的とする。
もので、アクセスタイムが高速化できるダイナミックＲ
ＡＭを得ることを目的とする。
この発明に係るダイナミックＲＡＭは、ビット線対電位
の変化を直接カレントミラー型アンプで増巾する様にし
たものである。
の変化を直接カレントミラー型アンプで増巾する様にし
たものである。
この発明におけるカレントミラー型アンプは、ワード１
ｌＷＬが高レベルになると同時に活性化さし。
ｌＷＬが高レベルになると同時に活性化さし。
ヒツト線対の微少な電位差（約１００ｍｖ ）を増巾す
る。
る。
カレントミラー型アンプの出力かＩ１０線に伝わるため
、センスアンプでの増巾が完了する前に情報が跣み出さ
れ、アクセスタイムが高速になる。
、センスアンプでの増巾が完了する前に情報が跣み出さ
れ、アクセスタイムが高速になる。
以下、この発明の一実施例を図１こついて説明する。第
１図はこの発明の一実施例であるメモリアレイの構成を
示す回ＦＮ１図で、因において、（１００）はカレント
ミラー型アンプ、（１０１） 、 （１０２）はＰチャ
ネルＭＯＳトランジスタ、（１０３） 、 （１０４）
、 （１０５） ｆ！ Ｎ チャネルＭＯ５）ランジ
スタ、α１． （ｕ）ｉ工凡チャネルＭＯＳトランジス
タのトランスファーゲート、■、□□□１工Ｎチャネル
ＭＯ５）ランジスタのトランスファーゲート、Ｗｌ、Ｗ
Ｉは書込み専用線対、ＲＯ，ＲＯは読み出し専用線対、
ＹＷは書込み時に活性化されるコラムデコーダ出力、ｙ
Ｒｇｘコラムデコーダ出方で、その他の符号は前記従来
のものと同一である。
１図はこの発明の一実施例であるメモリアレイの構成を
示す回ＦＮ１図で、因において、（１００）はカレント
ミラー型アンプ、（１０１） 、 （１０２）はＰチャ
ネルＭＯＳトランジスタ、（１０３） 、 （１０４）
、 （１０５） ｆ！ Ｎ チャネルＭＯ５）ランジ
スタ、α１． （ｕ）ｉ工凡チャネルＭＯＳトランジス
タのトランスファーゲート、■、□□□１工Ｎチャネル
ＭＯ５）ランジスタのトランスファーゲート、Ｗｌ、Ｗ
Ｉは書込み専用線対、ＲＯ，ＲＯは読み出し専用線対、
ＹＷは書込み時に活性化されるコラムデコーダ出力、ｙ
Ｒｇｘコラムデコーダ出方で、その他の符号は前記従来
のものと同一である。
第２図はこの発明の一実施例であるコラムデコーダ回路
のブロック図を示す。図中、Ｗは畜込み活性化信号の反
転信号で、その他の符号１工前記従来のものと同一であ
る。
のブロック図を示す。図中、Ｗは畜込み活性化信号の反
転信号で、その他の符号１工前記従来のものと同一であ
る。
次に動作について第３図の波形図を用いて説明する。ワ
ード線ＷＬが高レベルになり、センスアンプ活性化信号
Ｓｏが高レベルとなる一連のリフレッシュ動作は、前記
従来のものと同一なので、ここではその説明は省略する
。以下、読み出し、書込み動作について説明する。
ード線ＷＬが高レベルになり、センスアンプ活性化信号
Ｓｏが高レベルとなる一連のリフレッシュ動作は、前記
従来のものと同一なので、ここではその説明は省略する
。以下、読み出し、書込み動作について説明する。
ワード線ＷＬが高レベルになると、ビット線Ｂ。
Ｂに情報が流れ出てビット線対の電位が少し変化する。
これと同時に、コラムデコーダ出力ＹＲが高レベルとな
り、カレントミラー型アンプ（１００）カ活性化される
。さらに、カレントミラー型アンプ（１０（１）の出力
が読み出し専用線対ＲＯ，ＲＯに伝わり、こｎが跣み出
しプリアンプ＠で増巾さｔｔて出力となるので、アクセ
スタイムは従来と比べて高速になる。
り、カレントミラー型アンプ（１００）カ活性化される
。さらに、カレントミラー型アンプ（１０（１）の出力
が読み出し専用線対ＲＯ，ＲＯに伝わり、こｎが跣み出
しプリアンプ＠で増巾さｔｔて出力となるので、アクセ
スタイムは従来と比べて高速になる。
書込みの場合、ワード線ＷＬが高レベルになり、これと
同時にコラムデコーダが活性化され、又、同時に、書込
み活性化信号の反転信号Ｗが低レベルになる。従って”
、ＹＷ倍信号高レベルとなり、書き込み専用線対ＷＩ、
Ｗｌ を通して書込まれる。
同時にコラムデコーダが活性化され、又、同時に、書込
み活性化信号の反転信号Ｗが低レベルになる。従って”
、ＹＷ倍信号高レベルとなり、書き込み専用線対ＷＩ、
Ｗｌ を通して書込まれる。
以上の様ζこして、読み出しも書込みも高速になり、サ
イクルタイムの高速なダイナミックＲＡＭが得らｎる。
イクルタイムの高速なダイナミックＲＡＭが得らｎる。
なお、上記実施例ではビット線対ごとに、カレントミラ
ー型アンプを設けた場合を示したが、第４図の他の実施
例の様に、カレントミラー型アンプのドライバ一部を個
別に設け、ロード部を共有化しても良い。図において、
（１０のがカレントミラー型アンプを構成し、（１０３
） 、 （１０４） 、 （１０５）はＮチャネルＭＯ
Ｓ）ランジスタで、ドライバ一部を構成する。
ー型アンプを設けた場合を示したが、第４図の他の実施
例の様に、カレントミラー型アンプのドライバ一部を個
別に設け、ロード部を共有化しても良い。図において、
（１０のがカレントミラー型アンプを構成し、（１０３
） 、 （１０４） 、 （１０５）はＮチャネルＭＯ
Ｓ）ランジスタで、ドライバ一部を構成する。
（１１０）、 （１１１）はＰチャネルＭＯ３ｈランジ
スタで、共有化したロード部を構成する。なお、第２図
の動作は上記第１図の実施例と同様である。
スタで、共有化したロード部を構成する。なお、第２図
の動作は上記第１図の実施例と同様である。
以上の様にこの発明にまれば、ビット線対の電位の変化
を直接カレントミラー型アンプで増巾するようにしたの
で、アクセスタイム、即ちサイクルタイムの高速なダイ
ナミックＲＡＭが得られるという効果がある。
を直接カレントミラー型アンプで増巾するようにしたの
で、アクセスタイム、即ちサイクルタイムの高速なダイ
ナミックＲＡＭが得られるという効果がある。
第１図はこの発明の一実施例であるメモリアレイの構成
を示す回路図、第２図はこの発明の一実施例であるコラ
ムデコーダ回路のブロック図、第３図は第１図の動作を
示す波形図、第４図はこの発明の他の実施例であるメモ
リアレイの構成を示す回路図、第５図は従来のメモリア
レイの構成を示す回路図、第６図は従来のコラムデコー
ダ回路のブロック図、第７図は第５図の動作を示す波形
図である。 図において、（１）、（４）、（５）、 （１０３）
〜（１０５） ＋ｓ Ｎ チャネルＭＯ５）、ランジス
タ、（２）は蓄積容量、（３）はセンスアンプ、α０Ａ
−Ｃ３ｆｔ）ランスファーゲート、？υは警込みバッフ
ァ、（２）は読み出しプリアンプ、（１（１））はカレ
ントミラー型アンプ、（１０１）、 （１０２）、 （
１１０）、 （１１１）＋ｘ ＰチャネルＭＯ５）−ラ
ンジスタを示す。 なお、図中、同一符号は同一、または相当部分を示す。
を示す回路図、第２図はこの発明の一実施例であるコラ
ムデコーダ回路のブロック図、第３図は第１図の動作を
示す波形図、第４図はこの発明の他の実施例であるメモ
リアレイの構成を示す回路図、第５図は従来のメモリア
レイの構成を示す回路図、第６図は従来のコラムデコー
ダ回路のブロック図、第７図は第５図の動作を示す波形
図である。 図において、（１）、（４）、（５）、 （１０３）
〜（１０５） ＋ｓ Ｎ チャネルＭＯ５）、ランジス
タ、（２）は蓄積容量、（３）はセンスアンプ、α０Ａ
−Ｃ３ｆｔ）ランスファーゲート、？υは警込みバッフ
ァ、（２）は読み出しプリアンプ、（１（１））はカレ
ントミラー型アンプ、（１０１）、 （１０２）、 （
１１０）、 （１１１）＋ｘ ＰチャネルＭＯ５）−ラ
ンジスタを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）ビット線対ごとのセンスアンプと、ビット線対ご
とのカレントミラー型アンプと、読み出し専用線対と書
込み専用線対を設け、コラムデコーダ出力で上記カレン
トミラー型アンプを活性化し、上記カレントミラー型ア
ンプの出力をゲートがコラムデコーダ出力に接続された
トランスファーゲートを介して読み出し専用線対に接続
し、さらに、ビット線対をゲートが書込み時に活性にな
るコラムデコーダ出力に接続されたトランスファーゲー
トを介して、書込み専用線対に接続し、コラムデコーダ
の活性化をワード線の活性化と同時にしたここを特徴と
する半導体ダイナミックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318895A JPH04188493A (ja) | 1990-11-22 | 1990-11-22 | 半導体ダイナミックｒａｍ |
| US07/794,268 US5295094A (en) | 1990-11-22 | 1991-11-19 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318895A JPH04188493A (ja) | 1990-11-22 | 1990-11-22 | 半導体ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188493A true JPH04188493A (ja) | 1992-07-07 |
Family
ID=18104167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318895A Pending JPH04188493A (ja) | 1990-11-22 | 1990-11-22 | 半導体ダイナミックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5295094A (ja) |
| JP (1) | JPH04188493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
| JP4531150B2 (ja) * | 1998-11-09 | 2010-08-25 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| US6212109B1 (en) | 1999-02-13 | 2001-04-03 | Integrated Device Technology, Inc. | Dynamic memory array having write data applied to selected bit line sense amplifiers before sensing to write associated selected memory cells |
| US6198682B1 (en) * | 1999-02-13 | 2001-03-06 | Integrated Device Technology, Inc. | Hierarchical dynamic memory array architecture using read amplifiers separate from bit line sense amplifiers |
| US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| JP2006073055A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184991A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | ランダム・アクセス・メモリ |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| EP0321847B1 (en) * | 1987-12-21 | 1994-06-29 | Kabushiki Kaisha Toshiba | Semiconductor memory capable of improving data rewrite speed |
| US4970689A (en) * | 1988-03-07 | 1990-11-13 | International Business Machines Corporation | Charge amplifying trench memory cell |
| JPH0713857B2 (ja) * | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
-
1990
- 1990-11-22 JP JP2318895A patent/JPH04188493A/ja active Pending
-
1991
- 1991-11-19 US US07/794,268 patent/US5295094A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282988A (ja) * | 1992-12-31 | 1994-10-07 | Hyundai Electron Ind Co Ltd | 改良されたデータ伝送回路を有する半導体メモリー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5295094A (en) | 1994-03-15 |
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