JPH0757464A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH0757464A JPH0757464A JP5198402A JP19840293A JPH0757464A JP H0757464 A JPH0757464 A JP H0757464A JP 5198402 A JP5198402 A JP 5198402A JP 19840293 A JP19840293 A JP 19840293A JP H0757464 A JPH0757464 A JP H0757464A
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- JP
- Japan
- Prior art keywords
- bit line
- line pair
- potential difference
- decoder
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ビット線対が十分に活性化されるのを感知し
てＹデコーダを活性化させることにより高速アクセスを
可能とし、しかもセル情報の破壊を起こすことのない半
導体記憶回路を提供する。 【構成】 ビット線対ＢＬｍ、−ＢＬｍと、このビット
線対の電位差を検知して増幅するセンスアンプ５０と、
所定のビット線対を選択するＹデコーダＡＤＹとを有す
る半導体記憶回路において、前記センスアンプ５０の活
性化信号φA 、φB によって起動し、前記ビット線対の
電位差が所定の大きさになった時検知信号Ｐ1 を出力す
るビット線対電位差感知回路１５０を前記ビット線対Ｂ
Ｌｍ、−ＢＬｍ間にそれぞれ設け、前記検知信号Ｐ1 に
より前記ＹデコーダＡＤＹの選択動作を制御するもので
ある。
てＹデコーダを活性化させることにより高速アクセスを
可能とし、しかもセル情報の破壊を起こすことのない半
導体記憶回路を提供する。 【構成】 ビット線対ＢＬｍ、−ＢＬｍと、このビット
線対の電位差を検知して増幅するセンスアンプ５０と、
所定のビット線対を選択するＹデコーダＡＤＹとを有す
る半導体記憶回路において、前記センスアンプ５０の活
性化信号φA 、φB によって起動し、前記ビット線対の
電位差が所定の大きさになった時検知信号Ｐ1 を出力す
るビット線対電位差感知回路１５０を前記ビット線対Ｂ
Ｌｍ、−ＢＬｍ間にそれぞれ設け、前記検知信号Ｐ1 に
より前記ＹデコーダＡＤＹの選択動作を制御するもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に係り、
特にダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと呼ぶ）におけるデータバスの制御方法に
特徴を有する半導体記憶回路に関する。
特にダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと呼ぶ）におけるデータバスの制御方法に
特徴を有する半導体記憶回路に関する。
【０００２】
【従来の技術】従来のこの種の回路は特開平３−２０７
０８８号公報に開示されるものが知られている。
０８８号公報に開示されるものが知られている。
【０００３】図３は上記公報に開示されている従来のＤ
ＲＡＭの読出し部の概略構成を示すブロック図である。
外部からのアドレス信号はアドレスバッファＡＢを介し
て内部アドレスに変換され、それぞれＸデコーダＡＤＸ
及びＹデコーダＡＤＹに入力される。このＸデコーダＡ
ＤＸ及びＹデコーダＡＤＹによって選択されたメモリセ
ルアレイＭＡの所定番地の記憶内容がセンスアンプ＋入
出力インターフェイス回路（Ｉ／Ｏ）ＳＩを介して出力
バッファＯＢに出力され、出力データＤｏｕｔとして読
み出される。全体の動作は制御信号発生系ＣＧからの各
種制御信号ＶB、Ｒn 、φE 、φP 、φS により制御さ
れる。
ＲＡＭの読出し部の概略構成を示すブロック図である。
外部からのアドレス信号はアドレスバッファＡＢを介し
て内部アドレスに変換され、それぞれＸデコーダＡＤＸ
及びＹデコーダＡＤＹに入力される。このＸデコーダＡ
ＤＸ及びＹデコーダＡＤＹによって選択されたメモリセ
ルアレイＭＡの所定番地の記憶内容がセンスアンプ＋入
出力インターフェイス回路（Ｉ／Ｏ）ＳＩを介して出力
バッファＯＢに出力され、出力データＤｏｕｔとして読
み出される。全体の動作は制御信号発生系ＣＧからの各
種制御信号ＶB、Ｒn 、φE 、φP 、φS により制御さ
れる。
【０００４】図４（ａ）は図３のメモリセルアレイＭＡ
及びその関連回路の概略構成図である。またＹデコーダ
ＡＤＹの回路例を図４（ｂ）に示す。図４（ａ）を用い
てメモリセルアレイＭＡの動作を説明する。
及びその関連回路の概略構成図である。またＹデコーダ
ＡＤＹの回路例を図４（ｂ）に示す。図４（ａ）を用い
てメモリセルアレイＭＡの動作を説明する。
【０００５】まず任意のワード線ＷＬ１〜ＷＬｎのうち
の１本が選択される。その時ビット線対（ＢＬ０と−Ｂ
Ｌ０、〜ＢＬｍと−ＢＬｍ）にある電位差ΔＶが発生す
る。その後信号φA 、φB を活性化させセンス動作を行
い、ビット線対に電源電位Ｖccとグランド電位Ｖssの電
位差を発生させる。任意のＹデコーダＡＤＹによって選
ばれたカラム線（Ａ１〜Ａｍ）のうちの１本を活性化さ
せビット線対の電位差をデータバスＩ／Ｏ、−Ｉ／Ｏ上
に転送する。なお、図４（ｂ）中に示すＹデコーダの回
路においてＹＯi 、−ＹＯi 、ＡＹ12、ＡＹ34、ＡＹ56
はそれぞれＹデコーダの制御信号を示す。
の１本が選択される。その時ビット線対（ＢＬ０と−Ｂ
Ｌ０、〜ＢＬｍと−ＢＬｍ）にある電位差ΔＶが発生す
る。その後信号φA 、φB を活性化させセンス動作を行
い、ビット線対に電源電位Ｖccとグランド電位Ｖssの電
位差を発生させる。任意のＹデコーダＡＤＹによって選
ばれたカラム線（Ａ１〜Ａｍ）のうちの１本を活性化さ
せビット線対の電位差をデータバスＩ／Ｏ、−Ｉ／Ｏ上
に転送する。なお、図４（ｂ）中に示すＹデコーダの回
路においてＹＯi 、−ＹＯi 、ＡＹ12、ＡＹ34、ＡＹ56
はそれぞれＹデコーダの制御信号を示す。
【０００６】
【発明が解決しようとする課題】しかし上述した従来の
半導体記憶回路においては、ビット線対とデータバスと
を接続するタイミングにおいて余裕を持たせすぎると高
速アクセスが達成できないという問題がある。またプロ
セスのばらつき等により十分なセンス動作が行われる以
前にデータバスをビット線対につなぎこむとメモリセル
アレイ内のセル情報が破壊されてしまうという問題があ
った。
半導体記憶回路においては、ビット線対とデータバスと
を接続するタイミングにおいて余裕を持たせすぎると高
速アクセスが達成できないという問題がある。またプロ
セスのばらつき等により十分なセンス動作が行われる以
前にデータバスをビット線対につなぎこむとメモリセル
アレイ内のセル情報が破壊されてしまうという問題があ
った。
【０００７】本発明は上述した問題点を解消するために
なされたものでビット線対が十分に活性化されるのを感
知してＹデコーダを活性化させることにより高速アクセ
スを可能とし、しかもセル情報の破壊を起こすことのな
い半導体記憶回路を提供することを目的とする。
なされたものでビット線対が十分に活性化されるのを感
知してＹデコーダを活性化させることにより高速アクセ
スを可能とし、しかもセル情報の破壊を起こすことのな
い半導体記憶回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ビット線対
と、このビット線対の電位差を検知して増幅するセンス
アンプと、所定のビット線対を選択するＹデコーダとを
有する半導体記憶回路において、前記センスアンプの活
性化信号によって起動し、前記ビット線対の電位差が所
定の大きさになった時検知信号を出力するビット線対電
位差感知回路を前記ビット線対間にそれぞれ設け、前記
検知信号により前記Ｙデコーダの選択動作を制御するも
のである。
と、このビット線対の電位差を検知して増幅するセンス
アンプと、所定のビット線対を選択するＹデコーダとを
有する半導体記憶回路において、前記センスアンプの活
性化信号によって起動し、前記ビット線対の電位差が所
定の大きさになった時検知信号を出力するビット線対電
位差感知回路を前記ビット線対間にそれぞれ設け、前記
検知信号により前記Ｙデコーダの選択動作を制御するも
のである。
【０００９】
【作用】本発明ではビット線対の電位差を検知するため
のビット線対電位差感知回路がそれぞれのビット線対の
間に設けられている。この回路はセンスアンプの活性化
信号によって起動し、ビット線対間電位差が所定の大き
さになった時に検知信号を出力する。Ｙデコーダはこの
検知信号を受けた時選択動作を開始する。これによりビ
ット線対とデータバスとが接続されるため、セルの情報
を破壊することなく最適なタイミングでデータの読出し
が可能となる。
のビット線対電位差感知回路がそれぞれのビット線対の
間に設けられている。この回路はセンスアンプの活性化
信号によって起動し、ビット線対間電位差が所定の大き
さになった時に検知信号を出力する。Ｙデコーダはこの
検知信号を受けた時選択動作を開始する。これによりビ
ット線対とデータバスとが接続されるため、セルの情報
を破壊することなく最適なタイミングでデータの読出し
が可能となる。
【００１０】
【実施例】図１は本発明の一実施例を示す回路図であ
る。（ａ）はメモリアレイとその関連回路の概略構成図
を、（ｂ）はＹデコーダの回路例を、図２はビット線対
電位差感知回路の回路例をそれぞれ示す。図１（ａ）に
示すようにビット線対の間に接続され活性化信号φA 、
φB によって読出し動作を開始するセンスアンプ５０と
ともに電位差感知回路（Ｐ／Ｅ）１５０がそれぞれ設け
られる。この電位差感知回路（Ｐ／Ｅ）１５０からの検
知信号Ｐ1 はＹデコーダＡＤＹに伝達され、検知信号Ｐ
1 によりＹデコーダＡＤＹが選択動作を開始する。
る。（ａ）はメモリアレイとその関連回路の概略構成図
を、（ｂ）はＹデコーダの回路例を、図２はビット線対
電位差感知回路の回路例をそれぞれ示す。図１（ａ）に
示すようにビット線対の間に接続され活性化信号φA 、
φB によって読出し動作を開始するセンスアンプ５０と
ともに電位差感知回路（Ｐ／Ｅ）１５０がそれぞれ設け
られる。この電位差感知回路（Ｐ／Ｅ）１５０からの検
知信号Ｐ1 はＹデコーダＡＤＹに伝達され、検知信号Ｐ
1 によりＹデコーダＡＤＹが選択動作を開始する。
【００１１】また図１（ｂ）においてＭＯＳＦＥＴ Ｍ
１２のソース、ゲート、ドレインは各々信号ＹＯi 、ノ
ード（ａ）、カラム線Ａ１〜Ａｍにそれぞれ接続され、
ＭＯＳＦＥＴ Ｍ１３はカラム線Ａ１〜Ａｍ、信号−Ｙ
Ｏi 、グランド電位Ｖssに、ＭＯＳＦＥＴ Ｍ１４はカ
ラム線Ａ１〜Ａｍ、ノード（ａ）、グランド電位Ｖssに
接続される。またＮＡＮＤゲートＱ５のアドレス信号Ａ
Ｙ12、ＡＹ34、ＡＹ56及び検知信号Ｐ1 の４つの入力信
号によりノード信号（ａ）が出力される。
１２のソース、ゲート、ドレインは各々信号ＹＯi 、ノ
ード（ａ）、カラム線Ａ１〜Ａｍにそれぞれ接続され、
ＭＯＳＦＥＴ Ｍ１３はカラム線Ａ１〜Ａｍ、信号−Ｙ
Ｏi 、グランド電位Ｖssに、ＭＯＳＦＥＴ Ｍ１４はカ
ラム線Ａ１〜Ａｍ、ノード（ａ）、グランド電位Ｖssに
接続される。またＮＡＮＤゲートＱ５のアドレス信号Ａ
Ｙ12、ＡＹ34、ＡＹ56及び検知信号Ｐ1 の４つの入力信
号によりノード信号（ａ）が出力される。
【００１２】図２においてＭＯＳＦＥＴ Ｍ１のソー
ス、ゲート、ドレインはそれぞれ電源電位Ｖcc、ノード
（３）、ノード（１）に、ＭＯＳＦＥＴ Ｍ２は電源電
位Ｖcc、ノード（３）、ノード（３）に、ＭＯＳＦＥＴ
Ｍ３はノード（１）、ビット線ＢＬｉ、ノード（４）
に、ＭＯＳＦＥＴ Ｍ４はノード（３）、ビット線−Ｂ
Ｌｉ、ノード（４）に、ＭＯＳＦＥＴ Ｍ５はノード
（１）、信号Ｒ１、ノード（３）に、ＭＯＳＦＥＴ Ｍ
６は電源電位Ｖcc、ノード（５）、ノード（５）に、、
ＭＯＳＦＥＴ Ｍ７は電源電位Ｖcc、ノード（５）、ノ
ード（６）に、ＭＯＳＦＥＴ Ｍ８はノード（５）、ビ
ット線ＢＬｉ、ノード（４）に、ＭＯＳＦＥＴ Ｍ９は
ノード（６）、ビット線−ＢＬｉ、ノード（４）に、Ｍ
ＯＳＦＥＴＭ１０はノード（５）、信号Ｒ１、ノード
（６）に、ＭＯＳＦＥＴ Ｍ１１はノード（４）、活性
化信号φA 、グランド電位Ｖssにそれぞれ接続される。
ス、ゲート、ドレインはそれぞれ電源電位Ｖcc、ノード
（３）、ノード（１）に、ＭＯＳＦＥＴ Ｍ２は電源電
位Ｖcc、ノード（３）、ノード（３）に、ＭＯＳＦＥＴ
Ｍ３はノード（１）、ビット線ＢＬｉ、ノード（４）
に、ＭＯＳＦＥＴ Ｍ４はノード（３）、ビット線−Ｂ
Ｌｉ、ノード（４）に、ＭＯＳＦＥＴ Ｍ５はノード
（１）、信号Ｒ１、ノード（３）に、ＭＯＳＦＥＴ Ｍ
６は電源電位Ｖcc、ノード（５）、ノード（５）に、、
ＭＯＳＦＥＴ Ｍ７は電源電位Ｖcc、ノード（５）、ノ
ード（６）に、ＭＯＳＦＥＴ Ｍ８はノード（５）、ビ
ット線ＢＬｉ、ノード（４）に、ＭＯＳＦＥＴ Ｍ９は
ノード（６）、ビット線−ＢＬｉ、ノード（４）に、Ｍ
ＯＳＦＥＴＭ１０はノード（５）、信号Ｒ１、ノード
（６）に、ＭＯＳＦＥＴ Ｍ１１はノード（４）、活性
化信号φA 、グランド電位Ｖssにそれぞれ接続される。
【００１３】インバータＱ１はノード（１）からの入力
を受けノード（２）に反転信号を出力する。インバータ
Ｑ２はノード（６）からの信号を入力しその反転信号を
ノード（７）へ出力する。ＮＯＲゲートＱ３はノード
（２）とノード（７）からの出力を入力してノード
（８）にＮＯＲ信号を出力する。さらにインバータＱ４
はノード（８）からの入力を反転してこれを検知信号Ｐ
1 として出力する。
を受けノード（２）に反転信号を出力する。インバータ
Ｑ２はノード（６）からの信号を入力しその反転信号を
ノード（７）へ出力する。ＮＯＲゲートＱ３はノード
（２）とノード（７）からの出力を入力してノード
（８）にＮＯＲ信号を出力する。さらにインバータＱ４
はノード（８）からの入力を反転してこれを検知信号Ｐ
1 として出力する。
【００１４】図５は図１の動作を示すタイミング図であ
る。リセット時にまず信号Ｒ１をローレベル“Ｌ”に
し、Ｐ／Ｅの回路をリセットしておく。その後、信号Ｒ
１を立ち上げ、ワード線ＷＬｉを立ち上げる。この結果
ビット線対ＢＬｉ／−ＢＬｉ間に電位差ΔＶが発生す
る。ある遅延をもって活性化信号φA 、φB を活性化さ
せ、センスアンプ５０を動作させての電位差ΔＶを増幅
しビット線対ＢＬｉ、−ＢＬｉ間の電圧を電源電位
Ｖcc、グランド電位Ｖssレベルになるようにする。
る。リセット時にまず信号Ｒ１をローレベル“Ｌ”に
し、Ｐ／Ｅの回路をリセットしておく。その後、信号Ｒ
１を立ち上げ、ワード線ＷＬｉを立ち上げる。この結果
ビット線対ＢＬｉ／−ＢＬｉ間に電位差ΔＶが発生す
る。ある遅延をもって活性化信号φA 、φB を活性化さ
せ、センスアンプ５０を動作させての電位差ΔＶを増幅
しビット線対ＢＬｉ、−ＢＬｉ間の電圧を電源電位
Ｖcc、グランド電位Ｖssレベルになるようにする。
【００１５】一方活性化信号φA によって電位差感知回
路Ｐ／Ｅが動作しビット線対ＢＬｉ、−ＢＬｉ間にある
電位差が発生すると検知信号Ｐ1 が立ち上がる。検知信
号Ｐ1 が立ち上がる以前にＹデコーダの活性化信号ＹＯ
i 、アドレス信号ＡＹ12〜ＡＹ56を立ち上げておき検知
信号Ｐ1 を受けて初めてノード点信号ａが“Ｌ”になる
ようにする。これによりビット線対とデータバスとが接
続される。
路Ｐ／Ｅが動作しビット線対ＢＬｉ、−ＢＬｉ間にある
電位差が発生すると検知信号Ｐ1 が立ち上がる。検知信
号Ｐ1 が立ち上がる以前にＹデコーダの活性化信号ＹＯ
i 、アドレス信号ＡＹ12〜ＡＹ56を立ち上げておき検知
信号Ｐ1 を受けて初めてノード点信号ａが“Ｌ”になる
ようにする。これによりビット線対とデータバスとが接
続される。
【００１６】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では、ビット線対の間の電位差をビット線対
電位差感知回路を設けてモニターし、このビット線対間
の電位差が所定の大きさになった時ビット線対電位差感
知回路から検知信号を出力し、これによりＹデコーダの
選択動作を開始してビット線対とデータバスとをつなぐ
ようにしたため、セルの情報を破壊することなく最適の
タイミングでデータの読出しを行うことができる。
うに本発明では、ビット線対の間の電位差をビット線対
電位差感知回路を設けてモニターし、このビット線対間
の電位差が所定の大きさになった時ビット線対電位差感
知回路から検知信号を出力し、これによりＹデコーダの
選択動作を開始してビット線対とデータバスとをつなぐ
ようにしたため、セルの情報を破壊することなく最適の
タイミングでデータの読出しを行うことができる。
【図１】（ａ）本発明の一実施例のメモリセルアレイと
その関連回路の概略構成図。 （ｂ）Ｙデコーダの回路例を示す図。
その関連回路の概略構成図。 （ｂ）Ｙデコーダの回路例を示す図。
【図２】ビット線対電位差感知回路の回路図。
【図３】従来のＤＲＡＭの読出し部の概略構成のブロッ
ク図。
ク図。
【図４】（ａ）図２のメモリセルアレイ及びその関連回
路の概略構成図。 （ｂ）図２のＹデコーダの回路例を示す図。
路の概略構成図。 （ｂ）図２のＹデコーダの回路例を示す図。
【図５】図１の動作を示すタイミング図。
Ｐ1 検知信号 ５０ センスアンプ １５０ 電位差感知回路（Ｐ／Ｅ） ＭＡ メモリセルアレイ ＡＤＸ Ｘデコーダ ＡＤＹ Ｙデコーダ ＳＩ センスアンプ＋入出力インターフェイス回路
（Ｉ／Ｏ） ＡＢ アドレスバッファ ＣＧ 制御信号発生系 ＯＢ 出力バッファ Ｄｏｕｔ 出力データ ＷＬ１〜ＷＬｎ ワード線 ＢＬ０、−ＢＬ０〜ＢＬｍ、−ＢＬｍ ビット線対 φA 、φB 活性化信号 Ａ１〜Ａｍ カラム線 Ｉ／Ｏ、−Ｉ／Ｏ データバス Ｖcc 電源電位 Ｖss グランド電位 Ｑ１、Ｑ２，Ｑ４ インバータ Ｑ３ ＮＯＲゲート Ｑ５ ＮＡＮＤゲート （ａ） 信号 ＹＯi 、−ＹＯi 、ＡＹ12、ＡＹ34、ＡＹ56 Ｙデコ
ーダの活性化信号 Ｍ１〜Ｍ１４ ＭＯＳＦＥＴ （１）〜（８） ノード ＶB 、Ｒn 、φE 、φP 、φS 制御信号
（Ｉ／Ｏ） ＡＢ アドレスバッファ ＣＧ 制御信号発生系 ＯＢ 出力バッファ Ｄｏｕｔ 出力データ ＷＬ１〜ＷＬｎ ワード線 ＢＬ０、−ＢＬ０〜ＢＬｍ、−ＢＬｍ ビット線対 φA 、φB 活性化信号 Ａ１〜Ａｍ カラム線 Ｉ／Ｏ、−Ｉ／Ｏ データバス Ｖcc 電源電位 Ｖss グランド電位 Ｑ１、Ｑ２，Ｑ４ インバータ Ｑ３ ＮＯＲゲート Ｑ５ ＮＡＮＤゲート （ａ） 信号 ＹＯi 、−ＹＯi 、ＡＹ12、ＡＹ34、ＡＹ56 Ｙデコ
ーダの活性化信号 Ｍ１〜Ｍ１４ ＭＯＳＦＥＴ （１）〜（８） ノード ＶB 、Ｒn 、φE 、φP 、φS 制御信号
Claims (1)
- 【請求項１】 ビット線対と、このビット線対の電位差
を検知して増幅するセンスアンプと、所定のビット線対
を選択するＹデコーダとを有する半導体記憶回路におい
て、 前記センスアンプの活性化信号によって起動し、前記ビ
ット線対の電位差が所定の大きさになった時検知信号を
出力するビット線対電位差感知回路を前記ビット線対間
にそれぞれ設け、前記検知信号により前記Ｙデコーダの
選択動作を制御する事を特徴とする半導体記憶回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5198402A JPH0757464A (ja) | 1993-08-10 | 1993-08-10 | 半導体記憶回路 |
| KR1019940017681A KR950006858A (ko) | 1993-08-10 | 1994-07-21 | 반도체 기억회로 |
| US08/281,835 US5519661A (en) | 1993-08-10 | 1994-07-28 | Semiconductor memory circuit with bit line detector controlling access to data bus lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5198402A JPH0757464A (ja) | 1993-08-10 | 1993-08-10 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757464A true JPH0757464A (ja) | 1995-03-03 |
Family
ID=16390537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5198402A Pending JPH0757464A (ja) | 1993-08-10 | 1993-08-10 | 半導体記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5519661A (ja) |
| JP (1) | JPH0757464A (ja) |
| KR (1) | KR950006858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216778A (ja) * | 1999-12-28 | 2001-08-10 | Infineon Technologies Ag | 列アクセスを用いる集積半導体メモリのための回路装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172368B1 (ko) * | 1995-09-29 | 1999-03-30 | 김광호 | 저전력 반도체 메모리 장치 |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
| JP2927243B2 (ja) * | 1996-07-11 | 1999-07-28 | 日本電気株式会社 | 半導体記憶装置 |
| US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
| US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
| US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
| US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
| FR2774209B1 (fr) * | 1998-01-23 | 2001-09-14 | St Microelectronics Sa | Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant |
| US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952826A (en) * | 1985-07-05 | 1990-08-28 | Nec Corporation | Signal input circuit utilizing flip-flop circuit |
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|---|---|
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