JPH01192081A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01192081A JPH01192081A JP63017818A JP1781888A JPH01192081A JP H01192081 A JPH01192081 A JP H01192081A JP 63017818 A JP63017818 A JP 63017818A JP 1781888 A JP1781888 A JP 1781888A JP H01192081 A JPH01192081 A JP H01192081A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビット線対を介してメモリセルとＩ／Ｏ線対
との間で信号の授受を行う半導体記憶装置に関するもの
である。
との間で信号の授受を行う半導体記憶装置に関するもの
である。
第５図は従来のダイナミックＲＡＭ （ＤＲＡＭ）の一
部を示す回路構成図である。同図において、１はメモリ
セル部であり、１トランジスタ１キヤパシタ構成のメモ
リセル２ビツトを有し、各ビット線対ＢＬ、ＢＬ及びワ
ード線ＷＬ 、ＷＬ２に接続されている。２はセンス
アンプであり、ビット線対８１．８１間の微小の電位差
゛を検知し、ビット線対ＢＬ、ＢＬの各々の電位を“Ｈ
”、“Ｌ”レベルに増幅する。３はＩ／Ｏスイッチであ
り、列デコーダ４により選択されることによりオンし、
Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏとビット線対ＢＬ、ＢＬを接
続する。５はプリチャージ回路であり、“Ｈ″レベル信
号／ＯＥＱが印加されると活性化しＩ／Ｏ線対Ｉ／Ｏ．
Ｉｌｏの電位を電源電圧ＶＣ。レベルにプリチャージ及
びイコライズすφ。
部を示す回路構成図である。同図において、１はメモリ
セル部であり、１トランジスタ１キヤパシタ構成のメモ
リセル２ビツトを有し、各ビット線対ＢＬ、ＢＬ及びワ
ード線ＷＬ 、ＷＬ２に接続されている。２はセンス
アンプであり、ビット線対８１．８１間の微小の電位差
゛を検知し、ビット線対ＢＬ、ＢＬの各々の電位を“Ｈ
”、“Ｌ”レベルに増幅する。３はＩ／Ｏスイッチであ
り、列デコーダ４により選択されることによりオンし、
Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏとビット線対ＢＬ、ＢＬを接
続する。５はプリチャージ回路であり、“Ｈ″レベル信
号／ＯＥＱが印加されると活性化しＩ／Ｏ線対Ｉ／Ｏ．
Ｉｌｏの電位を電源電圧ＶＣ。レベルにプリチャージ及
びイコライズすφ。
６はプリアンプであり、カレントミラー増幅器６ａと３
ステートバツフア６ｂにより構成されており、プリアン
プ活性化信号ＰＡＥを“Ｈ″レベルすることで、Ｉ／Ｏ
線対Ｉ／Ｏ，Ｉ／Ｏ間の電位差を検知、増幅し、リード
データＲＤを出力する。また、７は書込みバッファであ
り書込みデー９ＷＤｔｒＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏに伝
、１．８゜このような構成において、多数のワード線Ｗ
Ｌ、、ＷＬ２ 、・・・中の１本のワード線ＷＬが図示
しない行デコーダにより選択され活性ｊヒされると各ビ
ット線対ＢＬ、ＢＬにおいて、メモリセル部１より１ビ
ツトの情報がビット線対ＢＬ、８ｍの一方に読出されビ
ット線対８１．８１間に微小な電位差が生じる。そして
、センスアンプ活性化信号φＳＮ、φＳＰによりセンス
アンプ２を活性化し、ビット線対８１．８１間の電位差
を“Ｈ″。
ステートバツフア６ｂにより構成されており、プリアン
プ活性化信号ＰＡＥを“Ｈ″レベルすることで、Ｉ／Ｏ
線対Ｉ／Ｏ，Ｉ／Ｏ間の電位差を検知、増幅し、リード
データＲＤを出力する。また、７は書込みバッファであ
り書込みデー９ＷＤｔｒＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏに伝
、１．８゜このような構成において、多数のワード線Ｗ
Ｌ、、ＷＬ２ 、・・・中の１本のワード線ＷＬが図示
しない行デコーダにより選択され活性ｊヒされると各ビ
ット線対ＢＬ、ＢＬにおいて、メモリセル部１より１ビ
ツトの情報がビット線対ＢＬ、８ｍの一方に読出されビ
ット線対８１．８１間に微小な電位差が生じる。そして
、センスアンプ活性化信号φＳＮ、φＳＰによりセンス
アンプ２を活性化し、ビット線対８１．８１間の電位差
を“Ｈ″。
１１ Ｌ ＩＴレベルに増幅し、ラッチする。一方、プ
リチャージ回路５は“Ｈ”レベルの信号／ＯＥＱにより
活性化しており、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏはプリチャ
ージされ、電ｍ電圧■ｃｃ（“Ｈ”レベル）にプリチャ
ージされている。
リチャージ回路５は“Ｈ”レベルの信号／ＯＥＱにより
活性化しており、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏはプリチャ
ージされ、電ｍ電圧■ｃｃ（“Ｈ”レベル）にプリチャ
ージされている。
そして、信号／ＯＥＱが“し”レベルになることで、プ
リチャージ回路５は非活性層なった後、”１つの列デコ
ーダ４が活性化され、この列デコーダ４に接続されたＩ
／Ｏスイッチ３がオンし、選択ビット線対ＢＬ、ＢＬ、
！：Ｉ／Ｏ線対Ｉ／Ｏ．丁／Ｏが電気的に接続される。
リチャージ回路５は非活性層なった後、”１つの列デコ
ーダ４が活性化され、この列デコーダ４に接続されたＩ
／Ｏスイッチ３がオンし、選択ビット線対ＢＬ、ＢＬ、
！：Ｉ／Ｏ線対Ｉ／Ｏ．丁／Ｏが電気的に接続される。
その結果、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏの一方が“Ｈ”レ
ベルを維持し、他方がＬ”レベルに下がる。そして、こ
のＩ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差をプリアンプ活
性化信号ＰＡＥにより活性化されたプリアンプ６により
検知、増幅することでリードデータＲＤが読出し情報と
して出力される。
ベルを維持し、他方がＬ”レベルに下がる。そして、こ
のＩ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差をプリアンプ活
性化信号ＰＡＥにより活性化されたプリアンプ６により
検知、増幅することでリードデータＲＤが読出し情報と
して出力される。
従来のダイナミックＲＡＭは以上のように構成されてお
り、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏの電位が０→■ｃｃレベ
ルまで変化することになる。この振幅は、プリアンプ６
内のカレントミラー増幅器６ａの利得から考えると十分
すぎる値であり、次に示すような場合に問題となる。
り、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏの電位が０→■ｃｃレベ
ルまで変化することになる。この振幅は、プリアンプ６
内のカレントミラー増幅器６ａの利得から考えると十分
すぎる値であり、次に示すような場合に問題となる。
読出し動作を行うことで、一端“し”レベルになったＩ
／Ｏ線対Ｉ／Ｏ．Ｉｌｏの一方を再び“ｌ」”レベルに
プリチャージする時、′Ｌ′′→ＩＩ ＨＩＩに変化さ
れるに要する時間が長くかかる。
／Ｏ線対Ｉ／Ｏ．Ｉｌｏの一方を再び“ｌ」”レベルに
プリチャージする時、′Ｌ′′→ＩＩ ＨＩＩに変化さ
れるに要する時間が長くかかる。
このため、特にページモードサイクルの如き高速読出し
サイクルにおいては、アクセス時間の遅延を招き大きな
問題となる。
サイクルにおいては、アクセス時間の遅延を招き大きな
問題となる。
そこで、高速読出し時には、Ｉ／Ｏ線対■／Ｏ゜Ｉｌｏ
をプリチャージしないことが考えられるが、第６図に示
すように新たな読出しによりＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏ
のデータが反転する場合、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏに
電位差が生じ始めるまでの期間Ｔ１・が長いため、リー
ドデータＲＤが確定する時間ｔ１が遅くなってしまい結
局はアクセス時間の遅延を招き、何ら問題解決にはなら
ない。
をプリチャージしないことが考えられるが、第６図に示
すように新たな読出しによりＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏ
のデータが反転する場合、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉｌｏに
電位差が生じ始めるまでの期間Ｔ１・が長いため、リー
ドデータＲＤが確定する時間ｔ１が遅くなってしまい結
局はアクセス時間の遅延を招き、何ら問題解決にはなら
ない。
これらの問題点を解決するため、第７図で示すようなダ
イナミックＲＡＭが考えられた。このＤＲＡＭは第５図
で示したＤＲＡＭの機能に加え、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ
ｌｏの各々にクランプ用トランジスタ８が付加されたも
のである。クランプ用トランジスタ８にはドレインが電
源電圧Ｖ。。。
イナミックＲＡＭが考えられた。このＤＲＡＭは第５図
で示したＤＲＡＭの機能に加え、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ
ｌｏの各々にクランプ用トランジスタ８が付加されたも
のである。クランプ用トランジスタ８にはドレインが電
源電圧Ｖ。。。
ゲートにＩ／Ｏ線対クランプ信号／Ｏ０Ｌが印加され、
ソースがＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏの一方に接続されて
おり、クランプ信号ｌ０ＣＬを“Ｈ”レベルに設定する
ことで、ソースが接続されたＩ／Ｏ線ｌ／Ｏ（Ｉｌｏ）
の“し”レベルを強１１１１的にｖｃｏ−■□Ｈ（ｖＴ
□はトランジスタ８の閾値電圧）にクランプできる。ま
た、書込み時にはクランプ信号／ＯＣＬを非活性にする
ことでクランプ用トランジスタ８がオンせず、書込みバ
ッファ７の負荷にならないようにしている。
ソースがＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏの一方に接続されて
おり、クランプ信号ｌ０ＣＬを“Ｈ”レベルに設定する
ことで、ソースが接続されたＩ／Ｏ線ｌ／Ｏ（Ｉｌｏ）
の“し”レベルを強１１１１的にｖｃｏ−■□Ｈ（ｖＴ
□はトランジスタ８の閾値電圧）にクランプできる。ま
た、書込み時にはクランプ信号／ＯＣＬを非活性にする
ことでクランプ用トランジスタ８がオンせず、書込みバ
ッファ７の負荷にならないようにしている。
その結果、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の振幅はｖＴｌ
＋と小さい値となり、第５図の例で示したようなアクセ
ス時間の遅延は解決することができる。
＋と小さい値となり、第５図の例で示したようなアクセ
ス時間の遅延は解決することができる。
しかしながら、カレントミラー増幅器６ａを有する一般
的なプリアンプ６の利得は電源電圧■。。近傍で小さく
なるという特性があり、プリアンプ６の感度が悪くなる
という新たな問題点を引き起こしてしまう。そこで、Ｉ
／Ｏ線対Ｉ／Ｏ．［／Ｏを例えば１／２ ｖｃｃレベル
近傍に強制的クランプするようなＩ／Ｏ線クランプ回路
が望まれるが、そのようなりランプ回路の構成はかなり
複雑なものとなってしまう。
的なプリアンプ６の利得は電源電圧■。。近傍で小さく
なるという特性があり、プリアンプ６の感度が悪くなる
という新たな問題点を引き起こしてしまう。そこで、Ｉ
／Ｏ線対Ｉ／Ｏ．［／Ｏを例えば１／２ ｖｃｃレベル
近傍に強制的クランプするようなＩ／Ｏ線クランプ回路
が望まれるが、そのようなりランプ回路の構成はかなり
複雑なものとなってしまう。
この発明は上記のような問題点を解決するためになされ
たもので、高速アクセス処理が可能で、プリアンプの特
性を損ねない半導体記憶装置を得ることを目的とする。
たもので、高速アクセス処理が可能で、プリアンプの特
性を損ねない半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、ビット線対を介し
てメモリセルとＩ／Ｏ線対との間で信号の授受を行い、
所定電位に初期設定された前記Ｉ／Ｏ線対の電位近傍に
おいて、前記Ｉ／Ｏ線対の電位差を一定値以内にクラン
プするクランプ回路を前記Ｉ／Ｏ線対間に設けて構成さ
れている。
てメモリセルとＩ／Ｏ線対との間で信号の授受を行い、
所定電位に初期設定された前記Ｉ／Ｏ線対の電位近傍に
おいて、前記Ｉ／Ｏ線対の電位差を一定値以内にクラン
プするクランプ回路を前記Ｉ／Ｏ線対間に設けて構成さ
れている。
この発明におけるクランプ回路は、所定電位に初期設定
されたＩ／Ｏ線対の電位近傍にお０て、前記Ｉ／Ｏ線対
の電位差を一定値以内にクランプするため、前記Ｉ／Ｏ
線対間の振幅は前記所定電位近傍において前記一定値以
内となる。
されたＩ／Ｏ線対の電位近傍にお０て、前記Ｉ／Ｏ線対
の電位差を一定値以内にクランプするため、前記Ｉ／Ｏ
線対間の振幅は前記所定電位近傍において前記一定値以
内となる。
第１図はこの発明の一実施例であるダイナミックＲＡＭ
を示す回路構成図である。同図に示すように、第５図で
示した従来回路のＩ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間にＩ／Ｏ
線クランプ回路９を付加し、プリチャージ回路５により
プリチャージ電位をｖｌｏ（Ｖｏｏ／２）に設定した点
が異なっている。
を示す回路構成図である。同図に示すように、第５図で
示した従来回路のＩ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間にＩ／Ｏ
線クランプ回路９を付加し、プリチャージ回路５により
プリチャージ電位をｖｌｏ（Ｖｏｏ／２）に設定した点
が異なっている。
第２図はＩ／Ｏ線クランプ回路９の詳細を示す回路図で
ある。同図に示すように、ｎチャネルのエンハンスメン
ト型トランジスタ０１〜Ｑ４がＩ／Ｏ１１１Ｉ／Ｏ、ｌ
／Ｏ１ｉＪにＩ／Ｏ線Ｉ／Ｏ． トランジスタＱ１．Ｑ
３ （Ｑ４）、Ｑ２．Ｉ／Ｏ線Ｉ／Ｏと直列に接続され
、トランジスタＱ１．Ｑ２のゲートには共通にＩ／Ｏ線
クランプ信号ｌ０ＣＬが印加され、トランジスタＱ３の
ゲートにはＩ／Ｏ線Ｉ／Ｏ． トランジスタＱ４のゲー
トにはＩ／Ｏ線Ｉ／Ｏが接続される。なお、トランジス
タＱ３．Ｑ４の閾値電圧を■１□とする。
ある。同図に示すように、ｎチャネルのエンハンスメン
ト型トランジスタ０１〜Ｑ４がＩ／Ｏ１１１Ｉ／Ｏ、ｌ
／Ｏ１ｉＪにＩ／Ｏ線Ｉ／Ｏ． トランジスタＱ１．Ｑ
３ （Ｑ４）、Ｑ２．Ｉ／Ｏ線Ｉ／Ｏと直列に接続され
、トランジスタＱ１．Ｑ２のゲートには共通にＩ／Ｏ線
クランプ信号ｌ０ＣＬが印加され、トランジスタＱ３の
ゲートにはＩ／Ｏ線Ｉ／Ｏ． トランジスタＱ４のゲー
トにはＩ／Ｏ線Ｉ／Ｏが接続される。なお、トランジス
タＱ３．Ｑ４の閾値電圧を■１□とする。
このような構成で、Ｉ／Ｏ線クランプ信号／ＯＣＬを“
Ｈ”レベルに設定すると、トランジスタＱｌ、Ｑ２がオ
ンし、ノードＮ１の電位■８１が■／Ｏ線の電位にノー
ドＮ２の電位ｖＮ２がＩ／Ｏ線Ｉ／Ｏの電位となる（プ
リチャージ後、両者Ｉ／Ｏ、Ｉｌｏとも■１ｏ）ことで
活性化する。この状態で選択されたＩ／Ｏスイッチ３が
オンするとビット線対ＢＬ、ＢＬの電位がＩ／Ｏ線対Ｉ
／Ｏ゜Ｉｌｏに伝わる。この時仮にビット線ＢＬの電位
がトじ′、ビット線ＢＬの電位が°“Ｌ”であるとする
と、ノードＮ１の電位ＶＮ１はＶｌｏから上昇し、ノー
ドＮ２の電位■８２は■１ｏより下降する。そして、Ｉ
／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差がトランジスタＱ３
の閾値電圧Ｖ、□を越えるとトランジスタＱ３がオンし
、！／Ｏ線Ｉ／Ｏ．ノードＮ１゜ノードＮ２．Ｉ／Ｏ線
Ｉ／Ｏの経路で電流が流れ、ノードＮ１の電位ｖＮ１は
下降し、ノードＮ２の電位Ｖ が上昇し、閾値電圧■Ｔ
１１以下になるとトランジスタＱ３がオフする。このよ
うに、トランジスタＱ３のオン／オフにより、Ｉ／Ｏ線
対■／Ｏ゜Ｉ／Ｏ間の電位差が、プリチャージ電位ＶＩ
。近傍において、トランジスタＱ３の閾値電圧ＶＴｌ１
以内に抑制される。また、ビット線対ＢＬ、ＢＬの電位
が１１１！、“ＨＩｔの場合は、トランジスタＱ４のオ
ン／オフにより、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差
がプリチャージ電位■１ｏ近傍において、トランジスタ
Ｑ４の閾値電圧７１８以内に抑制される。
Ｈ”レベルに設定すると、トランジスタＱｌ、Ｑ２がオ
ンし、ノードＮ１の電位■８１が■／Ｏ線の電位にノー
ドＮ２の電位ｖＮ２がＩ／Ｏ線Ｉ／Ｏの電位となる（プ
リチャージ後、両者Ｉ／Ｏ、Ｉｌｏとも■１ｏ）ことで
活性化する。この状態で選択されたＩ／Ｏスイッチ３が
オンするとビット線対ＢＬ、ＢＬの電位がＩ／Ｏ線対Ｉ
／Ｏ゜Ｉｌｏに伝わる。この時仮にビット線ＢＬの電位
がトじ′、ビット線ＢＬの電位が°“Ｌ”であるとする
と、ノードＮ１の電位ＶＮ１はＶｌｏから上昇し、ノー
ドＮ２の電位■８２は■１ｏより下降する。そして、Ｉ
／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差がトランジスタＱ３
の閾値電圧Ｖ、□を越えるとトランジスタＱ３がオンし
、！／Ｏ線Ｉ／Ｏ．ノードＮ１゜ノードＮ２．Ｉ／Ｏ線
Ｉ／Ｏの経路で電流が流れ、ノードＮ１の電位ｖＮ１は
下降し、ノードＮ２の電位Ｖ が上昇し、閾値電圧■Ｔ
１１以下になるとトランジスタＱ３がオフする。このよ
うに、トランジスタＱ３のオン／オフにより、Ｉ／Ｏ線
対■／Ｏ゜Ｉ／Ｏ間の電位差が、プリチャージ電位ＶＩ
。近傍において、トランジスタＱ３の閾値電圧ＶＴｌ１
以内に抑制される。また、ビット線対ＢＬ、ＢＬの電位
が１１１！、“ＨＩｔの場合は、トランジスタＱ４のオ
ン／オフにより、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差
がプリチャージ電位■１ｏ近傍において、トランジスタ
Ｑ４の閾値電圧７１８以内に抑制される。
そして、この閾値電圧■□１１以内のＩ／Ｏ線対Ｉ／Ｏ
．Ｉ／Ｏ間の電位差をプリアンプ６により検知し、増幅
することでリードデータＲＤが出力される。このとぎＩ
／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位はプリチャージ電位Ｖ
／Ｏ （１／２ Ｖ ＣＣ）近傍であるため、プリア
ンプ６の特性を損ねることはない。
．Ｉ／Ｏ間の電位差をプリアンプ６により検知し、増幅
することでリードデータＲＤが出力される。このとぎＩ
／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位はプリチャージ電位Ｖ
／Ｏ （１／２ Ｖ ＣＣ）近傍であるため、プリア
ンプ６の特性を損ねることはない。
このように、Ｉ／Ｏ線対Ｉ／Ｏ．Ｉ／Ｏ間の電位差をＶ
近傍において閾値電圧■Ｔ１１以下にクラＯ ンプすることで、読出し動作後のプリチャージに要する
時間も大幅に短縮され、ベージモードサイクルの如き高
速読・出しサイクルにも十分に対応することができる。
近傍において閾値電圧■Ｔ１１以下にクラＯ ンプすることで、読出し動作後のプリチャージに要する
時間も大幅に短縮され、ベージモードサイクルの如き高
速読・出しサイクルにも十分に対応することができる。
また、高速読出し時にＩ／Ｏ線対Ｉ／Ｏ．Ｉｌｏをプリ
チャージしない場合を想定し、第３図に示すようにＩ／
Ｏ線対Ｉ／Ｏ．Ｉｌｏのデータが反転する場合でも、Ｉ
／Ｏ線対Ｉ／Ｏ．Ｉｌｏに電位差が生じ始めるまでの期
間Ｔ２が短いためアクセス時間の遅延は生じず、リード
データＲＤが確定する時間ｔ２も早く゛することができ
る。また囚込み時にはＩ／Ｏ線クランプ回路９に与える
クランプ信号／Ｏ０ＬをＬ”レベルに設定し、トランジ
スタＱ１．Ｑ２をオフさせＩ／Ｏ線クランブ回路９を非
活性とすることで書込みバッファ７の負荷とはならない
。
チャージしない場合を想定し、第３図に示すようにＩ／
Ｏ線対Ｉ／Ｏ．Ｉｌｏのデータが反転する場合でも、Ｉ
／Ｏ線対Ｉ／Ｏ．Ｉｌｏに電位差が生じ始めるまでの期
間Ｔ２が短いためアクセス時間の遅延は生じず、リード
データＲＤが確定する時間ｔ２も早く゛することができ
る。また囚込み時にはＩ／Ｏ線クランプ回路９に与える
クランプ信号／Ｏ０ＬをＬ”レベルに設定し、トランジ
スタＱ１．Ｑ２をオフさせＩ／Ｏ線クランブ回路９を非
活性とすることで書込みバッファ７の負荷とはならない
。
なお、この実施例では、第２図で示したＩ／Ｏ線クラン
プ回路９を用いたが、第４図で示すようなＩ／Ｏ線クラ
ンプ回路９′を用いてもよい。また両者９，９′共ｎチ
ヤネルトランジスタで構成したが、ｐチャネルトランジ
スタを用いて構成してもよい。
プ回路９を用いたが、第４図で示すようなＩ／Ｏ線クラ
ンプ回路９′を用いてもよい。また両者９，９′共ｎチ
ヤネルトランジスタで構成したが、ｐチャネルトランジ
スタを用いて構成してもよい。
以上説明したように、この発明によれば、クランプ回路
により、所定電位に設定されたＩ／Ｏ線対の電位近傍に
おいて、Ｉ／Ｏ線対間の電位差を一定値以内にクランプ
するため、例えば前記所定電位を電源電圧Ｖ。０の半分
程度に設定することにより、プリアンプの特性を損ねる
ことなく高速アクセス処理ができる効果がある。
により、所定電位に設定されたＩ／Ｏ線対の電位近傍に
おいて、Ｉ／Ｏ線対間の電位差を一定値以内にクランプ
するため、例えば前記所定電位を電源電圧Ｖ。０の半分
程度に設定することにより、プリアンプの特性を損ねる
ことなく高速アクセス処理ができる効果がある。
第１図はこの発明の一実施例であるダイナミックＲＡＭ
を示す回路構成図、第２図及び第４図は第１図で示した
ダイナミックＲＡＭのＩ／Ｏ線クランプ回路を示す回路
図、第３図は第１図で示したダイナミックＲＡＭの動作
を示すタイミング図、第５図及び第７図は従来のダイナ
ミックＲＡＭを示す回路構成図、第６図は第５図で示し
たダイナミックＲＡＭの動作を示すタイミング図である
。 図において、９はＩ／Ｏ線クランプ回路、／Ｏ０ＬはＩ
／Ｏ線クランプ信号、Ｉｌｏ、Ｉｌｏは１７０線対、０
１〜Ｑ４はトランジスタ、ｖｌｏはＩ／Ｏ線プリチャー
ジ電位である。 なお、各図中同一符号は同一または相当部分を示す。
を示す回路構成図、第２図及び第４図は第１図で示した
ダイナミックＲＡＭのＩ／Ｏ線クランプ回路を示す回路
図、第３図は第１図で示したダイナミックＲＡＭの動作
を示すタイミング図、第５図及び第７図は従来のダイナ
ミックＲＡＭを示す回路構成図、第６図は第５図で示し
たダイナミックＲＡＭの動作を示すタイミング図である
。 図において、９はＩ／Ｏ線クランプ回路、／Ｏ０ＬはＩ
／Ｏ線クランプ信号、Ｉｌｏ、Ｉｌｏは１７０線対、０
１〜Ｑ４はトランジスタ、ｖｌｏはＩ／Ｏ線プリチャー
ジ電位である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ビット線対を介してメモリセルとＩ／Ｏ線対との
間で信号の授受を行う半導体記憶装置において、 所定電位に初期設定された前記Ｉ／Ｏ線対の電位近傍に
おいて、前記Ｉ／Ｏ線対の電位差を一定値以内にクラン
プするクランプ回路を前記Ｉ／Ｏ線対間に設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017818A JPH01192081A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017818A JPH01192081A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192081A true JPH01192081A (ja) | 1989-08-02 |
Family
ID=11954314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017818A Pending JPH01192081A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192081A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228186A (ja) * | 1990-06-04 | 1992-08-18 | Nec Corp | 半導体メモリ装置 |
| JPH0528764A (ja) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0684373A (ja) * | 1992-01-30 | 1994-03-25 | Samsung Electron Co Ltd | 半導体メモリ装置のデータ出力回路 |
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-
1988
- 1988-01-27 JP JP63017818A patent/JPH01192081A/ja active Pending
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