JP2849550B2 - 半導体装置のコラムデコードイネーブル信号発生回路 - Google Patents
半導体装置のコラムデコードイネーブル信号発生回路Info
- Publication number
- JP2849550B2 JP2849550B2 JP6196984A JP19698494A JP2849550B2 JP 2849550 B2 JP2849550 B2 JP 2849550B2 JP 6196984 A JP6196984 A JP 6196984A JP 19698494 A JP19698494 A JP 19698494A JP 2849550 B2 JP2849550 B2 JP 2849550B2
- Authority
- JP
- Japan
- Prior art keywords
- enable signal
- bit line
- dummy
- sense amplifier
- column decode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のＤＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory ）素子のコラ
ムデコードイネーブル信号発生回路に関し、特にビット
ライン上のデータを最適の時点でデータバスライン側に
転送することができる半導体装置のコラムデコードイネ
ーブル信号発生回路に関するものである。
（Ｄynamic Ｒandom Ａccess Ｍemory ）素子のコラ
ムデコードイネーブル信号発生回路に関し、特にビット
ライン上のデータを最適の時点でデータバスライン側に
転送することができる半導体装置のコラムデコードイネ
ーブル信号発生回路に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭ素子のセルアレーに貯
蔵されたデータをリードするためには先ず、入力された
ローアドレス（Ｒow Ａddress）により選択されたセル
アレーブロックの中で一つのワードラインをイネーブル
させ、そのワードラインによりイネーブルされたセルに
貯蔵されていたデータ等がビットライン感知増幅器等に
より各々感知・増幅されるようにする。また、コラムア
ドレスにより前記感知・増幅されたビットラインのデー
タ等のうち、一つだけが次の段のデータバスラインに伝
えられるようにする。前記の過程でビットラインに伝え
られたデータがビットライン感知増幅器で充分に感知・
増幅された後でデータバスラインにつたえられるために
はコラムデコードイネーブル信号が最適の時点でイネー
ブルされるべきである。
蔵されたデータをリードするためには先ず、入力された
ローアドレス（Ｒow Ａddress）により選択されたセル
アレーブロックの中で一つのワードラインをイネーブル
させ、そのワードラインによりイネーブルされたセルに
貯蔵されていたデータ等がビットライン感知増幅器等に
より各々感知・増幅されるようにする。また、コラムア
ドレスにより前記感知・増幅されたビットラインのデー
タ等のうち、一つだけが次の段のデータバスラインに伝
えられるようにする。前記の過程でビットラインに伝え
られたデータがビットライン感知増幅器で充分に感知・
増幅された後でデータバスラインにつたえられるために
はコラムデコードイネーブル信号が最適の時点でイネー
ブルされるべきである。
【０００３】前記ビットライン上のデータが前記感知増
幅器により感知・増幅されることができる期間の確保の
ため、従来のコラムデコードイネーブル方法は抵抗性素
子、容量性素子及びインバータチェーン等にモデル化し
た回路を用いコラムデコードイネーブル時点を決定し
た。この場合、製造工程、電源電圧及び温度等が変化す
ることにより前記モデル化された回路の遅延時間が変化
されることにより、従来の半導体装置のコラムデコード
イネーブル信号発生回路は最適の時点でコラムデコード
イネーブル信号をイネーブルさせるのが難しい問題点を
有している。参考に、従来のコラムデコードイネーブル
信号発生回路によりセルアレーブロックに貯蔵されたデ
ータが読み取られる過程を図１と図２Ａ乃至図２Ｆを参
照して説明する。
幅器により感知・増幅されることができる期間の確保の
ため、従来のコラムデコードイネーブル方法は抵抗性素
子、容量性素子及びインバータチェーン等にモデル化し
た回路を用いコラムデコードイネーブル時点を決定し
た。この場合、製造工程、電源電圧及び温度等が変化す
ることにより前記モデル化された回路の遅延時間が変化
されることにより、従来の半導体装置のコラムデコード
イネーブル信号発生回路は最適の時点でコラムデコード
イネーブル信号をイネーブルさせるのが難しい問題点を
有している。参考に、従来のコラムデコードイネーブル
信号発生回路によりセルアレーブロックに貯蔵されたデ
ータが読み取られる過程を図１と図２Ａ乃至図２Ｆを参
照して説明する。
【０００４】図１は従来のコラムデコードイネーブル信
号発生回路によりセルアレーブロックに貯蔵されたデー
タが読み取られる過程を説明するためのメモリー装置の
回路図であり、図２Ａ乃至図２Ｆは図１に示された回路
の各部分に対するタイミング図である。
号発生回路によりセルアレーブロックに貯蔵されたデー
タが読み取られる過程を説明するためのメモリー装置の
回路図であり、図２Ａ乃至図２Ｆは図１に示された回路
の各部分に対するタイミング図である。
【０００５】図１に示されたスペアローイネーフルバー
（Ｓpare Ｒow Ｅnable Ｂar）信号発生回路12は、図
２Ａのようなローアドレスストロブバー（Ｒow Ａddre
ssＳtrobe Ｂar；／ＲＳＡ）をローアドレスストロブバ
ッファ11を経て入力し、さらにデコーディング信号入力
端子（図示せず）を介してローアドレスデコーディング
信号を入力する。さらに前記スペアローイネーブルバー
信号発生回路12は、前記ローアドレスデコーディング及
び前記ローアドレスストローブバー信号を論理調合して
図２Ｂに示されたようにロー論理のスペアローイネーブ
ルバー信号（／ＳＲＥ）を発生する。
（Ｓpare Ｒow Ｅnable Ｂar）信号発生回路12は、図
２Ａのようなローアドレスストロブバー（Ｒow Ａddre
ssＳtrobe Ｂar；／ＲＳＡ）をローアドレスストロブバ
ッファ11を経て入力し、さらにデコーディング信号入力
端子（図示せず）を介してローアドレスデコーディング
信号を入力する。さらに前記スペアローイネーブルバー
信号発生回路12は、前記ローアドレスデコーディング及
び前記ローアドレスストローブバー信号を論理調合して
図２Ｂに示されたようにロー論理のスペアローイネーブ
ルバー信号（／ＳＲＥ）を発生する。
【０００６】前記スベアローイネーブル信号（／ＳＲ
Ｅ）は、タイミングマージンを確保するため、ワードラ
インシミュレーター14を含むイネーブルバー信号感知発
生回路（Ｓensing Ｇenerating Ｅnable Ｂar）13で一
定時間遅れる。前記イネーブルバー信号感知発生回路13
は前記スペアローイネーブル（／ＳＲＥ）が一定期間遅
れた図２Ｃのようなロー論理のセンシングジェネレーテ
ィングイネーブルバー信号（／ＳＧ）を発生する。前記
センシングジェネレーティングイネーブルバー信号（／
ＳＧ）がロー論理に転移すれば、ビットライン感知増幅
器アレー18をＶcc／２（Ｖcc：電源電圧）でフリーチャ
ージしていた図２Ｄのようなセンシングイネーブル信号
（Ｓensing Ｅnable Ｓignal ：／Ｓ）及びリストアイ
ネーブル信号（Ｒestore Ｅnable Ｓignal ；ＲＴＯ）
は各々基底電位（ＧＮＤ）及びＶccの電圧を前記ビット
ライン感知増幅器アレー18に供給して前記ビットライン
感知増幅器アレー18を駆動させる。前記ビットライン感
知増幅器アレー18は真偽及び補数のビットライン（Ｂ
Ｌ，／ＢＬ）等に出力された真偽及び補数データを感知
・増幅する。さらに前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の真偽及び補数データが感知・増幅
することができる充分な時間が経過すれば、前記感知・
増幅された前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上のデータを真偽及び補数のデータライン（Ｄ
Ｂ，／ＤＢ）側に転送するためのＭＯＳトランジスタＭ
11，Ｍ12がターンオンされるようになる。
Ｅ）は、タイミングマージンを確保するため、ワードラ
インシミュレーター14を含むイネーブルバー信号感知発
生回路（Ｓensing Ｇenerating Ｅnable Ｂar）13で一
定時間遅れる。前記イネーブルバー信号感知発生回路13
は前記スペアローイネーブル（／ＳＲＥ）が一定期間遅
れた図２Ｃのようなロー論理のセンシングジェネレーテ
ィングイネーブルバー信号（／ＳＧ）を発生する。前記
センシングジェネレーティングイネーブルバー信号（／
ＳＧ）がロー論理に転移すれば、ビットライン感知増幅
器アレー18をＶcc／２（Ｖcc：電源電圧）でフリーチャ
ージしていた図２Ｄのようなセンシングイネーブル信号
（Ｓensing Ｅnable Ｓignal ：／Ｓ）及びリストアイ
ネーブル信号（Ｒestore Ｅnable Ｓignal ；ＲＴＯ）
は各々基底電位（ＧＮＤ）及びＶccの電圧を前記ビット
ライン感知増幅器アレー18に供給して前記ビットライン
感知増幅器アレー18を駆動させる。前記ビットライン感
知増幅器アレー18は真偽及び補数のビットライン（Ｂ
Ｌ，／ＢＬ）等に出力された真偽及び補数データを感知
・増幅する。さらに前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の真偽及び補数データが感知・増幅
することができる充分な時間が経過すれば、前記感知・
増幅された前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上のデータを真偽及び補数のデータライン（Ｄ
Ｂ，／ＤＢ）側に転送するためのＭＯＳトランジスタＭ
11，Ｍ12がターンオンされるようになる。
【０００７】ここで、前記ＭＯＳトランジスタ（Ｍ11，
Ｍ12）がターンオンされる時間を最適化させるため、イ
ンバータ及びキャパシタで成るチップセレクターバー信
号（Ｃhip Ｓelector Ｂar Ｓignal ；／ＣＳ）発生回
路15及びインバータチェーンが用いられる。前記チップ
セレクターバー信号発生回路15は前記スペアローイネー
ブルバー信号発生回路13の出力信号（／ＳＧ）を一定時
間遅らせ、図２Ｅに示されたようにチップセレクターバ
ー（／ＣＳ）信号を発生する。前記インバータチェーン
は前記チップセレクターバー信号を発生回路15からのチ
ップセレクターイネーブルバー信号（／ＣＳ）を反転及
び遅らせ、図２Ｆのようなハイ論理のグローバルコラム
イネーブル信号（Ｇlobal Ｃolumn Ｅnable Ｓignal ；
ＹＧo ）を発生し、さらに前記グローバルコラムイネー
ブル信号（ＹＧo ）をコラムデコードアレー19に印加す
る。そのようにすれば、前記コラムデコードアレー19は
前記ハイ論理のグローバルコラムイネーブル信号（ＹＧ
o ）が印加される期間にコラムアドレスデコーディング
信号（ＡＹｉ）を前記ＭＯＳトランジスタＭ11，Ｍ12の
ゲートに転送する。
Ｍ12）がターンオンされる時間を最適化させるため、イ
ンバータ及びキャパシタで成るチップセレクターバー信
号（Ｃhip Ｓelector Ｂar Ｓignal ；／ＣＳ）発生回
路15及びインバータチェーンが用いられる。前記チップ
セレクターバー信号発生回路15は前記スペアローイネー
ブルバー信号発生回路13の出力信号（／ＳＧ）を一定時
間遅らせ、図２Ｅに示されたようにチップセレクターバ
ー（／ＣＳ）信号を発生する。前記インバータチェーン
は前記チップセレクターバー信号を発生回路15からのチ
ップセレクターイネーブルバー信号（／ＣＳ）を反転及
び遅らせ、図２Ｆのようなハイ論理のグローバルコラム
イネーブル信号（Ｇlobal Ｃolumn Ｅnable Ｓignal ；
ＹＧo ）を発生し、さらに前記グローバルコラムイネー
ブル信号（ＹＧo ）をコラムデコードアレー19に印加す
る。そのようにすれば、前記コラムデコードアレー19は
前記ハイ論理のグローバルコラムイネーブル信号（ＹＧ
o ）が印加される期間にコラムアドレスデコーディング
信号（ＡＹｉ）を前記ＭＯＳトランジスタＭ11，Ｍ12の
ゲートに転送する。
【０００８】
【発明が解決しようとする課題】しかし、前記のような
従来のコラムデコードイネーブル信号発生回路を含む半
導体装置は次のような問題点を有する。第１にビットラ
インのデータをデータバスラインに伝えるセンシングタ
イム（Ｓensing Ｔime ）をあわせるため、前記センシ
ングジェネレーティングイネーブルバー信号（／ＳＧ）
及びチップセルクターバー信号（／ＣＳ）をシミュレー
ションにより遅延時間を推定することになるので、前記
半導体装置はデータアクセスタイムが増加する問題点を
有することになる。
従来のコラムデコードイネーブル信号発生回路を含む半
導体装置は次のような問題点を有する。第１にビットラ
インのデータをデータバスラインに伝えるセンシングタ
イム（Ｓensing Ｔime ）をあわせるため、前記センシ
ングジェネレーティングイネーブルバー信号（／ＳＧ）
及びチップセルクターバー信号（／ＣＳ）をシミュレー
ションにより遅延時間を推定することになるので、前記
半導体装置はデータアクセスタイムが増加する問題点を
有することになる。
【０００９】第２に前記半導体装置は前記センシングジ
ェネレーティングイネーブルバー信号（／ＳＧ）及びチ
ップセレクターイネーブルバー信号（／ＣＳ）を、一定
時間遅らせるためインバータ及び容量性素子を利用する
ことにより、製造工程、電圧及び温度により遅延時間が
引き続き変化する問題点を有することになる。
ェネレーティングイネーブルバー信号（／ＳＧ）及びチ
ップセレクターイネーブルバー信号（／ＣＳ）を、一定
時間遅らせるためインバータ及び容量性素子を利用する
ことにより、製造工程、電圧及び温度により遅延時間が
引き続き変化する問題点を有することになる。
【００１０】第３に前記半導体装置は前記インバータと
キャパシタを用いて信号の遅延を表わすことにより適切
な遅延時間を得ようとする場合、マスクを用いて回路の
修正を行わなければならない問題点を有している。
キャパシタを用いて信号の遅延を表わすことにより適切
な遅延時間を得ようとする場合、マスクを用いて回路の
修正を行わなければならない問題点を有している。
【００１１】従って、本発明の目的は製造工程、電源電
圧及び温度の変化に際しても最適の時点でビットライン
上のデータをデータバス側に転送することができる半導
体装置のコラムデコーディングイネーブル信号発生回路
を提供することにある。
圧及び温度の変化に際しても最適の時点でビットライン
上のデータをデータバス側に転送することができる半導
体装置のコラムデコーディングイネーブル信号発生回路
を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の目的とする所は、正常セルアレイの一側端
に配置されるダミーセルを含む真偽及び補数のダミービ
ットラインと、前記真偽及び補数のダミービットライン
に接続され、前記真偽及び補数のダミービットラインか
らのデータを用いてコラムデコードイネーブル信号（ｄ
Ｖ）を発生する第１の感知増幅器と、前記第１の感知増
幅器からのコラムデコードイネーブル信号を増幅すると
共に増幅したコラムデコードイネーブル信号（ＹＧo ；
ΦＹＧi ）を高速ページモードの際にラッチしてイネー
ブル状態に引続き維持させる第２の感知増幅器とからな
るダミービットライン感知増幅器とを具備してなること
を特徴とする半導体装置のコラムデコードイネーブル信
号発生回路を提供するにある。本発明の他の目的とする
所は、前記真偽のダミービットラインに接続されたダミ
ーセルがハイ論理値を有し、前記補数のダミービットラ
インに接続されたダミーセルがロー論理値を有すること
を特徴とする半導体装置のコラムデコードイネーブル信
号発生回路を提供するにある。本発明の更に他の目的と
する所は、前記ダミービットラインに接続された前記ダ
ミーセルに、データを記録するため前記ダミーセルを電
荷結合するセパレートセルプレートを更に備えたことを
特徴とする半導体装置のコラムデコードイネーブル信号
発生回路を提供するにある。本発明の更に他の目的とす
る所は、前記真偽及び補数のダミービットラインを有す
る第２のノーマルセルアレーブロックと、前記第２のノ
ーマルセルアレーブロックの前記真偽及び補数のダミー
ビットラインからのデータを用いてコラムデコードイネ
ーブル信号（ΦＹＧｊ）を発生する第２のダミービット
ライン感知増幅器と、前記両ダミービットライン感知増
幅器の出力（ΦＹＧi 、ΦＹＧｊ）を論理演算してグロ
ーバルデコードイネーブル信号（ΦＹＧ）を発生する論
理演算手段とを、更に備えたことを特徴とする請求項１
記載の半導体装置のコラムデコードイネーブル信号発生
回路を提供するにある。
め、本発明の目的とする所は、正常セルアレイの一側端
に配置されるダミーセルを含む真偽及び補数のダミービ
ットラインと、前記真偽及び補数のダミービットライン
に接続され、前記真偽及び補数のダミービットラインか
らのデータを用いてコラムデコードイネーブル信号（ｄ
Ｖ）を発生する第１の感知増幅器と、前記第１の感知増
幅器からのコラムデコードイネーブル信号を増幅すると
共に増幅したコラムデコードイネーブル信号（ＹＧo ；
ΦＹＧi ）を高速ページモードの際にラッチしてイネー
ブル状態に引続き維持させる第２の感知増幅器とからな
るダミービットライン感知増幅器とを具備してなること
を特徴とする半導体装置のコラムデコードイネーブル信
号発生回路を提供するにある。本発明の他の目的とする
所は、前記真偽のダミービットラインに接続されたダミ
ーセルがハイ論理値を有し、前記補数のダミービットラ
インに接続されたダミーセルがロー論理値を有すること
を特徴とする半導体装置のコラムデコードイネーブル信
号発生回路を提供するにある。本発明の更に他の目的と
する所は、前記ダミービットラインに接続された前記ダ
ミーセルに、データを記録するため前記ダミーセルを電
荷結合するセパレートセルプレートを更に備えたことを
特徴とする半導体装置のコラムデコードイネーブル信号
発生回路を提供するにある。本発明の更に他の目的とす
る所は、前記真偽及び補数のダミービットラインを有す
る第２のノーマルセルアレーブロックと、前記第２のノ
ーマルセルアレーブロックの前記真偽及び補数のダミー
ビットラインからのデータを用いてコラムデコードイネ
ーブル信号（ΦＹＧｊ）を発生する第２のダミービット
ライン感知増幅器と、前記両ダミービットライン感知増
幅器の出力（ΦＹＧi 、ΦＹＧｊ）を論理演算してグロ
ーバルデコードイネーブル信号（ΦＹＧ）を発生する論
理演算手段とを、更に備えたことを特徴とする請求項１
記載の半導体装置のコラムデコードイネーブル信号発生
回路を提供するにある。
【００１３】
【作用】前記構成により、本発明のコラムデコードイネ
ーブル信号発生回路はノーマルアレーにダミーセルを追
加し前記ダミーセルから出力されるデータによりコラム
デコードイネーブル信号を発生し、製造工程、電源電圧
及び温度の変化と関係なくビットラインの上のデータが
最適の時点でデータバス側に転送することができる。
ーブル信号発生回路はノーマルアレーにダミーセルを追
加し前記ダミーセルから出力されるデータによりコラム
デコードイネーブル信号を発生し、製造工程、電源電圧
及び温度の変化と関係なくビットラインの上のデータが
最適の時点でデータバス側に転送することができる。
【００１４】
【実施例】図３は本発明の一実施例によるコラムデコー
ドイネーブル信号発生回路によりセルアレーブロックで
読み取られたデータが、データバス側に転送される動作
を説明するための半導体装置の回路図である。さらに図
４Ａ乃至４Ｇは図１に示された回路の各部分のタイミン
グ図である。前記図３を図４Ａ乃至図４Ｇを参照して詳
細に説明する。
ドイネーブル信号発生回路によりセルアレーブロックで
読み取られたデータが、データバス側に転送される動作
を説明するための半導体装置の回路図である。さらに図
４Ａ乃至４Ｇは図１に示された回路の各部分のタイミン
グ図である。前記図３を図４Ａ乃至図４Ｇを参照して詳
細に説明する。
【００１５】先ず、図４Ａのようなローアドレスストロ
ーブ信号（／ＲＡＳ）がロー論理にイネーブルされるこ
とにより、スペアローイネーブルバー信号（／ＳＲＥ）
は図４Ｂに示されたようにロー論理を有することにな
る。前記スペアローイネーブルバー信号（／ＳＲＥ）が
ロー論理状態を有するにつれ、センシングブロックセレ
クション信号（Ｓensing Ｂlock Ｓclection：ＳＢ
Ｓ）がハイ論理にイネーブルされ、さらに、センシング
ジェネレーティングイネーブルバー信号（／ＳＧ）も図
４Ｄのようにロー論理にイネーブルされる。また、前記
センシングブロックセレクション信号（ＳＢＳ）と相反
する論理値を有するセンシングブロックセレクションバ
ー信号（Ｓensing Ｂlock Ｓelection Ｂar Ｓingn
al；／ＳＢＳ）はロー論理にイネーブルされる。
ーブ信号（／ＲＡＳ）がロー論理にイネーブルされるこ
とにより、スペアローイネーブルバー信号（／ＳＲＥ）
は図４Ｂに示されたようにロー論理を有することにな
る。前記スペアローイネーブルバー信号（／ＳＲＥ）が
ロー論理状態を有するにつれ、センシングブロックセレ
クション信号（Ｓensing Ｂlock Ｓclection：ＳＢ
Ｓ）がハイ論理にイネーブルされ、さらに、センシング
ジェネレーティングイネーブルバー信号（／ＳＧ）も図
４Ｄのようにロー論理にイネーブルされる。また、前記
センシングブロックセレクション信号（ＳＢＳ）と相反
する論理値を有するセンシングブロックセレクションバ
ー信号（Ｓensing Ｂlock Ｓelection Ｂar Ｓingn
al；／ＳＢＳ）はロー論理にイネーブルされる。
【００１６】前記センシングブロックセレクション信号
（ＳＢＳ）及びセンシングブロックセレクションバー信
号（／ＳＢＳ）がイネーブルされれば、真偽のセパレー
トセルプレート（Ｓeparate Ｃell Ｐlate；ＳＣＰ）は
ハイ論理の状態に転移される。一方、補数のセパレート
セルプレート（ＳＣＰ）はロー論理の状態に転移する。
この際、真偽のダミービットライン（ＤＢＬ）及び前記
真偽のセパレートセルプレート（ＳＣＰ）の間に接続さ
れたダミーセルはハイ論理の電圧を有するようフリーチ
ャージされ、また、補数のダミービットライン（／ＤＢ
Ｌ）及び前記補数のセパレートセルプレート（ＳＣＰ）
の間に接続されたダミーセルはロー論理の電圧を有する
ようフリーチャージされる。さらに前記ダミーセルを含
むセルアレーブロック31にローデコーダー32と共に連結
されたワードライン（ＷＤ）がハイ論理にイネーブルさ
れる場合、前記真偽及び補数のダミービットライン（Ｄ
ＢＬ）には次のように決定されるdVだけの電圧が発生す
る。
（ＳＢＳ）及びセンシングブロックセレクションバー信
号（／ＳＢＳ）がイネーブルされれば、真偽のセパレー
トセルプレート（Ｓeparate Ｃell Ｐlate；ＳＣＰ）は
ハイ論理の状態に転移される。一方、補数のセパレート
セルプレート（ＳＣＰ）はロー論理の状態に転移する。
この際、真偽のダミービットライン（ＤＢＬ）及び前記
真偽のセパレートセルプレート（ＳＣＰ）の間に接続さ
れたダミーセルはハイ論理の電圧を有するようフリーチ
ャージされ、また、補数のダミービットライン（／ＤＢ
Ｌ）及び前記補数のセパレートセルプレート（ＳＣＰ）
の間に接続されたダミーセルはロー論理の電圧を有する
ようフリーチャージされる。さらに前記ダミーセルを含
むセルアレーブロック31にローデコーダー32と共に連結
されたワードライン（ＷＤ）がハイ論理にイネーブルさ
れる場合、前記真偽及び補数のダミービットライン（Ｄ
ＢＬ）には次のように決定されるdVだけの電圧が発生す
る。
【数１】
【００１７】ここで、Ｃcellはダミーセルに含まれたキ
ャパシタの容量値であり、Ｖcc／２は前記真偽のダミー
ビットライン（ＤＢＬ）にフリーチャージされた電圧で
あり、さらに、ＣDBL はダミービットライン（ＤＢＬ）
の容量値である。前記ｄＶの電圧レベルは第１感知増幅
器34により感知増幅されたもので、感知増幅器アレー33
に含まれた正常のビットライン感知増幅器などにより感
知・増幅された電圧とほぼ同じ値を有する。この際、前
記第１感知増幅器34を含む前記感知増幅器アレー33には
図４Ｅに示されたように、ロー論理のセンシングイネー
ブルバー信号（／Ｓ）及びハイ論理のリストアイネーブ
ル信号（ＲＴＯ）を供給される。さらに前記ｄＶの電圧
は第２感知増幅器35により電源電圧（Ｖcc）のレベルま
で増幅される。前記第２感知増幅器35は前記真偽のブロ
ックセレクション信号（ＳＢＳ）がハイ論理を維持する
間に動作する。
ャパシタの容量値であり、Ｖcc／２は前記真偽のダミー
ビットライン（ＤＢＬ）にフリーチャージされた電圧で
あり、さらに、ＣDBL はダミービットライン（ＤＢＬ）
の容量値である。前記ｄＶの電圧レベルは第１感知増幅
器34により感知増幅されたもので、感知増幅器アレー33
に含まれた正常のビットライン感知増幅器などにより感
知・増幅された電圧とほぼ同じ値を有する。この際、前
記第１感知増幅器34を含む前記感知増幅器アレー33には
図４Ｅに示されたように、ロー論理のセンシングイネー
ブルバー信号（／Ｓ）及びハイ論理のリストアイネーブ
ル信号（ＲＴＯ）を供給される。さらに前記ｄＶの電圧
は第２感知増幅器35により電源電圧（Ｖcc）のレベルま
で増幅される。前記第２感知増幅器35は前記真偽のブロ
ックセレクション信号（ＳＢＳ）がハイ論理を維持する
間に動作する。
【００１８】前記増幅されたｄＶの電圧は図４Ｇに示さ
れたような波形を有し、さらにコラムデコーディングイ
ネーブル信号（ＹＧｏ）として二つのインバータで構成
されたインバータチェーン37を経てコラムデコードアレ
ー36に供給される。そのようにすれば、前記コラムデコ
ードアレー36は前記インバータチェーン37からハイ論理
のコラムデコーディングイネーブル信号（ＹＧo ）によ
り、コラムアドレスデコーディング信号（ＡＹi ）をＭ
ＯＳトランジスタＭ11，Ｍ12のゲート側に転送する。そ
のようにすれば、前記ＭＯＳトランジスタＭ11，Ｍ12は
前記コラムアドレスデコーディング信号（ＡＹi ）が前
記コラムデコードアレー36から印加される場合に、真偽
の正常ビットライン（ＢＬ）及び補数の正常ビットライ
ン（／ＢＬ）上のデータを真偽及び補数のデータライン
（ＤＢ，／ＤＢ）側に転送する。
れたような波形を有し、さらにコラムデコーディングイ
ネーブル信号（ＹＧｏ）として二つのインバータで構成
されたインバータチェーン37を経てコラムデコードアレ
ー36に供給される。そのようにすれば、前記コラムデコ
ードアレー36は前記インバータチェーン37からハイ論理
のコラムデコーディングイネーブル信号（ＹＧo ）によ
り、コラムアドレスデコーディング信号（ＡＹi ）をＭ
ＯＳトランジスタＭ11，Ｍ12のゲート側に転送する。そ
のようにすれば、前記ＭＯＳトランジスタＭ11，Ｍ12は
前記コラムアドレスデコーディング信号（ＡＹi ）が前
記コラムデコードアレー36から印加される場合に、真偽
の正常ビットライン（ＢＬ）及び補数の正常ビットライ
ン（／ＢＬ）上のデータを真偽及び補数のデータライン
（ＤＢ，／ＤＢ）側に転送する。
【００１９】前記ダミーセルはワードラインブートスト
レビング電圧を一番遅く入力するノーマルセルよりもな
お遅く入力するようノーマルセルアレーの一端に配置さ
れる。これはダミービットラインに接続した感知増幅器
がノーマルのビットラインに接続した感知増幅器より遅
くデータを感知・増幅するようにし、ノーマルのビット
ライン上のデータが最適の時点でデータバス側に転送さ
れることを保障することになる。前記コラムデコードデ
ィングイネーブル信号（ＹＧｏ）はノーマルセルのう
ち、一番遅く動作するノーマルセルから出力された真偽
及び補数のノーマルビットライン（ＢＬ，／ＢＬ）上の
真偽及び補数データが、ノーマルの感知増幅器により感
知・増幅される時点より少し遅い時点でイネーブルされ
る。これは第２感知増幅器35による感知・増幅動作によ
り保障される。
レビング電圧を一番遅く入力するノーマルセルよりもな
お遅く入力するようノーマルセルアレーの一端に配置さ
れる。これはダミービットラインに接続した感知増幅器
がノーマルのビットラインに接続した感知増幅器より遅
くデータを感知・増幅するようにし、ノーマルのビット
ライン上のデータが最適の時点でデータバス側に転送さ
れることを保障することになる。前記コラムデコードデ
ィングイネーブル信号（ＹＧｏ）はノーマルセルのう
ち、一番遅く動作するノーマルセルから出力された真偽
及び補数のノーマルビットライン（ＢＬ，／ＢＬ）上の
真偽及び補数データが、ノーマルの感知増幅器により感
知・増幅される時点より少し遅い時点でイネーブルされ
る。これは第２感知増幅器35による感知・増幅動作によ
り保障される。
【００２０】前記第２感知増幅器35はラッチ回路を含ん
でいる。前記ラッチ回路は高速ページモード（Ｆast Ｐ
age Ｍode ）でローアドレスが選択され、コラムアドレ
スがトグル（Ｔoggle ）される間に前記コラムデコード
イネーブル信号（ＹＧo ）をハイ論理の状態に維持させ
る役割をする。さらに前記真偽のダミービットライン
（ＤＢＬ）及び補数のダミービットライン（／ＤＢＬ）
に接続されたダミーセルにデータをフリーチャージさせ
るため、前記真偽のセパレートセルプレート（ＳＰＣ）
及び補数のセパレートセルプレート（／ＳＰＣ）は前記
ダミーセルを電荷結合する機能を有する。
でいる。前記ラッチ回路は高速ページモード（Ｆast Ｐ
age Ｍode ）でローアドレスが選択され、コラムアドレ
スがトグル（Ｔoggle ）される間に前記コラムデコード
イネーブル信号（ＹＧo ）をハイ論理の状態に維持させ
る役割をする。さらに前記真偽のダミービットライン
（ＤＢＬ）及び補数のダミービットライン（／ＤＢＬ）
に接続されたダミーセルにデータをフリーチャージさせ
るため、前記真偽のセパレートセルプレート（ＳＰＣ）
及び補数のセパレートセルプレート（／ＳＰＣ）は前記
ダミーセルを電荷結合する機能を有する。
【００２１】前記の如く、図３に示された半導体装置は
ダミーセルから出力されるデータを第１及び第２感知増
幅器により感知・増幅することによりコラムデコードイ
ネーブル信号を発生するので製造工程、電源電圧及び温
度の変化と関係なく最適の時間にノーマルのビットライ
ン上のデータがデータバス側に転送することができる。
前記利点により、前記半導体装置はデータのアクセス時
間を最少化することができる。
ダミーセルから出力されるデータを第１及び第２感知増
幅器により感知・増幅することによりコラムデコードイ
ネーブル信号を発生するので製造工程、電源電圧及び温
度の変化と関係なく最適の時間にノーマルのビットライ
ン上のデータがデータバス側に転送することができる。
前記利点により、前記半導体装置はデータのアクセス時
間を最少化することができる。
【００２２】図５は本発明の実施例によるコラムデコー
ドイネーブル信号発生回路を含む他の実施態様の半導体
装置のブロック図である。図５に示された半導体装置は
図３の半導体装置に含まれたダミーセルの欠陥によりコ
ラムデコードイネーブル信号（ＹＧｏ）が発生しない場
合、欠陥のダミーセルが含まれたセルアレーブロックが
不良として処理されることを防止する。このため、前記
半導体装置は各々のセルアレーブロックで発生するグロ
ーバルコラムイネーブル信号（ΦＹＧi ， ΦＹＧj ）
をオアゲート58（ＯＲ Ｇate)によりオア演算した後、
前記オア演算された信号をコラムデコードイネーブル信
号（ΦＹＧ）としてコラムデコードアレイ57に印加す
る。前記オア演算により生成されたデコードイネーブル
信号（ΦＹＧ）により、前記半導体装置は各セルアレー
ブロック51，53に含まれたセルに多少の欠陥が発生して
も正常に読み取り動作を行う。
ドイネーブル信号発生回路を含む他の実施態様の半導体
装置のブロック図である。図５に示された半導体装置は
図３の半導体装置に含まれたダミーセルの欠陥によりコ
ラムデコードイネーブル信号（ＹＧｏ）が発生しない場
合、欠陥のダミーセルが含まれたセルアレーブロックが
不良として処理されることを防止する。このため、前記
半導体装置は各々のセルアレーブロックで発生するグロ
ーバルコラムイネーブル信号（ΦＹＧi ， ΦＹＧj ）
をオアゲート58（ＯＲ Ｇate)によりオア演算した後、
前記オア演算された信号をコラムデコードイネーブル信
号（ΦＹＧ）としてコラムデコードアレイ57に印加す
る。前記オア演算により生成されたデコードイネーブル
信号（ΦＹＧ）により、前記半導体装置は各セルアレー
ブロック51，53に含まれたセルに多少の欠陥が発生して
も正常に読み取り動作を行う。
【００２３】図５において、一対のダミービットライン
56及び第１，第２感知増幅器54，55は図３に示された一
対のビットライン（ＤＢＬ，／ＤＢＬ）、第１及び第２
感知増幅器34，35と同じ構成を有する。しかし、前記第
２感知増幅器55は出力信号であるグローバルコラムデコ
ードイネーブル信号（ΦＹＧi ，ΦＹＧj ）をコラムデ
コードイネーブルに直接印加せずオアゲート58に印加す
る。前記オアゲート58は前記グローバルコラムデコード
イネーブル信号（ΦＹＧi ，ΦＹＧj ）をオア演算した
結果をコラムデコードイネーブル信号（ΦＹＧ）として
コラムデコードアレー57に印加する。この結果、多少の
ダミーセルが製造工程やソフトエラーにより動作しなく
ても半導体装置は正常な読み取り動作を行うことができ
る。
56及び第１，第２感知増幅器54，55は図３に示された一
対のビットライン（ＤＢＬ，／ＤＢＬ）、第１及び第２
感知増幅器34，35と同じ構成を有する。しかし、前記第
２感知増幅器55は出力信号であるグローバルコラムデコ
ードイネーブル信号（ΦＹＧi ，ΦＹＧj ）をコラムデ
コードイネーブルに直接印加せずオアゲート58に印加す
る。前記オアゲート58は前記グローバルコラムデコード
イネーブル信号（ΦＹＧi ，ΦＹＧj ）をオア演算した
結果をコラムデコードイネーブル信号（ΦＹＧ）として
コラムデコードアレー57に印加する。この結果、多少の
ダミーセルが製造工程やソフトエラーにより動作しなく
ても半導体装置は正常な読み取り動作を行うことができ
る。
【００２４】
【発明の効果】前記の如く、本発明のコラムデコードイ
ネーブル信号発生回路はノーマルセルアレーにダミーセ
ルを追加し前記ダミーセルから出力されるデータにより
コラムデコードイネーブル信号を発生し、製造工程、電
源電圧及び温度の変化と関係なくビットライン上のデー
タを最適の時点でデータバス側に転送することができ
る。
ネーブル信号発生回路はノーマルセルアレーにダミーセ
ルを追加し前記ダミーセルから出力されるデータにより
コラムデコードイネーブル信号を発生し、製造工程、電
源電圧及び温度の変化と関係なくビットライン上のデー
タを最適の時点でデータバス側に転送することができ
る。
【図１】図１は、従来のコラムデコードイネーブル信号
発生回路を含む半導体装置の回路図である。
発生回路を含む半導体装置の回路図である。
【図２】図２（Ａ），（Ｂ），（Ｃ），（Ｄ），
（Ｅ），（Ｆ）は図１に示された回路の各部分に対する
タイミング図である。
（Ｅ），（Ｆ）は図１に示された回路の各部分に対する
タイミング図である。
【図３】図３は、本発明の一実施例によるコラムデコー
ドイネーブル信号発生回路を含む半導体装置の回路図で
ある。
ドイネーブル信号発生回路を含む半導体装置の回路図で
ある。
【図４】図４（Ａ），（Ｂ），（Ｃ），（Ｄ），
（Ｅ），（Ｆ），（Ｇ）は図３に示された回路の各部分
に対するタイミング図である。
（Ｅ），（Ｆ），（Ｇ）は図３に示された回路の各部分
に対するタイミング図である。
【図５】図５は本発明の他の実施例によるコラムデコー
ドイネーブル信号発生回路を含む半導体装置の回路図で
ある。
ドイネーブル信号発生回路を含む半導体装置の回路図で
ある。
１１ ローアドレスストロブバッファー １２ スペアローイネーブルバー信号発生回路 １３ イネーブルバー信号感知発生回路 １４ ワードラインシミュレーター １５ チップセレクターバー信号発生回路 １６，３１ セルアレー １７，３２ ローデコーダー １８，３３，５２ ビットライン感知増幅器アレー ３４，５４ 第１感知増幅器 １９，３６，５７ コラムデコードアレー ３５，５５ 第２感知増幅器 ３７ インバータチェーン ５１ 第１セルアレーブロック ５３ 第２セルアレーブロック ５６ ダミービットラインペア ５８ オアゲート ５９ インバータ
Claims (4)
- 【請求項１】 正常セルアレイの一側端に配置されるダ
ミーセルを含む真偽及び補数のダミービットラインと、 前記真偽及び補数のダミービットラインに接続され、前
記真偽及び補数のダミービットラインからのデータを用
いてコラムデコードイネーブル信号（ｄＶ）を発生する
第１の感知増幅器と、前記第１の感知増幅器からのコラ
ムデコードイネーブル信号を増幅すると共に増幅したコ
ラムデコードイネーブル信号（ＹＧo ；ΦＹＧi ）を高
速ページモードの際にラッチしてイネーブル状態に引続
き維持させる第２の感知増幅器とからなるダミービット
ライン感知増幅器とを具備してなることを特徴とする半
導体装置のコラムデコードイネーブル信号発生回路。 - 【請求項２】 前記真偽のダミービットラインに接続さ
れたダミーセルがハイ論理値を有し、前記補数のダミー
ビットラインに接続されたダミーセルがロー論理値を有
することを特徴とする請求項１記載の半導体装置のコラ
ムデコードイネーブル信号発生回路。 - 【請求項３】 前記ダミービットラインに接続された前
記ダミーセルに、データを記録するため前記ダミーセル
を電荷結合するセパレートセルプレートを更に備えたこ
とを特徴とする請求項１記載の半導体装置のコラムデコ
ードイネーブル信号発生回路。 - 【請求項４】 前記真偽及び補数のダミービットライン
を有する第２のノーマルセルアレーブロックと、 前記第２のノーマルセルアレーブロックの前記真偽及び
補数のダミービットラインからのデータを用いてコラム
デコードイネーブル信号（ΦＹＧｊ）を発生する第２の
ダミービットライン感知増幅器と、 前記両ダミービットライン感知増幅器の出力（ΦＹＧi
、ΦＹＧｊ）を論理演算してグローバルデコードイネ
ーブル信号（ΦＹＧ）を発生する論理演算手段とを、更
に備えたことを特徴とする請求項１記載の半導体装置の
コラムデコードイネーブル信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016245A KR950010628B1 (ko) | 1993-08-20 | 1993-08-20 | 반도체 소자의 컬럼 디코더 인에이블 신호 발생회로 |
| KR93-16245 | 1993-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153256A JPH07153256A (ja) | 1995-06-16 |
| JP2849550B2 true JP2849550B2 (ja) | 1999-01-20 |
Family
ID=19361681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196984A Expired - Fee Related JP2849550B2 (ja) | 1993-08-20 | 1994-08-22 | 半導体装置のコラムデコードイネーブル信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5488585A (ja) |
| JP (1) | JP2849550B2 (ja) |
| KR (1) | KR950010628B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0127240B1 (ko) * | 1994-04-30 | 1998-10-01 | 문정환 | 기억소자의 칼럼개시신호 발생장치 |
| JP3434397B2 (ja) * | 1995-09-06 | 2003-08-04 | 三菱電機株式会社 | 半導体記憶装置 |
| KR100224774B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 메모리 장치의 컬럼 리던던시 회로 |
| JP2001143470A (ja) * | 1999-11-12 | 2001-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100416001B1 (ko) | 2001-08-16 | 2004-01-24 | 삼성전자주식회사 | 디스플레이장치 |
| KR101435128B1 (ko) * | 2008-07-21 | 2014-09-01 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| KR102419516B1 (ko) * | 2018-11-12 | 2022-07-11 | 김정범 | 줄 길이 조절구 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212774A (ja) * | 1990-07-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5245584A (en) * | 1990-12-20 | 1993-09-14 | Vlsi Technology, Inc. | Method and apparatus for compensating for bit line delays in semiconductor memories |
-
1993
- 1993-08-20 KR KR1019930016245A patent/KR950010628B1/ko not_active IP Right Cessation
-
1994
- 1994-08-22 US US08/294,085 patent/US5488585A/en not_active Expired - Lifetime
- 1994-08-22 JP JP6196984A patent/JP2849550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5488585A (en) | 1996-01-30 |
| KR950006856A (ko) | 1995-03-21 |
| JPH07153256A (ja) | 1995-06-16 |
| KR950010628B1 (ko) | 1995-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5633887B2 (ja) | 行および列へのアクセス動作を同期させるための方法および装置 | |
| US5754486A (en) | Self-test circuit for memory integrated circuits | |
| KR100201718B1 (ko) | 반도체 기억 장치에 있어서의 데이타 전송로의 단락 방법 및 반도체 기억 장치 | |
| JP2007193943A (ja) | スタティック・ランダム・アクセス・メモリ | |
| JP2000163956A (ja) | 半導体記憶装置 | |
| US5737276A (en) | Memory device with fast extended data out (EDO) mode and methods of operation therefor | |
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| JP2960330B2 (ja) | 記憶素子のコラム開始信号発生装置 | |
| KR100486260B1 (ko) | 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법 | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6345007B1 (en) | Prefetch and restore method and apparatus of semiconductor memory device | |
| JP4338010B2 (ja) | 半導体集積回路装置 | |
| JP2685656B2 (ja) | センスアンプの出力制御回路 | |
| KR100295048B1 (ko) | 기입시간을최소화하는메모리장치및데이터기입방법 | |
| JP2001101863A (ja) | 半導体集積回路およびその制御方法 | |
| JP2849550B2 (ja) | 半導体装置のコラムデコードイネーブル信号発生回路 | |
| US7535777B2 (en) | Driving signal generator for bit line sense amplifier driver | |
| US5936897A (en) | Semiconductor storage device capable of fast writing operation | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| JPH0757464A (ja) | 半導体記憶回路 | |
| EP0788107B1 (en) | Semiconductor memory device | |
| JPH06333393A (ja) | 高信頼性のデータ出力回路及びデータ出力方法を使用した半導体集積回路 | |
| JP2000182374A (ja) | ダイナミック型半導体メモリ | |
| JP3814033B2 (ja) | カラム選択信号制御回路 | |
| JP4824149B2 (ja) | センスアンプを利用してテストを行うメモリ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071106 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131106 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |