JPH04212774A

JPH04212774A - 半導体記憶装置

Info

Publication number: JPH04212774A
Application number: JP3010403A
Authority: JP
Inventors: Kazunari Inoue; 一成井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-02
Filing date: 1991-01-31
Publication date: 1992-08-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、互いに独立に設けられた第１および第２のメモ
リセルアレイと、この両メモリセルアレイ間のデータ転
送を行なうための転送回路とを含む半導体記憶装置に関
する。より特定的には、ランダムにアクセス可能なＲＡ
Ｍ（ランダム・アクセス・メモリ）ポートと、シリアル
にのみアクセス可能なＳＡＭ（シリアル・アクセス・メ
モリ）ポートとを備えるデュアルポートＲＡＭにおける
データ転送回路の構成に関する。

【０００２】

【従来の技術】データ処理システムにおいては、ディジ
タル的に処理された情報を表示装置の画面上に表示する
ことが行なわれる。表示装置の画面上へ処理情報を表示
するために、ビデオＲＡＭ（ランダム・アクセス・メモ
リ）と呼ばれる半導体記憶装置が用いられる。ビデオＲ
ＡＭには１フレームのデータを格納するフレームメモリ
、１フィールドのデータを格納するフィールドメモリな
どがある。

【０００３】ビデオＲＡＭの１行は表示装置の画面上の
１水平走査線に対応する。ビデオＲＡＭへのデータの書
込および読出はその行アドレスを順次インクリメントし
て行われる。ビデオＲＡＭからのデータの読出は、表示
装置上の画面への画像表示に同期して行なわれる。この
ビデオＲＡＭに標準ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）を用いた場合、標準ＤＲＡＭはデ
ータの書込および読出を同時に行なうことができないた
め、画像表示期間中ＣＰＵ（中央演算処理装置）はこの
ビデオＲＡＭへアクセスすることができない。ＣＰＵは
水平帰線期間中にのみビデオＲＡＭへアクセスすること
ができる。水平帰線期間は水平走査期間に比べてはるか
に短い。したがって、ビデオＲＡＭとして標準ＤＲＡＭ
を用いた場合、高速でデータ処理を実行することのでき
る画像処理システムを構成するのは困難である。

【０００４】上述のような観点から、表示装置への画素
データの出力とＣＰＵからのアクセスとを非同期的にか
つ同時に行なうことのできるマルチポートＲＡＭ（デュ
アルポートＲＡＭ）が開発されて画像処理用メモリとし
て広く一般に用いられている。

【０００５】図１１はデュアルポートＲＡＭを用いた映
像処理システムの構成を概略的に示す図である。図１１
において、映像処理システムは、フレームバッファ用の
ビデオＲＡＭとしてデュアルポートＲＡＭ９００を含む
。デュアルポートＲＡＭ９００は、ランダムなシーケン
スでアクセスすることのできるダイナミック・メモリセ
ル・アレイ９０１と、シリアルにのみアクセスすること
のできるシリアルアクセス用レジスタ９０２とを含む。ダイナミック・メモリセル・アレイ９０１を含む部分は
一般にＲＡＭポートと呼ばれ、シリアルアクセス用レジ
スタ９０２を含む部分はＳＡＭポートと呼ばれる。この
シリアルアクセス用レジスタ９０２は、ダイナミック・
メモリセル・アレイ９０１の１行分のデータを記憶する
ことができる。

【０００６】映像処理システムはさらに、デュアルポー
トＲＡＭ９００へランダムなシーケンスでアクセスし、
所要のデータ処理を行なうＣＰＵ９１０と、シリアルア
クセス用レジスタ９０２から出力される画素データを表
示する画像表示装置９３０と、このビデオＲＡＭの動作
を制御する制御信号を発生するＣＲＴ表示コントローラ
９２０を含む。

【０００７】デュアルポートＲＡＭ９００は、ＲＡＭポ
ートからＳＡＭポートへ一度に１行の画素データを転送
する。この１行分の画素データが画像表示装置９３０へ
シリアルに出力されている期間、ＣＰＵ９１０はＲＡＭ
ポートへランダムにアクセスし、所要のデータ処理を実
行することができる。このＲＡＭポートからＳＡＭポー
トへのデータ転送を水平帰線期間中に行なえば、残りの
水平走査期間中は、ＣＰＵ９１０はランダムにダイナミ
ック・メモリセル・アレイ９０１の内容を読出しかつこ
の読出したデータに対して所要の処理を施した後再びダ
イナミック・メモリセル・アレイ９０１へデータを書込
むことができる。

【０００８】デュアルポートＲＡＭ９００の動作の制御
はＣＲＴ表示コントローラ９２０により行なわれ、ＣＲ
Ｔ表示コントローラ９２０はＲＡＭポートからＳＡＭポ
ートへのデータ転送期間中はＣＰＵ９１０のアクセスを
禁止する。このようなデュアルポートＲＡＭ９００をビ
デオＲＡＭとして用いれば、画像表示装置９３０への画
像表示と並行してＣＰＵ９１０はデュアルポートＲＡＭ
９００へアクセスすることができ、システムの処理速度
が大幅に向上する。

【０００９】図１２はデュアルポートＲＡＭの全体の構
成の一例を示す図である。デュアルポートＲＡＭは、通
常は、データの入出力がたとえば４ビット単位、８ビッ
ト単位と複数ビット単位で行なわれるが、以下の説明に
おいては、データの入出力は１ビット単位で行なわれる
ものとする。

【００１０】図１２において、デュアルポートＲＡＭ１
００は、ランダムにアクセス可能なランダム・アクセス
・メモリセルアレイ１を含む。ランダム・アクセス・メ
モリセルアレイ１は、行および列からなるマトリクス状
に配列された複数のダイナミック型メモリセルを含む。デュアルポートＲＡＭ１００は、さらに、外部から与え
られるアドレスＡ０〜Ａｎを受けて内部アドレスを発生
するアドレスバッファ回路７と、アドレスバッファ回路
７からの内部行アドレスに応答して、ランダム・アクセ
ス・メモリセルアレイ１の対応の行を選択するローデコ
ーダ２と、アドレスバッファ回路７からの内部列アドレ
スに応答してランダム・アクセス・メモリセルアレイ１
の１列を選択する列選択信号を発生するコラムデコーダ
３と、ランダム・アクセス・メモリセルアレイ１の選択
された１行のメモリセルのデータを検知し増幅するセン
スアンプと、コラムデコーダ３からの列選択信号に応答
して、ランダム・アクセス・メモリセルアレイ１の選択
された列をＲＡＭ入出力回路４へ接続するＩ／Ｏゲート
を含む。ここで、図１２においては、センスアンプとＩ
／Ｏゲートとを１つのブロック５として示している。

【００１１】ＲＡＭ入出力回路４は、データ読出時にお
いては、コラムデコーダ３により選択されたメモリセル
のデータから外部読出データを生成して外部データ入出
力端子２２へ伝達する。データ書込時においては、ＲＡ
Ｍ入出力回路４は、外部データ入出力端子２２へ与えら
れた外部書込データから内部書込データを生成し、コラ
ムデコーダ３により選択された列を介してメモリセルへ
伝達する。

【００１２】外部データ入出力端子２２を介したデータ
の入出力に関連する部分はＲＡＭポートを構成する。

【００１３】デュアルポートＲＡＭ１００は、さらに、
シリアルにのみアクセス可能なシリアルメモリセルアレ
イ１１とランダム・アクセス・メモリセルアレイ１の選
択された１行との間のデータ転送を行なうための転送回
路１０と、シリアルメモリセルアレイ１１のメモリセル
を順次選択するシリアルセレクタ１２と、データ入出力
端子３２を介して外部とデータの入出力を行なうＳＡＭ
入出力回路１４を含む。ＳＡＭ入出力回路１４は、デー
タ書込時においては、データ入出力端子３２へ与えられ
た外部書込データから内部書込データを生成し、シリア
ルメモリセルアレイ１１内のシリアルセレクタ１２によ
り選択されたメモリセルへこの内部書込データを伝達す
る。データ読出時においては、ＳＡＭ入出力回路１４は
、このシリアルメモリセルアレイ１１においてシリアル
セレクタ１２により選択されたメモリセルのデータから
外部読出データを生成してデータ入出力端子３２へ伝達
する。シリアルメモリセルアレイ１１は、ランダム・ア
クセス・メモリセルアレイ１の少なくとも１行分のデー
タを格納可能な容量を備えている。

【００１４】デュアルポートＲＡＭ１００はさらに、周
辺回路として、外部から与えられる制御信号＊ＲＡＳ、
＊ＣＡＳ、＊ＷＢ／＊ＷＥ、＊ＤＴ／＊ＯＥを受け、各
種内部制御信号を発生する制御信号発生回路８と、外部
から与えられるクロック信号ＳＣを受け、シリアルセレ
クタ１２の活性位置を１つずつ増加させる信号に変換す
るたとえばカウンタ回路からなるポインタ１６を含む。

【００１５】制御信号＊ＲＡＳは、アドレスバッファ回
路７が外部から与えられるアドレスＡ０〜Ａｎを行アド
レスとして取込むタイミングを与えるとともに、ＲＡＭ
ポートの行選択系の動作を制御するローアドレスストロ
ーブ信号である。制御信号＊ＣＡＳは、アドレスバッフ
ァ回路７が外部から与えられるアドレスＡ０〜Ａｎを列
アドレスとして取込むタイミングを与えるとともに、Ｒ
ＡＭポートにおける列選択系の動作を制御するためのコ
ラムアドレスストローブ信号である。

【００１６】制御信号＊ＷＢ／＊ＷＥは、ライトパービ
ット動作およびデータ書込モードを指定するための制御
信号である。ライトパービット動作とは、ＲＡＭポート
においてデータ入出力が複数ビット単位で行なわれる場
合に、所定のビットに対しマスクをかけてデータを書込
む動作モードである。制御信号＊ＤＴ／＊ＯＥは、ＲＡ
ＭポートとＳＡＭポートとの間のデータ転送を行なう転
送モードおよびデータ出力モードを指定するための制御
信号である。ＲＡＭ入出力回路４は、この制御信号発生
回路８からの内部書込指示信号Ｗと内部出力指示信号Ｏ
Ｅとに応答してデータの書込または読出を行なう。

【００１７】外部クロック信号ＳＣは、ＳＡＭポートに
おけるデータの入出力速度およびタイミングを決定する
クロック信号である。ＳＡＭポートは外部から与えられ
るシリアルイネーブル信号＊ＳＥが活性状態となったと
きにのみ動作可能である。ポインタ１６は制御信号発生
回路８からの内部制御信号に応答してアドレスバッファ
回路７からの列アドレスをラッチし、シリアルセレクタ
１２の開始アドレスを発生する。ここで、各信号の前に
付されている信号＊は、その信号が負論理（“Ｌ”レベ
ルとなったときに活性状態となる）の信号であることを
示している。次に動作について簡単に説明する。

【００１８】ＲＡＭポートへのアクセスは通常のＤＲＡ
Ｍと同様にして行なわれる。すなわち、外部からの制御
信号＊ＲＡＳの立下がり時点において、アドレスバッフ
ァ回路７が外部からのアドレスＡ０〜Ａｎを取込み内部
行アドレスを発生する。ローデコーダ２は、このアドレ
スバッファ回路７からの内部行アドレスを受けデコード
しランダム・アクセス・メモリセルアレイ１の対応の行
を選択し、この選択された行の電位を活性状態の“Ｈ”
に立上げる。次いで、ブロック５に含まれるセンスアン
プが活性化され、この選択された行に接続されるメモリ
セルの記憶する情報が検知され、増幅されてラッチされ
る。

【００１９】次いで、外部からの制御信号＊ＣＡＳが立
下がると、アドレスバッファ回路７は、外部からのアド
レスＡ０〜Ａｎを取込み内部列アドレスを発生する。コ
ラムデコーダ３は、この内部列アドレスをデコードし、
メモリセルアレイ１の対応の列を選択する列選択信号を
発生する。ブロック５に含まれるＩ／Ｏゲートは、コラ
ムデコーダ３からの列選択信号に応答して対応の列をＲ
ＡＭ入出力回路４へ接続する。

【００２０】データを書込む場合には、外部からの制御
信号＊ＷＢ／＊ＷＥが“Ｌ”となり、一方制御信号＊Ｄ
Ｔ／＊ＯＥは“Ｈ”に維持される。制御信号＊ＣＡＳと
制御信号＊ＷＢ／＊ＷＥの遅い方の立下がり（通常、デ
ータ入出力端子がデータ出力とデータ入力とで共用され
ている図に示すような構成の場合、制御信号＊ＣＡＳの
方が遅く立下がる）のタイミングで内部書込指示信号Ｗ
が発生される。ＲＡＭ入出力回路４はこの内部書込指示
信号Ｗに応答してデータ入出力端子２２へ与えられてい
る外部書込データを取込み内部書込データを生成して、
コラムデコーダ３からの列選択信号により選択された列
上へ伝達する。これにより、ローデコーダ２とコラムデ
コーダ３により選択された行および列の交点に位置する
メモリセルへのデータが書込が行なわれる。

【００２１】データ読出時においては、制御信号＊ＤＴ
／＊ＯＥが“Ｌ”の活性状態となり、制御信号＊ＷＢ／
＊ＷＥは“Ｈ”を維持する。この制御信号＊ＤＴ／＊Ｏ
Ｅの立下がりに応答して内部出力指示信号ＯＥが発生さ
れる。ＲＡＭ入出力回路４はこの内部書込指示信号ＯＥ
に応答して、ブロック５に含まれるＩ／Ｏゲートを介し
て伝達された内部データから外部読出データを生成して
データ入出力端子２２へ伝達する。以上がＲＡＭポート
の通常のデータの書込および読出の動作である。次いで
ＳＡＭのポートの動作について説明する。

【００２２】ＳＡＭポートの活性化は外部からのシリア
ルイネーブル信号＊ＳＥにより行なわれる。ポインタ１
６は、外部からの制御信号＊ＣＡＳの立下がりに応答し
て、アドレスバッファ回路７からの内部列アドレスを取
込む。ポインタ１６は、外部からのクロック信号ＳＣに
応答してその列アドレスを順次インクリメントしてシリ
アルセレクタ１２へ与える。シリアルセレクタ１２は、
このポインタ１６からのアドレスに応答してシリアルメ
モリセルアレイ１１の対応のメモリセルを順次選択する
。この順次選択されたメモリセルとＳＡＭ入出力回路１
４との間でデータの授受が行なわれる。

【００２３】ＳＡＭポートがデータ出力モードであるか
データ書込モードであるかはその前に行なわれる転送サ
イクルにより決定される。すなわち、シリアルメモリセ
ルアレイ１１に、ランダム・アクセス・メモリセルアレ
イ１からデータが転送回路１０を介して転送された場合
、ＳＡＭポートはデータ読出モードとなる。シリアルメ
モリセルアレイ１１から転送回路１０を介してランダム
・アクセス・メモリセルアレイ１の選択された１行への
データ転送が前の転送サイクルにおいて行なわれた場合
、ＳＡＭポートはデータ書込モードとなる。以下にこの
データ転送モードについて説明する。

【００２４】図１３は図１２に示すデュアルポートＲＡ
Ｍにおけるデータ転送に関連する部分の構成を具体的に
示す図である。図１３においては、図１２に示すランダ
ム・アクセス・メモリセル・アレイ１における２列に関
連する部分が代表的に示される。

【００２５】図１３において、ランダム・アクセス・メ
モリセル・アレイ１は、複数のワード線４０と、ワード
線４０と交差する方向に配置される複数のビット線対４
１と、１本のワード線４０と１つのビット線対４１との
交差部に配置されるメモリセル４２とを含む。ワード線
４０にはメモリセルアレイ１の１行のメモリセルが接続
され、１つのビット線対４１にはメモリセルアレイ１の
１列のメモリセルが接続される。ワード線４０が行線を
構成し、ビット線対４１が列線を構成する。ビット線対
４１は、ビット線ＢＬと、ビット線＊ＢＬとを含む。ビ
ット線ＢＬとビット線＊ＢＬには互いに相補な信号が伝
達される。メモリセル４２は、１トランジスタ／１キャ
パシタ型のダイナミック型メモリセルからなり、情報を
電荷の形態で記憶するためのメモリセルキャパシタＣ０
と、対応のワード線上の信号電位に応答して対応のメモ
リセルキャパシタＣ０を対応のビット線ＢＬ（＊ＢＬ）
へ接続するメモリトランジスタＴＲ０を含む。ワード線
４０上には、図１２に示すローデコーダ２からの行選択
信号ＷＬが伝達される。

【００２６】ブロック５は、各ビット線対４１に対して
設けられるＲＡＭ列選択ゲート５１およびセンスアンプ
回路５２を含む。ＲＡＭ列選択ゲート５１は、図１２に
示すコラムデコーダ３からの列選択信号に応答して関連
のビット線対を内部共通データバス６０へ接続する。内
部共通データバス６０は相補バス線６００ａおよび６０
０ｂを含み、図１２に示すＲＡＭ入出力回路４へ接続さ
れる。

【００２７】センスアンプ回路５２は、センスアンプ活
性化信号Ｓに応答して活性化され、関連のビット線対の
信号電位を検知し増幅しかつラッチする。センスアンプ
回路５２としては、通常、関連のビット線対の信号電位
を差動的に増幅する差動増幅型の回路が用いられる。セ
ンスアンプ活性化信号Ｓは、図１２に示す制御信号発生
回路８から外部制御信号＊ＲＡＳが立下がって所定時間
経過した後に発生される。

【００２８】転送回路１０は、ランダム・アクセス・メ
モリセルアレイ１の各ビット線対４１に対して設けられ
、転送指示信号ＸＦに応答してオン状態となる転送ゲー
ト７０を含む。なお、図１３においては、図面を簡略化
するために、またＲＡＭポートからＳＡＭポートへの転
送を問題とするため、転送ゲート７０が、転送指示信号
ＸＦをそのゲートに受けるＭＯＳ（絶縁ゲート型電界効
果）トランジスタで構成されているように示している。しかしながら、シリアルメモリセルアレイ１１からラン
ダム・アクセス・メモリセルアレイ１へのデータ転送と
、ランダム・アクセス・メモリセルアレイ１からシリア
ル・メモリセルアレイ１１へのデータ転送との双方向の
データ転送が可能なように互いに駆動能力の異なるドラ
イブ回路により構成されていてもよい。

【００２９】シリアルメモリセルアレイ１１は、転送ゲ
ート７０それぞれに対応して設けられるデータレジスタ
１１０と、データレジスタ１１０それぞれに対応して設
けられるＳＡＭ列選択ゲート１１１とを含む。データレ
ジスタ１１０は、データ保持能力を有する構成であれば
よいが、図１３においては、２つのインバータからなる
インバータラッチ回路（スタティックＲＡＭセル）の場
合が一例として示される。ＳＡＭ列選択ゲート１１１は
、シリアルセレクタ１２からの選択信号に応答してオン
状態となり、関連のデータレジスタをＳＡＭ内部共通デ
ータバス８０へ接続する。この内部共通データバス８０
は図１２に示すＳＡＭ入出力回路１４へ接続される。

【００３０】図１４は転送指示信号ＸＦを発生するため
の回路構成を機能的に示すブロック図である。転送信号
ＸＦを発生するための回路は図１２に示す制御信号発生
回路８に含まれる。図１４において、転送制御回路１２
０は外部から与えられる制御信号＊ＤＴ／＊ＯＥを受け
て内部制御信号＊ＤＴ／＊ＯＥを発生するバッファ回路
１２１と、外部からの制御信号＊ＲＡＳを受けて内部制
御信号＊ＲＡＳを発生するバッファ回路１２２と、バッ
ファ回路１２１および１２２からの信号に応答してデー
タ転送が指示されたか否かを判定する判定回路１２３と
、判定回路１２３からの判定結果に応答して、バッファ
回路１２１からの内部制御信号＊ＤＴ／＊ＯＥに応答し
て転送信号ＸＦを発生する転送信号発生回路１２４を含
む。転送信号発生回路１２４は、データ転送を指示され
たとき、内部制御信号＊ＤＴ／＊ＯＥの立上りに応答し
て所定のパルス幅を有する転送指示信号ＸＦを発生する
。

【００３１】図１５はＲＡＭポートからＳＡＭポートへ
のデータ転送時の動作を示す信号波形図である。

【００３２】以下、図１２ないし図１５を参照してＲＡ
ＭポートからＳＡＭポートへのデータ転送動作について
説明する。ＲＡＭポートからＳＡＭポートへのデータ転
送サイクルの設定は、外部からの制御信号＊ＲＡＳの降
下エッジで、外部制御信号＊ＤＴ／＊ＯＥをアクティブ
状態の“Ｌ”設定することにより行なわれる。ここで、
以下の説明において、このデュアルポートＲＡＭはＲＡ
ＭポートからＳＡＭポートへのデータ転送のみが可能で
あるとし、転送ゲート７０は図１３に示すようにＭＯＳ
トランジスタから構成される場合についてのみ説明する
。双方向のデータ転送が可能な場合も同様である。この
制御信号＊ＲＡＳの降下エッジにおける制御信号＊ＤＴ
／＊ＯＥの状態に応答して図１４に示す判定回路１２３
がデータ転送を指示されたと判定し、転送信号発生回路
１２４を活性化する。

【００３３】ＲＡＭポートにおいては、この制御信号＊
ＲＡＳの立下がりに応答して、外部からのアドレスＡ０
〜Ａｎに従ってまずアドレスバッファ回路７から内部行
アドレスが発生されローデコーダ２へ与えられる（図１
２参照）。このローデコーダ２のデコード動作により対
応のワード線上に行選択信号ＷＬが伝達され、選択され
たワード線の電位が“Ｈ”に立上がる。この選択された
ワード線に接続される１行のメモリセルのメモリトラン
ジスタＴＲ０がオン状態となりメモリキャパシタＣ０に
格納されていた情報が対応のビット線対上へ伝達される
。各ビット線対４１は一方のビット線のみがメモリセル
からの記憶情報を受け、他方のビット線は所定のプリチ
ャージ電位に保持されている。ここで、図には示してい
ないが、プリチャージ手段により通常ビット線対４１の
各ビット線ＢＬ，＊ＢＬは動作電源電位Ｖｃｃの半分、
Ｖｃｃ／２の電位にプリチャージされている。これによ
り各ビット線対４１において記憶データに応じた電位差
が表われる。図１５においては、各ビット線対４１にお
いてメモリセルのデータが“０”および“１”が読出さ
れた場合の信号波形を合わせて示している。

【００３４】行選択信号ＷＬが立上がって所定時間経過
した後、図１２に示す制御信号発生回路８からセンスア
ンプ活性化信号Ｓが発生される。センスアンプ回路５２
はこのセンスアンプ活性化信号Ｓに応答して活性化され
て対応のビット線対４１上の微小な電位差を高速で増幅
する。次いで、外部からの制御信号＊ＣＡＳが立下がり
、アドレスバッファ回路７（図１２参照）から内部列ア
ドレスが発生されコラムデコーダ３へ与えられる。コラ
ムデコーダ３はこの内部列アドレスをデコードし列選択
信号Ｙｊを発生する。この列選択信号Ｙｊに応答して１
つのＲＡＭ列選択ゲート５１がオン状態となり、関連の
ビット線対をＲＡＭ内部共通データバス６０へ接続する
。ＲＡＭ内部共通データバス６０は負荷容量を有してい
るため、この選択ビット線対とＲＡＭ内部共通データバ
ス６０との接続のとき、選択ビット線対の電位は少し減
衰する。

【００３５】次いで、図１４に示すバッファ回路１２１
からの内部制御信号＊ＤＴ／＊ＯＥが“Ｌ”から“Ｈ”
へ立上がると、転送信号発生回路１２４は所定のパルス
幅を有する転送指示信号ＸＦを発生する。これにより、
転送回路１０に含まれる転送ゲート７０がオン状態とな
り、各ビット線対４１を対応のデータレジスタ１１０へ
接続する。このとき、センスアンプ回路５２のラッチ能
力がデータレジスタ１１０のラッチ能力よりも大きけれ
ばランダム・アクセス・メモリセルアレイ１における選
択された１行のメモリセルのデータがシリアルメモリセ
ルアレイ１１の各データレジスタ１１０へ伝達される。転送指示信号ＸＦがオン状態となったとき各ビット線対
４１は対応のデータレジスタ１１０へ接続されるが、こ
のとき、対応のデータレジスタ１１０の負荷容量により
、各ビット線対４１の電位も少し減衰する。

【００３６】上述の動作によりＲＡＭポートからＳＡＭ
ポートへのデータ転送が完了する。このシリアルメモリ
セルアレイ１１へ格納されたデータは、シリアルセレク
タ１２からの選択信号により順次読出すことができる。このＳＡＭポートからのデータの読出は、ＲＡＭポート
へのアクセスと異なり、信号＊ＲＡＳおよび信号＊ＣＡ
Ｓのトグルを必要としないため、そのアクセスタイムお
よびサイクルタイムはともに３０ナノ秒程度であり、ア
クセスタイムが約２００ナノ秒である標準ＤＲＡＭに比
べて高速でデータを出力することができる。またＲＡＭ
ポートへのアクセス中においてもＳＡＭポートから全く
非同期にデータを読出すことができるので、連続して高
速でデータを読出すことが可能となり上述のごとく画像
処理用途に幅広く利用されている。

【００３７】

【発明が解決しようとする課題】ＲＡＭポートからＳＡ
Ｍポートへデータを転送する場合、図１５に示すように
ビット線対の電位が、内部データバス６０への接続時（
時刻ｔ１）およびデータレジスタ１１０への接続時（時
刻ｔ２）において減衰し、各ビット線対の電位が不安定
になるという問題が生じる。

【００３８】転送指示信号ＸＦは、外部からの制御信号
＊ＤＴ／＊ＯＥの立上りに応答して発生される。列選択
信号Ｙｊの発生タイミングは、外部からの制御信号＊Ｃ
ＡＳにより決定される。転送指示信号ＸＦと列選択信号
Ｙｊとは互いに独立に別経路で発生されるため、図１５
において破線で示すように列選択信号Ｙｊの発生時点ｔ
１において転送指示信号ＸＦが発生されることも考えら
れる。この場合、ビット線対のデータの減衰が最大とな
り、このビット線対に読出されたメモリセルデータが反
転してしまうという問題が生じる。

【００３９】また、製造パラメータのばらつきによりＲ
ＡＭ共通データバス６０の負荷容量、データレジスタ１
１０の負荷の大きさにばらつきが生じ、したがって、各
ビット線対に生じる読出データの減衰量は製品ごとに異
なる。通常、最悪ケースを見越して、この列選択信号Ｙ
ｊと転送指示信号ＸＦの発生タイミングに対しマージン
が設定される。このようなタイミング制限は、システム
設計における１つの複雑さをもたらす原因となる。また
、最悪ケースを見込んで、このタイミング制限を設定す
るため、読出されたメモリセルデータの減衰が小さなデ
ュアルポートＲＡＭにおいては不必要にデータ転送開始
タイミングが遅らされることになり、高速でデータ転送
を行なうことができなくなるという欠点が生じる。

【００４０】それゆえ、この発明の目的は上述の従来の
半導体記憶装置の有する欠点を除去し、何らタイミング
制限を設ける必要がなく、またＲＡＭポートにおける読
出されたメモリセルデータの反転を伴なうことなく確実
に高速でＲＡＭポートからＳＡＭポートへデータを転送
することのできる半導体記憶装置を提供することである
。

【００４１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、ランダム・アクセス・メモリセルアレイ内に
余分に設けられるダミー列線を含む。このダミー列線に
は予め定められた情報が伝達される。この発明に係る半
導体記憶装置はさらに、転送指示信号とセンスアンプ活
性化信号とダミー列線上の信号電位とに応答して、転送
回路を活性化するための転送信号を発生する回路を含む
。

【００４２】

【作用】転送回路は転送信号に応答して活性化され、ラ
ンダム・アクセス・メモリセルアレイの各列線上のデー
タを対応のデータレジスタへ伝達する。転送信号はセン
スアンプ活性化信号およびダミー列線上の信号にも応答
して発生される。したがって、この転送信号はダミー列
線上に情報が伝達されてその信号電位が確定し安定状態
となったときにのみ発生される。ダミー列線上の電位変
化はランダム・アクセス・メモリセルアレイ内の各列の
信号電位の変化をシミュレートしている。すなわち、ラ
ンダム・アクセス・メモリセルアレイ内の各列の信号電
位が不安定なときにはたとえ転送指示信号が転送を指示
している状態であっても転送信号は発生されない。これ
により、転送指示信号に対し複雑なタイミング制限を設
けることなくデータの転送を確実にかつ最適のタイミン
グで行なうことが可能となる。

【００４３】

【発明の実施例】図１はこの発明の一実施例である半導
体記憶装置の要部の構成を示す図である。図１において
、図１３に示す従来の半導体記憶装置の構成要素と対応
する部分には同一の参照番号を付し、その説明は省略す
る。

【００４４】図１において、半導体記憶装置は、ランダ
ム・アクセス・メモリセルアレイ１に、新たに設けられ
るダミー列線４１０と、外部からの制御信号＊ＤＴ／＊
ＯＥおよび＊ＲＡＳと、センスアンプ活性化信号Ｓの反
転信号＊Ｓと、ダミー列線４１０上の信号電位とに応答
して転送信号ＸＦを発生する転送制御回路３００を含む
。ダミー列線４１０は、１対のダミービット線ＤＢＬお
よび＊ＤＢＬを含む。以下このダミー列線をダミービッ
ト線対と称す。ダミービット線対４１０には予め定めら
れた論理のデータを固定的に記憶するダミーメモリセル
４２０が接続される。図１においては２個のダミーセル
４２０ａおよび４２０ｂを示す。ダミーセル４２０ａは
その記憶データをダミービット線ＤＢＬへ伝達し、ダミ
ーセル４２０ｂはその記憶データをダミービット線＊Ｄ
ＢＬへ伝達する。各ダミーセル４２０ａおよび４２０ｂ
は、ダミービット線ＤＢＬへ常に一定の論理データが伝
達されるように互いに論理の異なるデータを記憶する。たとえば、ダミーセル４２０ａは論理“１”のデータを
記憶し、ダミーセル４２０ｂは論理“０”のデータを記
憶する。これにより、ダミービット線ＤＢＬへは常に論
理“１”のデータが伝達される。

【００４５】ダミービット線対４１０には、センスアン
プ活性化信号Ｓに応答して活性化され、このダミービッ
ト線対上の信号電位を検知し増幅するセンスアンプ回路
５２０と、ダミー列選択信号Ｙに応答してこのダミービ
ット線対４１０をダミー内部共通データバス６５０へ接
続するダミーＩ／Ｏゲート５１０が設けられる。センス
アンプ回路５２０はセンスアンプ回路５２と同様の構成
を備え、ダミービット線ＤＢＬおよび＊ＤＢＬの信号電
位を差動的に増幅し、ラッチする。ダミー内部共通デー
タバス６５０は内部共通データバス６０と同様の負荷容
量を備え、かつこの内部データバス６０と分離されてい
る。このダミー内部共通データバス６５０はダミーデー
タを書込むためのダミーデータ書込回路（これについて
は後に説明する）へ接続され、データ読出時等において
はフローティング状態にされる。ダミー列選択信号Ｙは
コラムデコーダ３（図１２参照）から発生される列選択
信号Ｙｊと同一のタイミングで発生される信号であり、
かつ常時選択状態を示す信号である。これにより、ラン
ダム・アクセス・メモリセルアレイ１内においてメモリ
セルの選択動作が行なわれたとき、ダミービット線対４
１０においてビット線対４１における信号電位の変化と
同様の電位変化が生じる。ただし、ダミービット線ＤＢ
Ｌへは常に同一の論理値のデータが伝達され、またその
電位変化速度も遅い。

【００４６】転送制御回路３００は、外部からの制御信
号＊ＤＴ／＊ＯＥおよび＊ＲＡＳに応答して、内部転送
指示信号＊ＤＴを発生する転送指示信号発生回路３１０
と、内部転送指示信号＊ＤＴとセンスアンプ活性化信号
＊Ｓとダミービット線ＤＢＬ上の信号電位とに応答して
ランダム・アクセス・メモリセルアレイ１からシリアル
メモリセルアレイ１１へデータ転送を行なうことが可能
か否かを判別する転送可否判別回路３０１と、転送可否
判別回路３０１からの出力信号に応答して転送信号ＸＦ
を発生する転送信号発生回路３０２を含む。

【００４７】内部転送指示信号発生回路３１０は、外部
からの制御信号＊ＤＴ／＊ＯＥおよび＊ＲＡＳに応答し
て転送モードが指定されたか否かを判別する転送モード
判別回路３１１と、転送モード判別回路３１１からの判
別信号と外部からの制御信号＊ＤＴ／＊ＯＥに応答して
内部転送指示信号＊ＤＴを発生する伝達回路３１２を含
む。

【００４８】転送モード判別回路３１１はたとえばＤ型
フリップフロップにより構成される。このＤ型フリップ
フロップは外部制御信号＊ＤＴ／＊ＯＥを受けるＤ入力
と、外部制御信号＊ＲＡＳを受けるクロック入力ＣＬと
、外部制御信号＊ＲＡＳを受けるリセット入力ＲＥと、
出力Ｑを含む。このＤ型フリップフロップ３１１は、外
部制御信号＊ＲＡＳの降下エッジでそのＤ入力へ与えら
れた信号を取込みかつそのＱ出力から出力する。またこの転送モード判別回路３１１は、外部制御信号＊
ＲＡＳの立上りエッジでそのＱ出力がリセットされ、そ
のＱ出力を“１”に設定する。このリセット時Ｑ出力を
“１”に設定する構成は通常のＤ型フリップフロップと
異なっているが、これは単にリセット入力ＲＥに与えら
れた信号に応答してＱ出力を正電源へ接続する構成を設
ければ容易に実現することができる。またこの転送モー
ド判別回路３１１に用いられる回路構成としてはＤ型フ
リップフロップに限定されず、他の同期式のフリップフ
ロップを用いてもよく、またラッチ回路を用いてもよい
。転送モード判別回路３１１は、外部制御信号＊ＲＡＳ
の降下エッジで外部制御信号＊ＤＴ／＊ＯＥが“Ｌ”の
とき転送モードが指定されたと判別する回路構成であれ
ばいずれの回路構成であってもよい。

【００４９】伝達回路３１２は、この転送モード判別回
路３１１の出力に応答して外部制御信号＊ＤＴ／＊ＯＥ
を通過させる双方向トランスミッションゲートを備える
。この双方向トランスミッションゲートはｎチャネルＭ
ＯＳトランジスタＮＭとｐチャネルＭＯＳトランジスタ
ＰＭとを含む。ｎチャネルＭＯＳトランジスタＮＭのゲ
ートへ、転送モード判別回路３１１のＱ出力がインバー
タＩＶ１を介して与えられる。ｐチャネルＭＯＳトラン
ジスタＰＭのゲートへは転送モード判別回路３１１のＱ
出力が与えられる。次に動作についてその動作波形図で
ある図２を参照して説明する。

【００５０】時刻Ｔ１において、外部制御信号＊ＤＴ／
＊ＯＥが“Ｌ”に立下げられる。このとき外部制御信号
＊ＲＡＳはまだ“Ｈ”である。外部制御信号＊ＲＡＳが
時刻Ｔ２において立下がると、この立下がりに応答して
転送モード判別回路３１１はそのとき外部制御信号＊Ｄ
Ｔ／＊ＯＥが“Ｌ”であるため、その出力Ｑを“Ｌ”に
立下げる。これに応答して伝達回路３１２が導通状態と
なり、外部制御信号＊ＤＴ／＊ＯＥを通過させ内部転送
指示信号＊ＤＴを発生する。

【００５１】ランダム・アクセス・メモリセルアレイ１
内においては、この外部制御信号＊ＲＡＳの立下がりに
応答して外部からのアドレスに応答して行選択動作が行
なわれ、１本のワード線が選択され、選択されたワード
線４０上へワード線駆動信号ＷＬが伝達される。このワ
ード線４０はダミービット線対４１０に対しても延在し
ている。選択ワード線上へワード線駆動信号ＷＬが伝達
されることにより、各ビット線対４１におけるビット線
の電位が変化する。このとき、メモリセルデータが伝達
されるビット線の電位がその伝達されたデータの論理値
に応じて変化し、他方のビット線はプリチャージ電位を
保持する。このときダミービット線対４１０においても
同様にダミーメモリセルの選択が行なわれ、その信号電
位が変化する。今ダミーメモリセル４２０ａは選択され
た場合を考える。

【００５２】ダミーメモリセル４２０ａが論理“１”を
記憶している。このときダミービット線ＤＢＬの信号電
位はそのプリチャージ電位（Ｖｃｃ／２）から少し上昇
する。このダミービット線ＤＢＬおよび＊ＤＢＬは、メ
モリセルアレイ１からさらに転送制御回路３００まで延
びており、その負荷容量はビット線対４１の各ビット線
ＢＬおよび＊ＢＬのそれよりも大きい。このため、この
ダミービット線ＤＢＬにおける信号電位の変化は他のビ
ット線ＢＬ，＊ＢＬよりも遅れるかまたは緩やかに生じ
ることになる。

【００５３】時刻Ｔ３において外部制御信号＊ＤＴ／＊
ＯＥが“Ｈ”に立上り、内部転送指示信号＊ＤＴも同様
に“Ｈ”へ立上がる。このとき、まだセンスアンプ活性
化信号Ｓ，＊Ｓは活性状態となっていないため、転送可
否判別回路３０１はまだ転送は不可能であるとして判断
して転送信号発生回路３０２の信号発生動作を禁止する
。

【００５４】時刻Ｔ４においてセンスアンプ活性化信号
Ｓが“Ｈ”に立上り、センスアンプ回路５２および５２
０を活性化する。それにより各ビット線対４１上の信号
電位はそれぞれそこに接続されるメモリセルのデータに
応じて“１”および“０”に変化する。このとき、また
ダミービット線ＤＢＬにおいてもセンスアンプ回路５２
０によりその電位が“Ｈ”へ立上がる。しかしながらこ
のときまた同様にダミービット線ＤＢＬの負荷容量が大
きいためその信号電位の立上りは他のビット線対４１に
おけるものよりも遅いかまたは緩やかとなる。

【００５５】このセンスアンプ活性化信号Ｓが“Ｈ”に
立上り、信号＊Ｓが“Ｌ”に立下がると、まだこの時点
においてはダミービット線ＤＢＬの信号電位は十分に上
昇していないため、転送可否判別回路３０１の出力ノー
ドＢの電位は転送準備状態を示す“Ｈ”に立上がる。次
いで、このダミービット線ＤＢＬの電位がセンスアンプ
回路５２０の動作により十分な“Ｈ”のレベルに立上が
るとこの転送可否判別回路３０１の出力は転送可能であ
ることを示すためにその出力ノードＢの電位を“Ｌ”に
立下げる。

【００５６】時刻Ｔ５において、この転送可否判別回路
３０１からの転送可能信号に応答して、転送信号発生回
路３０２は予め定められたパルス幅を有する転送信号Ｘ
Ｆを発生して転送回路１０へ与える。これにより転送ゲ
ート７０が導通状態となり、すでに確定状態となってい
る各ビット線対４１上のデータを対応のデータレジスタ
１１１上へ伝達する。

【００５７】内部転送指示信号＊ＤＴに課されるタイミ
ング制限は単にその立上がりタイミング（時刻Ｔ３）が
センスアンプ活性化信号Ｓ（＊Ｓ）が立上がる（立下が
る）時刻Ｔ４より前であるということだけである。ワー
ド線駆動信号ＷＬの立上がるタイミングは制御信号＊Ｒ
ＡＳの立下がるタイミング（時刻Ｔ２）により決定され
る）。ワード線駆動信号ＷＬの立上がりは常にセンスア
ンプ活性化信号Ｓ（＊Ｓ）の活性化よりも先に行なわれ
る。内部転送指示信号＊ＤＴとワード線駆動信号ＷＬと
の間にはその活性化タイミングに関し相互依存関係は特
に存在しない。

【００５８】列選択信号Ｙｊは時刻Ｔ４と時刻Ｔ５との
間に発生される。このとき同時にダミー列選択信号Ｙも
発生される。ここで、「発生」は「活性化」の意味で用
いている。ダミービット線ＤＢＬの電位変化が転送可否
判別回路３０１へ伝達される速度はビット線対４１にお
ける信号電位の変化速度よりも遅い。したがって、ダミ
ービット線ＤＢＬの信号電位が“Ｈ”に確定したときに
はビット線対４１における電位も“１”または“０”に
確定している。ここで論理“１”は電位“Ｈ”に対応さ
せ、論理“０”は、“Ｌ”に対応させている。

【００５９】列選択信号Ｙｊとダミー列選択信号Ｙとは
同一のタイミングで発生されている。Ｉ／Ｏバスへの接
続によりビット線対４１において信号電位（データ）の
減衰が生じた場合、ダミービット線ＤＢＬの信号電位が
まだ十分に“Ｈ”に立上がっていないときにダミー列選
択信号Ｙが発生されることもある。しかしながら、この
ダミー内部共通データバス６５０は、明確に図面は示し
ていないが各ビット線対のプリチャージ電位と同様の電
位にプリチャージされており、このプリチャージ電位で
フローティング状態とされている。したがって、センス
アンプ回路５２０に対してはその負荷容量が大きくなる
だけであり、信号の減衰が生じたとしても、その信号減
衰の度合はそのセンスアンプ回路５２０におけるセンス
動作速度を遅くする程度であり、そのセンスデータを反
転するなどの悪影響は何ら及ぼすことはない。

【００６０】したがって、この図１に示す構成によれば
、ビット線対４１において、内部共通データバス線６０
への接続が生じ、その信号の減衰が生じた後再び十分な
“Ｈ”および“Ｌ”の安定状態となったときに転送信号
ＸＦが発生されるため、転送信号ＸＦと列選択信号Ｙｊ
との同時発生等は確実に防止することができる。

【００６１】また同時に、ダミービット線ＤＢＬにおい
てセンス動作速度を遅くすることにより、このダミービ
ット線ＤＢＬの電位が確定したときにはすでに各ビット
線対４１の信号電位も安定し確定状態となっており、各
ビット線対４１においてそのセンス動作中に転送信号Ｘ
Ｆが発生されることはない。

【００６２】またさらに、上述の構成と異なり、たとえ
ダミービット線ＤＢＬの信号電位の確定後列選択信号の
発生によりその電位が不安定となっても、その減衰が大
きければ転送指示信号＊ＤＴの発生が一旦中止され再度
電位安定時に信号＊ＤＴが発生されるので確実なデータ
転送が行なわれる。これにより、安定な確定状態のデー
タをランダム・アクセス・メモリセルアレイ１からシリ
アルメモリセル１１へ転送することが可能となる。

【００６３】ダミービット線ＤＢＬ，＊ＤＢＬの負荷容
量および抵抗は各ビット線対４１のビット線ＢＬ，＊Ｂ
Ｌよりも大きくされており、その信号伝達速度は遅いと
している。この場合、ダミーメモリセル４２０ａおよび
４２０ｂのサイズが他のメモリセル４２と同様であれば
、十分な読出電圧を対応のビット線上へ伝達することが
できずセンスアンプ回路５２０が誤動作する場合が生じ
ることも考えられる。

【００６４】しかしながら、この場合、単にダミーメモ
リセル４２０ａおよび４２０ｂのサイズを大きくしてお
けば、十分な大きさの読出電圧を得ることができる。こ
れは、通常このビット線に伝達される読出電圧（選択メ
モリセルからのデータ伝達により生じる対応のビット線
の電位変化量）は、ビット線の容量とメモリセルキャパ
シタの容量との比により決定されるからである。次に、
転送制御回路３００の具体的構成について説明する。

【００６５】図３は図１に示す転送制御回路３００の具
体的構成の一例を示す図である。図３において、転送可
否判別回路３０１は、センスアンプ活性化信号Ｓの反転
信号＊Ｓに応答してオン状態となり動作電源電位Ｖｃｃ
を伝達するｐチャネルＭＯＳトランジスタＰＴ３と、内
部データ転送指示信号＊ＤＴをそのゲートに受け、ｐチ
ャネルＭＯＳトランジスタＰＴ３からの電圧信号をノー
ドＢへ伝達するｐチャネルＭＯＳトランジスタＰＴ１と
、ダミービット線ＤＢＬ上の信号をそのゲートに受け、
ｐチャネルＭＯＳトランジスタＰＴ３からの電圧信号を
ノードＢへ伝達するｐチャネルＭＯＳトランジスタＰＴ
２と、反転センスアンプ活性化信号＊Ｓに応答してノー
ドＢをたとえば接地電位である電位Ｖｓｓへ放電するｎ
チャネルＭＯＳトランジスタＮＴ３と、内部データ転送
指示信号＊ＤＴに応答してノードＢとノードＦとを電気
的に接続するｎチャネルＭＯＳトランジスタＮＴ１と、
ダミービット線ＤＢＬ上の信号電位に応答してノードＦ
を電位Ｖｓｓに放電するｎチャネルＭＯＳトランジスタ
ＮＴ２を含む。

【００６６】転送信号発生回路３０２は、転送可否判別
回路３０１からの出力信号（ノードＢ電位）を予め定め
られた時間遅延してかつ反転して出力する遅延反転回路
ＤＬと、遅延反転回路ＤＬの出力信号と転送可否判別回
路３０１の出力信号をノードＢを介して受けるゲート回
路Ｇ１を含む。遅延反転回路ＤＬは３段の縦続接続され
たインバータ回路ＩＶ１０、ＩＶ１１、およびＩＶ１２
を含む。ゲート回路Ｇ１はその両入力に与えられた信号
がともに“Ｌ”となったときに転送信号ＸＦを発生する
。次に、この図３に示す転送制御回路の動作を図２に示
す動作波形図を参照して説明する。

【００６７】内部データ転送指示信号＊ＤＴが“Ｈ”の
時刻Ｔ２以前においては、トランジスタＰＴ１がオフ状
態、トランジスタＮＴ１がオン状態にある。ダミービッ
ト線ＤＢＬは、Ｖｃｃ／２レベルのプリチャージ電位に
保持されている。これにより、トランジスタＰＴ２は浅
いオンまたはオフ状態、トランジスタＮＴ２は浅いオン
状態にある。反転センスアンプ活性化信号＊Ｓは“Ｈ”
にあり、トランジスタＰＴ３はオフ状態、トランジスタ
ＮＴ３はオン状態にある。ノードＢは、トランジスタＮ
Ｔ３により電位Ｖｓｓの“Ｌ”レベルに維持される。一
方、反転遅延回路ＤＬの出力信号は“Ｈ”であり、した
がって、ゲート回路Ｇ１からの出力信号すなわち転送信
号ＸＦは“Ｌ”にある。

【００６８】時刻Ｔ２において内部転送指示信号＊ＤＴ
が“Ｌ”に立下がると、トランジスタＰＴ１がオン状態
、トランジスタＮＴ１がオフ状態となる。このとき、ま
だセンスアンプ活性化信号Ｓは発生されていないため、
反転センスアンプ活性化信号＊Ｓは“Ｈ”にあり、トラ
ンジスタＰＴ３はオフ状態、トランジスタＮＴ３はオン
状態にある。ノードＢはトランジスタＮＴ３により電位
Ｖｓｓレベルに保持される。したがって、このときまだ
転送信号ＸＦは“Ｌ”にある。

【００６９】時刻Ｔ３において内部データ転送指示信号
＊ＤＴが“Ｈ”に立上がると、トランジスタＰＴ１がオ
フ状態、トランジスタＮＴ１がオン状態となる。反転セ
ンスアンプ活性化信号＊Ｓは依然“Ｈ”レベルにあり、
ノードＢはまだ“Ｌ”に維持される。

【００７０】時刻Ｔ４においてランダム・アクセス・メ
モリセルアレイ１における行選択動作の後センス動作が
開始される。反転センスアンプ活性化信号＊Ｓが“Ｌ”
に立下がる。これにより、トランジスタＰＴ３がオン状
態、トランジスタＮＴ３がオフ状態となる。ダミービッ
ト線ＤＢＬの電位は、センスアンプ回路５２０のセンス
動作により微小に上昇する。このトランジスタＰＴ２の
しきい値電圧はたとえば３．５Ｖ〜４．２Ｖに設定され
ており、トランジスタＮＴ２のしきい値電圧はたとえば
１．０ないし１．５Ｖに設定されている。トランジスタ
ＰＴ３のオン状態に応答して、トランジスタＰＴ３およ
びトランジスタＰＴ２の経路を介してノードＢが電源電
位Ｖｃｃレベルの“Ｈ”に充電される。

【００７１】ワード線選択動作完了後のダミービット線
ＤＢＬの電位はプリチャージレベルのＶｃｃ／２より少
し上昇する。この状態では、トランジスタＮＴ２は浅い
オン状態にあり、トランジスタＰＴ３およびＰＴ２から
トランジスタＮＴ１およびＮＴ２の経路を介してごくわ
ずかであるが貫通電流が流れる。しかし、トランジスタ
ＰＴ３およびＰＴ２の電流供給能力がこの状態における
トランジスタＮＴ１およびＮＴ２のそれよりも大きくさ
れておれば、ノードＢの電位は高速で“Ｈ”に充電され
る。これは各トランジスタのサイズ（ゲート幅）を調整
することにより実現することができる。ノードＢの電位
が“Ｈ”に立上がっても、ゲート回路Ｇ１はその入力に
“Ｈ”の信号を受けるため、転送信号ＸＦは依然“Ｌ”
である。

【００７２】ランダム・アクセス・メモリセルアレイ１
におけるセンス動作完了後、時刻Ｔ５においてダミービ
ット線ＤＢＬの電位が遅れて“Ｈ”へ立上がる。ダミー
ビット線ＤＢＬの電位がＶｃｃレベルの“Ｈ”に安定す
ると、トランジスタＰＴ２がオフ状態、トランジスタＮ
Ｔ２が完全にオン状態となる。ノードＢはトランジスタ
ＮＴ１およびＮＴ２を介して電位Ｖｓｓの“Ｌ”レベル
へ放電される。

【００７３】遅延反転回路ＤＬはノードＢの信号電位を
所定時間遅延させかつ反転させてゲート回路Ｇ１へ伝達
している。時刻Ｔ５においてノードＢの電位が“Ｌ”へ
立下がったとき、まだ反転遅延回路ＤＬの出力信号は“
Ｈ”である。したがってゲート回路Ｇ１からの転送信号
ＸＦが“Ｈ”に立上がる。所定時間経過後、遅延反転回
路ＤＬの出力信号がノードＢの信号電位に応答して“Ｌ
”から“Ｈ”へ変化すると、ゲート回路Ｇ１からの出力
信号すなわち転送信号ＸＦは“Ｌ”となる。転送信号Ｘ
Ｆのパルス幅はこの遅延回路ＤＬの遅延時間により決定
される。

【００７４】上述のように、ダミービット線ＤＢＬの信
号電位変化速度をメモリセルアレイ１内におけるビット
線４１の電位変化速度よりも遅くすることにより、列選
択信号Ｙｊ発生後にこのダミービット線ＤＢＬの電位を
“Ｈ”に確定することができる。仮に、ノードＢの電位
が“Ｈ”へ立上がった時点において、ダミービット線Ｄ
ＢＬの電位が不安定な状態となった（列選択信号発生に
よる）としても、その場合トランジスタＰＴ２がオン状
態となり、ノードＢの電位を“Ｈ”に充電するため、転
送信号ＸＦの発生は禁止される。この構成により、確実
に、各メモリセルアレイ１内における各ビット線対の電
位が確定した状態においてのみ転送信号ＸＦを発生する
ことができる。

【００７５】この構成においては、単に外部からの転送
指示信号＊ＤＴ／＊ＯＥはセンスアンプ活性化信号Ｓが
発生されるよりも先に“Ｈ”に立上げることを要求され
るだけであり、それ以外のタイミング制限は何ら受ける
ことなく、たとえ製造パラメータのばらつきなどにより
ノイズレベルすなわち信号電位の減衰レベルが装置ごと
にばらついたとしても、各装置におけるノイズに応じて
転送信号ＸＦを確実に、複雑なタイミング制御を外部か
ら与えることなく内部で自動的に発生することができる
。

【００７６】図４は、転送制御回路の他の構成例を示す
図である。図４において、転送可否判別回路３０１は、
ダミービット線＊ＤＢＬ上の電位が確定したか否かを判
別する電位検出回路３２９と、電位検出回路３２９の出
力信号をラッチするラッチ回路３３０と、内部データ転
送指示信号＊ＤＴを反転するインバータ回路ＩＶ２０と
、インバータ回路ＩＶ２０の出力とラッチ回路３３０の
出力とを受けるゲート回路Ｇ１０を含む。

【００７７】電位検出回路３２９は、動作電源電位Ｖｃ
ｃと電位Ｖｓｓとの間に縦列接続されるｐチャネルＭＯ
ＳトランジスタＰＴ１０およびＰＴ１１ならびにｎチャ
ネルＭＯＳトランジスタＮＴ１１およびＮＴ１２を含む
。ｐチャネルＭＯＳトランジスタＰＴ１０はそのゲート
に反転センスアンプ活性化信号＊Ｓを受ける。ｐチャネ
ルＭＯＳトランジスタＰＴ１１はそのゲートに相補ダミ
ービット線＊ＤＢＬ上の電位を受ける。ｎチャネルＭＯ
ＳトランジスタＮＴ１１はそのゲートに相補ダミービッ
ト線＊ＤＢＬ上の電位を受ける。ｎチャネルＭＯＳトラ
ンジスタＮＴ１２はそのゲートにセンスアンプ活性化信
号Ｓを受ける。

【００７８】ラッチ回路３３０は、電源電位Ｖｃｃと電
位Ｖｓｓとの間に相補接続されたｐチャネルＭＯＳトラ
ンジスタＰＴ２０とｎチャネルＭＯＳトランジスタＮＴ
２１と、電源電位Ｖｃｃと電位Ｖｓｓとの間に相補接続
されたｐチャネルＭＯＳトランジスタＰＴ２１とｎチャ
ネルＭＯＳトランジスタＮＴ２２を含む。トランジスタ
ＰＴ２０およびＮＴ２１のゲートはともに出力ノードＮ
Ｂに接続される。トランジスタＰＴ２１およびＮＴ２２
のゲートはともに入力ノードＮＡに接続される。ラッチ
回路３３０の出力ノードＮＢをリセットするために、そ
のゲートにイコライズ信号ＥＱを受けるｎチャネルＭＯ
ＳトランジスタＮＴ２０が、ｎチャネルＭＯＳトランジ
スタＮＴ２１と並列に設けられる。

【００７９】イコライズ信号ＥＱは各ビット線対４１（
図１参照）およびダミービット線対４１０を中間電位Ｖ
ｃｃ／２のレベルにイコライズするための信号である。すなわち、半導体記憶装置がスタンバイ状態のとき（外
部制御信号＊ＲＡＳが“Ｈ”のとき）、各ビット線対の
ビット線ＢＬと相補ビット線＊ＢＬとは電気的に短絡さ
れて同一電位に保持される。このため、各ビット線対に
おいてはイコライズ信号ＥＱに応答してオン状態となり
、ビット線ＢＬと相補ビット線＊ＢＬとを電気的に短絡
するイコライズトランジスタが設けられている。このイ
コライズトランジスタＥＱＴをダミービット線対４１０
にも設ける。イコライズトランジスタＥＱＴを設けるこ
とにより、各ビット線ＢＬ，＊ＢＬ，ＤＢＬおよび＊Ｄ
ＢＬは確実に中間電位Ｖｃｃ／２のレベルにイコライズ
される。このとき、スタンバイ時における各ビット線電
位のリークを防止するために中間電位Ｖｃｃ／２を各ビ
ット線へ伝達するプリチャージ回路が設けられていても
よい。このイコライズ信号ＥＱは図１３に示す制御信号
発生回路８から外部制御信号＊ＲＡＳに応答して発生さ
れる。

【００８０】転送信号発生回路３０２は、転送可否判別
回路３０１からの出力信号を受けて予め定められた時間
遅延させかつ反転させて出力する遅延反転回路ＤＬと、
遅延反転回路ＤＬ出力と転送可否判別回路３０１からの
出力信号とを受けるゲート回路Ｇ２０と、ゲート回路Ｇ
２０の出力を反転して出力するインバータ回路ＩＶ３０
を含む。インバータ回路ＩＶ３０から転送信号ＸＦが発
生される。ゲート回路Ｇ２０はその両入力がともに“Ｈ
”となったときにのみ“Ｌ”の信号を発生する。次にそ
の動作について動作波形図である図５を参照して説明す
る。

【００８１】外部制御信号＊ＲＡＳが“Ｈ”の間イコラ
イズ信号ＥＱは“Ｈ”にある。これにより、ダミービッ
ト線ＤＢＬおよび＊ＤＢＬは中間電位Ｖｃｃ／２の電位
にイコライズされる。ラッチ回路３３０に含まれるトラ
ンジスタＮＴ２０はイコライズ信号ＥＱに応答してオン
状態にあり、ノードＮＡを電位Ｖｓｓレベルの“Ｌ”に
維持する。したがって、トランジスタＰＴ２１がオン状
態、トランジスタＮＴ２２がオフ状態であり、ノードＮ
Ｂの電位は“Ｌ”となる。このとき、まだ内部データ転
送指示信号＊ＤＴは“Ｈ”にあり、インバータ回路ＩＶ
２０の出力が“Ｌ”にある。

【００８２】ゲート回路Ｇ１０はノードＮＢの電位が“
Ｈ”のため、“Ｌ”の信号を出力する。遅延反転回路Ｄ
Ｌはゲート回路Ｇ１０の出力を反転してゲート回路Ｇ２
０へ与える。ゲート回路Ｇ２０の他方入力へはゲート回
路Ｇ１０の出力信号が与えられている。これにより、ゲ
ート回路Ｇ２０の出力信号は“Ｈ”となる。インバータ
回路ＩＶ３０からは、したがって、“Ｌ”の出力信号す
なわち転送信号ＸＦが出力される。

【００８３】外部制御信号＊ＲＡＳが“Ｌ”に立下がる
と、イコライズ信号ＥＱが“Ｌ”に立下がる。これに応
答して、イコライズトランジスタＥＱＴがオフ状態とな
り、ダミービット線ＤＢＬおよび＊ＤＢＬは中間電位Ｖ
ｃｃ／２のフローティング状態となる。このときまだセ
ンスアンプ活性化信号＊ＳおよびＳは発生されていない
ため、ノードＮＡの電位は依然“Ｌ”の状態にある。し
たがって、この内部制御信号＊ＲＡＳの降下エッジで内
部データ転送指示信号＊ＤＴが“Ｌ”に設定されていて
も、ゲート回路Ｇ１０の出力は依然“Ｌ”のままであり
、応じて転送信号ＸＦも“Ｌ”のままである。

【００８４】外部制御信号＊ＲＡＳの立下がりに応答し
てランダム・アクセス・メモリセルアレイ１において行
選択動作が行なわれる。ダミービット線ＤＢＬおよび＊
ＤＢＬの信号電位が選択されたダミーメモリセルに応じ
て変化する。ここで、ダミービット線ＤＢＬには論理“
１”のデータが伝達され、相補ダミービット線＊ＤＢＬ
上には論理“０”のデータが伝達される。選択されたメ
モリセルがこのダミービット線ＤＢＬおよび＊ＤＢＬの
いずれに接続されているかによりダミービット線ＤＢＬ
および＊ＤＢＬに表われる電位は変化する。ダミービッ
ト線ＤＢＬの電位はプリチャージ電位Ｖｃｃ／２かまた
はそれより少し上昇する。相補ダミービット線＊ＤＢＬ
は中間電位Ｖｃｃ／２を維持するかまたはそれより少し
低下する。このとき、トランジスタＰＴ１１およびＮＴ
１１はともに浅いオン状態にあるが、まだセンスアンプ
活性化信号Ｓおよび＊Ｓは発生されていないため、ノー
ドＮＡの電位は依然変化せず、“Ｌ”を維持している。

【００８５】ワード線選択動作が完了した後、センスア
ンプ活性化信号Ｓが“Ｈ”に、反転センスアンプ活性化
信号＊Ｓが“Ｌ”に立下がる。これにより電位検出回路
３２９が活性化される。このとき、トランジスタＰＴ１
０、ＰＴ１１、ＮＴ１１およびＮＴ１２を介してごくわ
ずかであるが貫通電流が流れる。しかし、このときまだ
ダミービット線＊ＤＢＬの電位は十分に立下がっていな
いため、ノードＮＡの電位はまだトランジスタＰＴ２１
およびＮＴ２２のインバータ回路の入力論理しきい値を
超えることはない。このとき、トランジスタＮＴ１１お
よびＮＴ１２からなる経路の電流供給能力をトランジス
タＰＴ１０およびＰＴ１１のそれよりも大きくしておけ
ばより確実にノードＮＡの電位を電位Ｖｓｓレベルの“
Ｌ”に設定することができる。したがってこの状態では
まだ転送信号ＸＦは発生されない。

【００８６】センスアンプ活性化信号Ｓおよび＊Ｓの発
生により、ダミービット線ＤＢＬおよび＊ＤＢＬの電位
がその負荷容量および負荷抵抗により少し遅れて“Ｈ”
および“Ｌ”に確定すると、トランジスタＰＴ１１はオ
ン状態、トランジスタＮＴ１１はオフ状態となる。これ
によりノードＮＡは“Ｈ”に充電され、ノードＮＢの電
位が“Ｈ”から“Ｌ”に立下がる。内部データ転送指示
信号＊ＤＴはすでに“Ｈ”に立上がっている。したがっ
て、ゲート回路Ｇ１０からはこのノードＮＢの“Ｌ”の
信号とインバータ回路ＩＶ２０からの“Ｌ”の信号とに
応答して“Ｈ”の信号が出力される。遅延反転回路ＤＬ
はこのゲート回路Ｇ１０の出力を遅延しかつ反転してゲ
ート回路Ｇ２０へ与えている。したがって、ゲート回路
Ｇ２０およびインバータＩＶ３０からなる回路からは、
この遅延反転回路ＤＬの遅延時間で規定される期間立上
がるすなわち“Ｈ”となる転送信号ＸＦが発生される。

【００８７】図４に示す構成においては、ダミービット
線ＤＢＬおよび＊ＤＢＬの電位が完全に確定した状態に
おいてのみノードＮＢの電位が変化している。ゲート回
路Ｇ１０からは内部データ転送指示信号＊ＤＴとノード
ＮＢの信号電位とに応答して転送許可を示す信号が発生
される。したがって、この場合、内部データ転送指示信
号＊ＤＴは、センスアンプ活性化信号＊Ｓに対して任意
なタイミングで発生することができ、内部データ転送指
示信号＊ＤＴの発生タイミングに対する制限を受けるこ
となく、確実にダミービット線＊ＤＢＬの電位が確定し
たときにおいてのみ転送指示信号が発生される。

【００８８】したがって、この図４に示す構成において
も、ダミー列選択信号Ｙは図１に示す場合と同様に与え
られており、このダミービット線対４１０に対し同様の
信号変化を与えており、このダミービット線対４１０の
電位変化が速度は他のビット線４１のそれよりも遅いた
めに、確実に各ビット線対４１の電位が確定した状態に
おいてのみランダム・アクセス・メモリセルアレイ１か
らシリアルメモリセルアレイ１１へデータを転送するこ
とができる。

【００８９】図４に示す構成においてラッチ回路３３０
のリセット信号としてはイコライズ信号ＥＱに変えて制
御信号＊ＲＡＳを用いるように構成してもよい。また、
トランジスタＰＴ１１およびＮＴ１１はそれぞれのしき
い値を適当に調節し、中間電位Ｖｃｃ／２ではトランジ
スタＰＴ１１がオフ状態、トランジスタＮＴ１１がオン
状態となるように構成してもよい。この場合、トランジ
スタＰＴ１１およびＮＴ１１に要求される条件は、ダミ
ービット線＊ＤＢＬの電位が“Ｌ”に確定した状態にお
いてトランジスタＰＴ１１が完全にオン状態、トランジ
スタＮＴ１１が完全にオフ状態となることである。

【００９０】図６はダミービット線に接続されるダミー
メモリセルへデータを書込むためのダミーデータ書込回
路の構成を示す図である。図６において、ダミーデータ
書込回路７００は、内部書込指示信号Ｗに応答してオン
状態となるスイッチングトランジスタＴＱ１およびＴＱ
２を含む。トランジスタＴＱ１は内部書込指示信号Ｗに
応答してダミー内部共通データバス線６５０ａに電源電
位Ｖｃｃレベルの“Ｈ”の信号を伝達する。トランジス
タＴＱ２は内部書込指示信号Ｗに応答してダミー内部共
通データバス線６５０ｂへ電位Ｖｓｓレベルの“Ｌ”の
信号を伝達する。

【００９１】内部書込指示信号Ｗは、外部から与えられ
る制御信号＊ＣＡＳと制御信号＊ＷＢ／＊ＷＥとに応答
して装置内部で発生される信号である。この内部書込指
示信号Ｗが発生されたときにランダム・アクセス・メモ
リセルアレイ１へのデータの書込が行なわれる。この構
成とすれば、常にダミービット線ＤＢＬおよび＊ＤＢＬ
上へ論理“１”および“０”のデータを書込むことがで
きる。このダミー内部共通データバス６５０は、データ
読出動作時は、フローティング状態にされる。またスタ
ンバイ状態においては、図示しないがイコライズ信号に
応答して中間電位Ｖｃｃ／２にプリチャージされる。

【００９２】図７はダミーデータ書込回路７００の他の
構成例を示す図である。図７において、ダミーデータ書
込回路７００は内部書込指示信号Ｗをバッファ処理して
ダミー内部共通データバス線６５０ａへ伝達するドライ
ブ回路ＤＲ１と、内部書込指示信号Ｗを反転してダミー
内部共通データバス線６５０ｂ上へ伝達するドライブ回
路ＤＲ２を含む。この構成においても、ダミービット線
ＤＢＬおよび＊ＤＢＬ上へそれぞれ論理“１”および“
０”のデータを伝達することができる。この構成をダミ
ーデータ書込回路として用いる場合、ダミー内部データ
バス線６５０ａおよび６５０ｂはデータ読出時およびデ
ータ転送時においてはフローティング状態に設定する必
要がある。したがって、このドライブ回路ＤＲ１および
ＤＲ２は、内部書込指示信号Ｗが発生されないときには
出力ハイインピーダンス状態に設定される。

【００９３】図８はダミービット線対４１０を常に選択
状態とするためのダミー列選択信号を発生するための回
路構成を示す図である。図８において、ダミー列選択信
号Ｙは内部制御信号ＣＡＳを所定時間遅延させる遅延回
路７１０を含む。内部制御信号ＣＡＳは外部からの制御
信号＊ＣＡＳを内部で反転して出力される内部制御信号
である。列選択信号の発生タイミングは、外部選択信号
＊ＣＡＳの立下がりタイミング時点により決定される。したがって遅延回路７１０を用いることにより、ランダ
ム・アクセス・メモリセルアレイ１における選択信号Ｙ
ｊと同一の発生タイミングでダミー列選択信号を発生す
ることができる。

【００９４】図９はダミー列選択信号を発生するための
他の回路構成を示す図である。図９においてダミー列選
択信号発生回路は、たとえば図１３に示すコラムデコー
ダ３に含まれるダミーの単位列デコーダＧ４０を含む。この列デコーダはＮＯＲ型デコーダを想定している。ダ
ミー単位列デコーダ７３０（Ｇ４０）は、任意の２ビッ
トの相補列アドレスＡｃおよび＊Ａｃを受ける。この列
アドレスＡｃおよび＊Ａｃは図１３に示すアドレスバッ
ファ回路７から発生される互いに相補な内部列アドレス
である。ダミー列選択信号発生回路はさらにこのゲート
回路Ｇ４０の出力を受けるインバータ回路７３１を含む
。

【００９５】この図９に示す構成によれば、列アドレス
Ａｃおよび＊Ａｃのいずれか一方は常に“Ｈ”であり、
ゲート回路Ｇ４０からは常に“Ｌ”の信号が出力される
。したがってインバータ回路７３１からは常に“Ｈ”の
ダミー列選択信号Ｙが出力される。この構成とすれば、
ゲート回路Ｇ４０はコラムデコーダ（図１３参照）にお
いて発生されるため、常に同一のタイミングで列選択信
号Ｙｊとダミー列選択信号Ｙを発生することができる。

【００９６】図１０はダミー列選択信号の他の構成を示
す図である。この図１０に示す構成は図１３に示すコラ
ムデコーダがＮＡＮＤ型のデコーダからなる場合を想定
している。ダミー列選択信号発生回路７４０は任意の相
補列アドレスＡｃおよび＊Ａｃを受けるゲート回路Ｇ５
０を含む。このゲート回路Ｇ５０はコラムデコーダ３（
図１３参照）に含まれる。この図１０に示す構成によれ
ば、常に“Ｈ”のダミー列選択信号Ｙを得ることができ
る。これにより常時ダミービット線対４１０をダミー内
部共通バス６５０へ接続することができ、ダミービット
線対４１０における信号変化をランダム・アクセス・メ
モリセルアレイ１における選択ビット線対のそれをシミ
ュレートした形に対応させることができる。

【００９７】

【発明の効果】以上のようにこの発明によれば、選択ビ
ット線対の信号変化をシミュレートするダミービット線
対を設け、このダミービット線対の電位が確定した状態
においてのみ転送信号を発生するように構成したので、
外部転送指示信号＊ＤＴ／＊ＯＥに対し何ら複雑なタイ
ミング制限を設ける必要がなく確実にかつ高速でランダ
ム・アクセス・メモリセルアレイからシリアルメモリア
レイへデータ転送を行なうことが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の要
部の構成を示す図である。

【図２】図１に示す半導体記憶装置の動作を示す信号波
形図である。

【図３】図１に示す転送制御回路の具体的構成の一例を
示す図である。

【図４】図１に示す転送制御回路の他の構成例を示す図
である。

【図５】図４に示す転送制御回路の動作を示す信号波形
図である。

【図６】ダミーメモリセルへデータを書込むためのダミ
ーデータ書込回路の具体的構成の一例を示す図である。

【図７】ダミーデータ書込回路の他の構成例を示す図で
ある。

【図８】ダミー列選択信号発生回路の構成の一例を示す
図である。

【図９】ダミー列選択信号発生回路の他の構成例を示す
図である。

【図１０】ダミー列選択信号発生回路のさらに他の構成
例を示す図である。

【図１１】従来の映像処理システムの構成例を示す図で
ある。

【図１２】従来の半導体記憶装置の全体の構成を概略的
に示す図である。

【図１３】図１２に示す従来の半導体記憶装置の要部の
構成を示す図である。

【図１４】従来の半導体記憶装置における転送信号発生
回路の構成を機能的に示すブロック図である。

【図１５】従来の半導体記憶装置におけるデータ転送動
作を示す信号波形図である。

【符号の説明】

１：ランダム・アクセス・メモリセルアレイ５：センス
アンプ＋Ｉ／Ｏゲートブロック１０：転送回路１１：シリアルメモリセルアレイ４１：ビット線対４２：メモリセル４０：ワード線１１１：データレジスタ４１０：ダミービット線対４２０ａ．４２０ｂ：ダミーメモリセル３００：転送制
御回路３０１：転送可否判別回路３０２：転送信号発生回路３１０：内部データ転送指示信号発生回路６５０：ダミ
ー内部共通データバス

Claims

【特許請求の範囲】

【請求項１】　　ランダムにアクセス可能なメモリセル
が行および列からなるマトリクス状に配列されたＲＡＭ
アレイ、前記ＲＡＭアレイは、各々に１行のメモリセル
が接続される複数の行線と、各々に１列のメモリセルが
接続される複数の列線と、予め定められた情報が伝達さ
れるダミー列線とを含み、前記ＲＡＭアレイの前記列線
および前記ダミー列線各々に対応して設けられ、センス
アンプ活性化信号に応答して関連の列線およびダミー列
線の電位を検知し増幅するセンスアンプ手段、前記ＲＡ
Ｍアレイの選択されたメモリセルのデータを記憶するた
めの複数のストレージ素子からなるデータレジスタ手段
、前記ＲＡＭアレイと前記データレジスタ手段との間で
のデータ転送を行なうための転送手段、前記転送手段は
活性時に前記ＲＡＭアレイの列線と前記データレジスタ
手段のストレージ素子とを接続し、データ転送指示信号
と前記センスアンプ活性化信号と前記ダミー列線上の信
号電位とに応答して前記転送手段のデータ転送動作を制
御する信号を発生する転送制御手段を備える、半導体記
憶装置。