JP2001250383A - ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 - Google Patents

ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法

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Abstract

(57)【要約】 【課題】 ＤＲＡＭのワード線上に表われる電圧レベル
をブーストするブーストストラップ回路を制御する技術
を提供する。 【解決手段】 本発明によれば、メモリアクセス動作の
実行期間中に、メモリ装置のセンスアンプが初期的にパ
ワーアップすることに続く時間期間にブーストストラッ
プ回路をイネーブルさせる。選択ビット線上に表われる
電圧が所定の電圧レベルを交差する時を検知し、その後
に、ブーストストラップ回路をイネーブルさせる。この
ように、センスアンプのターンオンとブーストストラッ
プ回路の活性化との間に所定の時間期間が経過し従って
センスアンプがターンオンすることによって導入される
ノイズがブーストストラップ回路の動作に与える影響を
減少させている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ装置におけ
る制御回路をトリガする回路及び方法に関するものであ
って、更に詳細には、センスアンプの活性化に基づいて
メモリ装置のブースト回路をイネーブルさせる検知回路
及び検知方法に関するものである。
【０００２】
【従来の技術】今日のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）装置は、典型的に、容量格納（記憶）
メモリセルからなる行及び列に編成された少なくとも1
個のメモリセルアレイを有しており、各行のメモリセル
は別個のワード線へ接続されており且つ各列のメモリセ
ルは別個のビット線ヘ接続されている。ＤＲＡＭ装置へ
供給されるアドレスの値に基づいて1本のワード線を選
択するためにアドレスデコード回路が設けられている。
別個のセンスアンプが各対のビット線へ接続されており
且つ1つの行のメモリセルへアクセスすることからその
上に与えられる差電圧を増幅する。
【０００３】読取、書込又はリフレッシュ動作等のメモ
リアクセス動作を実行する場合に、1本のワード線が選
択され且つ電源電圧値Ｖｄｄへ駆動され、従って選択さ
れた行のメモリセル内のメモリセルの内容がＤＲＡＭ装
置のビット線上に与えられる。センスアンプがパワーア
ップ即ち電力が供給され且つビット線へ接続されると、
ブースト回路がイネーブルされて、選択されたワード線
を電源電圧値を超えるブーストされた電圧へ容量的にブ
ーストする。選択されたワード線上の電圧がブーストさ
れた電圧にあるので、電源電圧に対応する電荷は、メモ
リセルの内容をリフレッシュさせるために、選択した行
内の1個のメモリセル内に容量的に格納即ち記憶させる
ことが可能である。ブースト回路がない場合に発生する
ようなより低い電圧値に対応する電荷と対比して、電源
電圧に対応する電荷を格納即ち記憶することは、容量性
メモリセルがリフレッシュされることを必要とするまで
の時間の量を効果的に長くさせる。
【０００４】メモリアクセス動作期間中に、選択したワ
ード線へ容量的に結合させることが可能な任意の線はそ
の上に表われる電圧及び／又は電荷を概念的に変化させ
ることが可能である。このことは、選択されたワード線
が後に容量的にブーストされるべきブーストされた電圧
の値を不所望に変更する場合がある。
【０００５】センスアンプは、典型的に、メモリアクセ
ス動作期間中で、且つ、特に、選択した行のメモリセル
がビット線へ接続される直後に、パワーアップされ及び
／又は高基準電圧レベルＶｄｄ及び低基準電圧レベルＶ
ｓｓへ接続される。同時的にパワーアップ及び／又はタ
ーンオンされるセンスアンプの数は１０００個を超える
場合があるので、電圧スパイク又はパルスの形態におけ
る認知可能な大きさのノイズがセンスアンプをパワーア
ップ即ち電力を供給することによって発生される。セン
スアンプに電力を供給することから発生するノイズの範
囲は、選択されたワード線上に表われる電圧を所望の電
圧レベルへブーストさせるためのブースト回路の能力に
実質的に影響を与えることが判明している。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ＤＲＡＭ装置の動作、及び、特に、そのブ
ースト回路の動作に関するノイズの影響を減少させる技
術を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、従来のＤＲＡ
Ｍ装置における欠点を解消しており、且つメモリアクセ
ス動作期間中にＤＲＡＭ装置のブースト用ワード線にお
けるノイズの量を実質的に減少させるＤＲＡＭ装置を提
供している。本ＤＲＡＭ装置は、メモリセルを複数個の
行及び列に配列したメモリセルからなるアレイを有して
おり、各行のメモリセルは別個のワード線へ結合されて
おり且つ各列のメモリセルは別個のビット線へ結合され
ている。センスアンプがビット線対を横断して表われ
（選択した行内のメモリセルからの内容をビット線上に
供給することに起因して）及び該ビット線を基準レベル
Ｖｓｓ及びＶｄｄへ向かって駆動する電圧差を検知する
ために各ビット線対へ結合されている。平衡化回路が各
ビット線対のビット線を横断しての電圧を中間電圧レベ
ルへプレチャージし且つ平衡化させる。
【０００８】本ＤＲＡＭ装置は、更に、選択されたワー
ド線上に表われる電圧を電源範囲外側のブーストされた
電圧へブーストさせるブースト回路を有している。本Ｄ
ＲＡＭ装置は、更に、例えばメモリセルアレイの境界に
沿って表われるメモリセル等の不使用のメモリセルから
なる1つの列と関連している1つのビット線へ接続されて
いる検知回路を有している。該検知回路は、センスアン
プが各ビット線対を横断しての電圧差を検知することを
終了した後に、選択されたワード線をブーストした電圧
へ駆動するために該ブースト回路をトリガ即ちイネーブ
ルさせる。自己同期型検知回路が、関連するビット線上
に表われる電圧が所定の電圧レベルを交差すると、該ブ
ースト回路をイネーブルさせる。
【０００９】メモリ読取、書込又はリフレッシュ動作等
のメモリアクセス動作期間中に、ビット線は平衡化回路
によって初期的に中間電圧レベルへプレチャージ及び平
衡化される。次いで、アドレスされた即ち選択されたワ
ード線は、選択した行のメモリセルをビット線へ接続さ
せる電圧レベルへ駆動される。この点において、選択さ
れた行のメモリセルの内容がビット線上へ与えられ、各
ビット線対のビット線間に電圧差を発生する。次いで、
センスアンプに電力が供給され、即ちイネーブルされ、
各ビット線対のビット線を横断して表われる電圧差を検
知し、従って、該ビット線を基準電圧レベルＶｓｓ及び
Ｖｄｄへ向かって駆動する。検知回路が接続されている
ビット線上に表れる電圧が例えば中間電圧レベルと高基
準電圧Ｖｄｄとの間の電圧レベルである所定の電圧レベ
ルを交差すると、該検知回路はブースト回路をイネーブ
ルさせる信号をアサート即ち活性化させる。該所定の電
圧レベルは、センスアンプに初期的に電力が供給された
時間からある時間期間が経過したことを確保する電圧レ
ベルであり、従ってその際に発生されるノイズは最早存
在することはない。イネーブルされたブースト回路が選
択されたワード線の電圧レベルを基準電圧レベルを超え
て、例えばＶｄｄより大きな電圧レベルへブーストし、
従って選択された行内の1個のメモリセルはいずれかの
基準電圧Ｖｓｓ又はＶｄｄと関連する電荷をその中に格
納即ち記憶することが可能である。選択されたワード線
をブーストするためにセンスアンプに初期的に電力が供
給された後のある時間期間待機することによって、選択
されたワード線は所望のブーストされた電圧レベルへブ
ーストされる。
【００１０】
【発明の実施の形態】図１及び２を参照すると、本発明
の好適実施例に基づくダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）装置１が示されている。ＤＲＡＭ装置
１は、複数個のメモリセルからなる１個又はそれ以上の
アレイ２を有しており、各アレイ２はメモリセルからな
る複数個の行及び列として配列されている。各行のメモ
リセルは別個のワード線３へ接続されており且つ各列の
メモリセルは別個のビット線４へ接続されている。アド
レスデコード論理５がＤＲＡＭ装置１へ供給されるアド
レス入力値に従ってワード線３を選択する。本発明の例
示的な好適実施例においては、アドレスデコード論理５
は選択されたワード線３を高基準電圧レベル（Ｖｄｄ）
ヘ駆動し、関連された行のメモリセルをビット線４へ接
続させる。
【００１１】センスアンプ６が伝達ゲート７を介してビ
ット線４へ結合されている。各センスアンプは別個の対
のビット線へ結合されている。ビット線対へ接続される
と、各センスアンプはそれに接続されているビット線対
を横断して表われる電圧差を検知し且つ該ビット線を高
基準電圧レベル（Ｖｄｄ）及び低基準電圧レベル（Ｖｓ
ｓ）ヘ駆動する。特に、センスアンプはそれに接続され
ているビット線対の第一ビット線を、該ビット線を横断
して表われる電圧差の極性に依存して、Ｖｄｄへ駆動し
且つ第二ビット線をＶｓｓへ駆動する。センスアンプ６
は選択的に高基準電圧レベルＶｄｄ及び低基準電圧レベ
ルＶｓｓ（不図示）ヘ接続され、従ってセンスアンプ６
はメモリアクセス動作の進行期間中にパワーアップ即ち
電力が供給される。
【００１２】ＤＲＡＭ装置１は、更に、平衡化回路８を
有しており、それは、センスアンプ６を選択された行の
メモリセルへ接続させる前に、各ビット線対のビット線
４同志を短絡させ且つ該ビット線を中間電圧レベルＶｉ
ｎｔへ接続させる。平衡化は、一対のビット線を横断し
て表われる上述した電圧差が該ビット線対へ接続されて
いるメモリセルにおけるデータに正確に対応することを
可能とさせる。平衡化回路８は、平衡化信号ＥＱ（図１
に示してある）を発生する制御回路と、平衡化信号ＥＱ
の活性化によって各ビット線対のビット線４同志を短絡
させる回路（図２に示してある）とを有している。
【００１３】ＤＲＡＭ装置１は、更に、ブースト回路９
を有しており、それは、メモリアクセス動作の実行期間
中に、選択されたワード線３をブーストされた電圧レベ
ル（大略、少なくともＶｄｄより大きなトランジスタス
レッシュホールド電圧）ヘ駆動する。その結果、選択さ
れた行のメモリセルにおける１個のメモリセルが高基準
電圧レベル（Ｖｄｄ）又は低基準電圧レベル（Ｖｓｓ）
のいずれかに対応する電荷を格納することが可能であ
り、それにより後にメモリセルをリフレッシュさせる必
要性を減少させる。ブースト回路９は、選択されたワー
ド線を所望のブーストされた電圧レベルへ容量的にブー
ストさせるブーストストラップ回路とすることが可能で
ある。
【００１４】選択されたワード線３上に表われる電圧が
メモリアクセス動作期間中にセンスアンプ６の電力供給
によって発生されるノイズに起因して変化される蓋然性
を減少させるために、ＤＲＡＭ装置１は検知回路１０を
有しており、それはセンスアンプ６が初期的にパワーア
ップ即ち電力が供給された時間に続くある期間の時間の
後にブースト回路９をイネーブル即ち動作可能状態とさ
せる。ブースト回路９が選択されたワード線３をブース
トされた電圧へブーストさせる時間を遅延させることに
よって、選択されたワード線３上に表われる電圧はセン
スアンプ６に電力が供給されることによって実質的に影
響されることはない。
【００１５】特に、検知回路１０はあるイベントの発生
に続いてブースト回路９をイネーブル及び／又はトリガ
するために自己同期される。本発明の好適実施例によれ
ば、検知回路１０はセンスアンプ６に電力が供給され且
つビット線４を駆動することに続いて選択ビット線４Ａ
が所定の電圧レベルＶｐを交差すると、ブースト回路９
をイネーブルさせる。検知回路１０は、選択ビット線４
Ａ上に表れる電圧が所定の電圧レベルＶｐを交差するこ
とを検知し且つブースト回路９のイネーブル入力信号を
駆動するイネーブル信号をアサート即ち活性化させる。
ビット線４は中間電圧レベルＶｉｎｔへプレチャージさ
れ且つ選択された行のメモリセルがビット線４へ接続さ
れることに続いてそれから僅かに修正されるに過ぎない
ので、所定の電圧レベルＶｐは、中間電圧レベルＶｉｎ
ｔと高基準電圧レベルＶｄｄ又は低基準電圧レベルＶｓ
ｓのいずれかとの間の電圧レベルである。説明の便宜
上、所定の電圧レベルＶｐは中間電圧レベルＶｉｎｔと
高基準電圧レベルＶｄｄとの間にあるように選択され
る。
【００１６】従って、検知回路１０はシュミットトリガ
回路１１（図２）を有しており、その高トリップ点Ｖｔ
ｐｈは所定の電圧レベルＶｐに設定されており且つその
低トリップ点Ｖｔｐｌは中間電圧Ｖｉｎｔより低いが低
基準電圧レベルＶｓｓより高い所定の電圧に設定されて
いる。このように、シュミットトリガ回路１１の出力
は、ビット線４Ａ上に表われる電圧が高トリップ点Ｖｔ
ｐｈを超える場合に低論理レベルへ駆動され、その後
に、低トリップ点Ｖｔｐｌより高い状態に止まり、且つ
選択ビット線４Ａ上の電圧が低トリップ点Ｖｔｐｌを交
差する場合に高論理レベルへ駆動され且つその後に高ト
リップ点Ｖｔｐｈより低い状態に止まる。論理インバー
タ１２はシュミットトリガ回路１１の出力の論理反転を
実施し且つブースト回路９のイネーブル入力を駆動す
る。
【００１７】上述した如く、検知回路１０は選択ビット
線４Ａ上に表われる電圧レベルを検知し且つ検知された
電圧レベルに基づいてブースト回路９をイネーブルさせ
る。選択ビット線４Ａは選択ビット線４Ｂと結合して選
択ビット線対を形成している。本発明の好適実施例によ
れば、選択ビット線４Ａ及び４Ｂは不使用のメモリセル
からなる１つの行へ結合されている。換言すると、選択
ビット線４Ａ及び４Ｂが結合されているメモリセルはデ
ータを格納するためにＤＲＡＭ装置１によって使用され
ることはない。このように、以下に説明するように、そ
れらの相対的な電圧が各メモリアクセス動作期間中に検
知回路１０をしてブースト回路９をイネーブルさせるよ
うに、選択ビット線４Ａ及び４Ｂを動作させることが可
能である。
【００１８】既存のＤＲＡＭ装置は、典型的に、データ
を格納即ち記憶するために使用されるメモリセルに対す
る境界として作用する各メモリセルアレイ２内の不使用
のメモリセルからなるリング１４を有している。本発明
の好適実施例によれば、選択ビット線４Ａ及び４Ｂは不
使用のメモリセルからなるリング１４内の不使用のメモ
リセルからなる１つの列に沿って延在しており且つそれ
に結合されている。このように、選択ビット線４Ａおよ
び４Ｂ及びそれと関連するメモリセルからなる列は、付
加的なシリコン面積を殆ど占有することはない。
【００１９】検知回路１０は、更に、メモリアクセス動
作の開始においてブースト回路９をディスエーブルさせ
るためにシュミットトリガ回路１１をリセットさせるた
めのリセット回路１５を有している。図２に示したよう
に、リセット回路１５はＮチャンネルプルダウンＭＯＳ
トランジスタ１６を有しており、そのドレイン端子はシ
ュミットトリガ回路１１の入力へ接続されており且つそ
のソース端子は低基準電圧レベルＶｓｓへ接続してい
る。トランジスタ１６の制御端子は平衡化信号ＥＱへ接
続され、該信号は、ビット線４が初期的に平衡化され且
つプレチャージされる場合に平衡化回路８によってアサ
ート即ち活性化され、トランジスタ１６を活性化させ
る。その結果、シュミットトリガ回路１１の入力は平衡
化期間中に低基準電圧レベルＶｓｓへ接続され、従って
検知回路１０の出力１３は初期的に低基準電圧レベルＶ
ｓｓへ駆動される。
【００２０】トランジスタ１６は高基準電圧レベルＶｄ
ｄへ接続されているドレイン端子とシュミットトリガ回
路１１の入力へ接続されているソース端子とを具備して
いるプルアップトランジスタとすることが可能である。
この場合には、検知回路１３の出力１３のアクティブ高
極性を維持するために偶数個の論理インバータ１２をシ
ュミットトリガ回路１１の出力へ直列接続させることが
可能である。
【００２１】平衡化期間中に、選択ビット線４Ａ及び４
Ｂは中間電圧レベルＶｉｎｔへプレチャージされ、一方
トランジスタ１６はシュミットトリガ回路１１の入力を
低基準電圧レベルＶｓｓへ移行させるので、リセット回
路１５はシュミットトリガ回路１１の入力と選択ビット
線４Ａとの間に接続されている伝達ゲート１７を有して
おり且つ平衡化期間中にターンオフされるべく適合され
ている。図２に示したように、伝達ゲート１７の制御端
子は平衡化制御信号ＥＱと接続される。
【００２２】上述したように、選択ビット線４Ａ及び４
Ｂ上に表われる電圧信号はデータ格納即ち記憶のために
使用されるメモリセルの列へ結合されているビット線４
上に表われる信号を実質的にエミュレート即ち模倣すべ
く適合されている。選択ビット線４Ａ及び４Ｂはそれに
接続された場合に選択ビット線４Ａ及び４Ｂの間に何等
電圧差を与えることのない不使用のメモリセルへ接続さ
れているので、検知回路１０は選択ビット線４Ａ及び４
Ｂの間の電圧差を形成するためのＮチャンネルＭＯＳト
ランジスタ１８を有している。トランジスタ１８は、選
択ビット線４Ｂへ接続されているドレイン端子と平衡化
制御信号ＥＱの論理反転へ接続される制御端子とを具備
しているプルダウントランジスタとして構成することが
可能である。トランジスタ１８は、好適には、ビット線
対の平衡化に続いて選択ビット線４Ｂを低基準電圧レベ
ルＶｓｓへ弱く移行させる寸法とされている。このよう
に、トランジスタ１８は所望の極性を有する選択ビット
線４Ａ及び４Ｂの間の電圧差を形成し、従ってセンスア
ンプ６Ａが平衡化に続いて選択ビット線４Ａ及び４Ｂへ
接続されると、センスアンプ６Ａは該電圧差を検知し且
つ選択ビット線４Ａを高基準電圧レベルＶｄｄへ向かっ
て駆動する。
【００２３】変形例においては、トランジスタ１８は選
択ビット線４Ａ（不図示）へ接続されているプルアップ
トランジスタとして構成することが可能である。
【００２４】センスアンプ６が２個のメモリセルアレイ
２′及び２″（図３）ヘ結合されており且つ伝達ゲート
７′及び７″が適宜のメモリアレイ２′又は２″のみを
メモリアクセス動作期間中にセンスアンプ６へ接続させ
る場合には、メモリセルアレイ２′及び２″は、夫々、
不使用のメモリセルへ接続されている一対の選択ビット
線４Ａ′−４Ｂ′及び４Ａ″−４Ｂ″を包含している。
このメモリ構成においては、伝達ゲート１７′及び１
７″は、夫々、選択ビット線４Ａ′及び４Ａ″へ接続さ
れる。更に、伝達ゲート１７′及び１７″の出力端子を
共通に接続させることによって、単一のトランジスタ１
６、シュミットトリガ回路１１及び論理インバータ１２
が必要とされるに過ぎない。伝達ゲート１７′及び１
７″の制御端子は、夫々、制御信号ＣＴＲＬ１及びＣＴ
ＲＬ２へ接続され、その各々は平衡化制御信号ＥＱから
派生される。このように、伝達ゲート１７′及び１７″
はマルチプレクサ回路を形成しており、それは、シュミ
ットトリガ回路１１への入力として選択ビット線４Ａ′
又は４Ａ″を選択し、それに従ってメモリセルアレイが
アクセスされる。
【００２５】ＤＲＡＭ装置１は、メモリアクセス動作を
実施する場合に使用される例えば読取／書込回路及び種
々の制御回路等の付加的な回路を有することが可能であ
る。然しながら、このような付加的な回路は説明の便宜
上図示していない。
【００２６】本発明に基づくＤＲＡＭ装置１の動作につ
いて図４を参照して以下に説明する。メモリアクセス動
作に対する要求に応答して、ビット線４が平衡化され且
つ制御信号ＥＱが時間ｔ０においてアサート即ち活性化
される。選択ビット線４Ａ及び４Ｂが時間ｔ０のすぐ後
に中間電圧レベルＶｉｎｔへプレチャージされる。更
に、ノードＡ（シュミットトリガ回路１１への入力）
が、トランジスタ１６がターンオンされることに起因し
て、低基準電圧レベルＶｓｓへプルダウンされる。ノー
ドＡが低トリップ点Ｖｔｐｌより低いので、シュミット
トリガ回路１１の出力は高基準電圧レベルＶｄｄへ駆動
され、そのことはセンス回路１０の出力１３をして低基
準電圧レベルＶｓｓへ駆動させる。伝達ゲート１７及び
トランジスタ１８はこの時にターンオフされる。
【００２７】平衡化は、平衡化制御信号ＥＱが時間ｔ１
において不活性化されると終了する。この時間におい
て、選択ビット線４Ａ及び４Ｂは最早短絡されておらず
且つ中間電圧レベルＶｉｎｔへ結合されていない。トラ
ンジスタ１８はターンオンされ、選択ビット線４Ｂを低
基準電圧レベルＶｓｓへ向かって弱くプルする。電圧ゲ
ート１７がターンオンされ、ノードＡを選択ビット線４
Ａへ短絡させ且つトランジスタ１６はターンオフされ
る。その結果、選択ビット線４Ａ上に表れる電圧が僅か
に降下する。選択ビット線４Ｂを低基準電圧レベルＶｓ
ｓへ向かってプル即ち牽引しているトランジスタ１８が
選択ビット線４Ｂと選択ビット線４Ａとの間に僅かな電
荷の差を発生する。シュミットトリガ回路１１はこの時
に状態を変化させることはない。その結果、検知回路１
０の出力１３は低基準電圧レベルＶｓｓに止まる。
【００２８】選択されたワード線ＷＬは時間ｔ２におい
て高基準電圧レベルＶｄｄへ駆動される。選択された行
のメモリセルにおける各メモリセルの内容はこの時間に
おいて関連するビット線対のビット線４の間に電圧差を
形成する。次いで、高基準電圧レベルＶｄｄ及び低基準
電圧レベルＶｓｓを接続させることによって時間ｔ３に
おいてセンスアンプ６へ電力を供給する。図４はセンス
アンプ６へ電力を供給するために時間ｔ３において制御
信号ＳＡ ＥＮがアサート即ち活性化されることを示し
ている。理解すべきことであるが、別法として、センス
アンプ６をパワーアップ即ち電力供給するために２つの
制御信号を使用することが可能であり、且つ説明の便宜
上単一の制御信号ＳＡ ＥＮが使用されている。
【００２９】各センスアンプ６が電力供給され且つそれ
と関連するビット線対を横断して表われる電圧差を検知
するので、ビット線４は対応する電圧差の極性に基づい
て適宜の基準電圧レベル（Ｖｓｓ又はＶｄｄ）ヘ駆動さ
れる。特に、センスアンプ６は選択ビット線４Ａ及び４
Ｂを横断しての電圧差を検知し、選択ビット線４Ａの電
圧は選択ビット線４Ｂの電圧よりも大きいので、選択ビ
ット線４Ａを高基準電圧レベルＶｄｄへ向かって駆動す
る。選択ビット線４Ａ上に表われる電圧がシュミットト
リガ回路１１の高トリップ点電圧Ｖｔｐｈを交差する
と、シュミットトリガ回路１１は状態を変化させ且つそ
の出力において低基準電圧信号を駆動する。シュミット
トリガ回路１１の状態における変化は、検知回路１０の
出力１３をアサート即ち活性化させ、そのことは、ブー
スト回路９をイネーブルさせ、従って選択されたワード
線ＷＬ上に表われる電圧はブースト電圧Ｖｂｏｏｓｔへ
ブーストされる。この点において、高基準電圧レベルＶ
ｄｄは選択された行のメモリセルのうちの１個のメモリ
セル内に成功裡に配置させることが可能であり、ブース
ト電圧Ｖｂｏｏｓｔは少なくともスレッシュホールド電
圧だけＶｄｄよりも大きいものであると仮定される。選
択されたワード線ＷＬが低基準電圧レベルＶｓｓへ駆動
され、メモリアクセス動作を完了する。
【００３０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づくダイナミックラ
ンダムアクセスメモリ装置を示した概略ブロック図。
【図２】 図１のダイナミックランダムアクセスメモリ
用の検知回路を示した概略回路図。
【図３】 本発明の第二好適実施例に基づくダイナミッ
クランダムアクセスメモリ装置を示した概略ブロック
図。
【図４】 図１及び３のダイナミックランダムアクセス
メモリ装置の動作を例示した波形線図。
【符号の説明】
１ ＤＲＡＭ装置 ２ アレイ ３ ワード線 ４ ビット線 ５ アドレスデコード論理 ６ センスアンプ ７ 伝達ゲート ８ 平衡化回路 ９ ブースト回路 １０ 検知回路 １１ シュミットトリガ回路 １２ 論理インバータ
フロントページの続き (72)発明者 デュアーン ジルズ ローレント アメリカ合衆国， テキサス 75067， ルイスビル， ブリタニイ ドライブ 905 (72)発明者 エルマー ヘンリー グリッツ アメリカ合衆国， テキサス 75022， フラワー マウンド， ポーター ロード 1234 (72)発明者 ジェームズ レオン ワーレイ アメリカ合衆国， テキサス 75028， フラワー マウンド， コロニー コート 1309

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミックランダムアクセスメモリに
    おいて、 メモリセルが複数個の行及び列に配列されており、各々
    が別個のワード線へ接続されている複数個のワード線と
    各々が別個のビット線に接続されている複数個のビット
    線とを包含しているアレイ、 各々が一対のビット線へ結合されている複数個のセンス
    アンプ、 ダイナミックランダムアクセスメモリ装置のアドレス入
    力の値に基づいてワード線を選択するために前記ダイナ
    ミックランダムアクセスメモリ装置のアドレス入力へ結
    合されている複数個の入力と前記ワード線へ結合されて
    いる複数個の出力とを具備しているアドレスデコード回
    路、 メモリアクセス動作の少なくとも一部期間中に前記アド
    レスデコード回路によって選択されたワード線上の電圧
    を選択的にブーストするブースト回路、 ビット線対の第一ビット線の電圧レベルが所定の電圧レ
    ベルを交差することに基づいて前記ブースト回路を活性
    化させるべくトリガされ、メモリ動作期間中に前記ビッ
    ト線対を前記センスアンプが駆動することに続いて前記
    ブースト回路を活性化させる検知回路、を有しているこ
    とを特徴とするダイナミックランダムアクセスメモリ。
  2. 【請求項２】 請求項１において、前記検知回路の1つ
    の入力が前記第一ビット線へ結合されていることを特徴
    とするダイナミックランダムアクセスメモリ。
  3. 【請求項３】 請求項２において、前記第一ビット線が
    前記メモリセルアレイにおける不使用のメモリセルから
    なる1つの列へ結合されていることを特徴とするダイナ
    ミックランダムアクセスメモリ。
  4. 【請求項４】 請求項２において、更に、 前記メモリアクセス動作期間中に前記ビット線を所定の
    中間電圧レベルへ平衡化させる平衡化回路、 を有しており、前記検知回路が、前記所定の中間電圧レ
    ベルよりも高い高レベルトリップ点と前記所定の中間電
    圧レベルよりも低い低レベルトリップ点とを具備してい
    るシュミットトリガ回路を有しており、前記シュミット
    トリガ回路の出力が前記ブースト回路の1つの入力へ結
    合されていることを特徴とするダイナミックランダムア
    クセスメモリ。
  5. 【請求項５】 請求項４において、更に、 前記シュミットトリガ回路と前記第一ビット線との間に
    接続されている伝達ゲート、を有していることを特徴と
    するダイナミックランダムアクセスメモリ。
  6. 【請求項６】 請求項５において、前記平衡化回路が前
    記ビット線対のビット線を平衡化させるために前記メモ
    リアクセス動作期間中に平衡化信号を活性化させ、且つ
    前記伝達ゲートの制御端子が前記平衡化信号が活性化さ
    れた場合にディスエーブルされるべく前記平衡化信号へ
    接続されることを特徴とするダイナミックランダムアク
    セスメモリ。
  7. 【請求項７】 請求項６において、更に、 前記シュミットトリガ回路の前記入力へ結合されており
    且つ活性化された場合に前記平衡化信号によってイネー
    ブルされるプルダウン装置、を有していることを特徴と
    するダイナミックランダムアクセスメモリ。
  8. 【請求項８】 請求項４において、前記検知回路が、更
    に、前記シュミットトリガ回路が結合されている前記ビ
    ット線対のうちの1つのビット線へ接続されており、そ
    れらの間の電圧差を供給するための装置、を有している
    ことを特徴とするダイナミックランダムアクセスメモ
    リ。
  9. 【請求項９】 請求項８において、前記平衡化回路が前
    記ビット線を平衡化させるために前記メモリアクセス動
    作期間中に平衡化信号を活性化させ、且つ前記装置が、
    前記シュミットトリガ回路が結合されている前記ビット
    線対のうちの1つのビット線へ接続されているソース／
    ドレイン端子と、前記平衡化信号が活性化される場合に
    ターンオフされるべく前記平衡化信号へ結合されている
    制御端子とを具備しているトランジスタを有しているこ
    とを特徴とするダイナミックランダムアクセスメモリ。
  10. 【請求項１０】 複数個のメモリセルが複数個の行及び
    列に配列されており、1つの行における各メモリセルが
    同一のワード線へ結合されており且つ1つの列における
    各メモリセルが同一のビット線へ結合されており、各々
    が別個の対のビット線へ結合されている複数個のセンス
    アンプが設けられているダイナミックランダムアクセス
    メモリ装置用のメモリアクセス動作を実施する方法にお
    いて、 前記ビット線を所定の中間電圧レベルへ平衡化させ、 対応する行のメモリセルを前記ビット線へ接続させるた
    めに選択したワード線を基準電圧レベルへ駆動し、 前記センスアンプをイネーブルさせ且つ各センスアンプ
    を夫々の対のビット線へ接続させ、 前記イネーブルさせるステップに続いて、前記中間電圧
    レベルとは別の所定の電圧レベルを交差する特定のビッ
    ト線対のうちの1つのビット線上の電圧を検知し、 前記特定のビット線対のうちの前記ビット線上に表われ
    る電圧が前記所定の電圧レベルを交差したことの検知が
    確認されると前記選択したワード線を前記基準電圧レベ
    ルより高い電圧レベルへブーストさせる、上記各ステッ
    プを有していることを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記特定のビッ
    ト線対が前記ダイナミックランダムアクセスメモリ装置
    における未使用のメモリセルからなる少なくとも1つの
    列へ接続されていることを特徴とする方法。
  12. 【請求項１２】 請求項１０において、更に、 前記イネーブルさせるステップの前に前記特定のビット
    線対のビット線間に電圧差を形成する、上記ステップを
    有していることを特徴とする方法。
  13. 【請求項１３】 請求項１２において、前記特定のビッ
    ト線対のビット線間の電圧差が、前記検知ステップ期間
    中にその電圧が検知される前記ビット線を前記所望の基
    準電圧へ向かって対応するセンスアンプをして駆動させ
    る所定の極性を有していることを特徴とする方法。
  14. 【請求項１４】 請求項１０において、更に、 前記検知ステップ前に、複数個のビット線対から前記特
    定のビット線対を選択する、上記ステップを有している
    ことを特徴とする方法。
  15. 【請求項１５】 請求項１０において、前記ダイナミッ
    クランダムアクセスメモリ装置が前記選択したワード線
    上の電圧レベルを電源電圧レベルより高くブーストさせ
    る回路を有しており、前記ブーストさせるステップが前
    記ブーストさせる回路をイネーブルさせることを包含し
    ており、本方法が、更に、前記平衡化ステップ期間中に
    前記ブーストさせる回路をディスエーブルさせるステッ
    プを有している、ことを特徴とする方法。
  16. 【請求項１６】 ダイナミックランダムアクセスメモリ
    において、 メモリセルが複数個の行及び列に配列されており、各々
    が別個のワード線へ接続されている複数個のワード線と
    各々が別個のビット線へ接続されている複数個のビット
    線とを包含しているメモリセルアレイ、 1つの行のメモリセルを前記ビット線へ接続させるため
    に基準電圧レベルへ駆動されるべきワード線を選択する
    アドレスデコード回路、 各々が別個の対のビット線へ結合されており選択的に電
    力が供給される複数個のセンスアンプ、 メモリ動作の一部の期間中に前記選択したワード線を前
    記基準電圧レベルより高いブーストした電圧レベルへ選
    択的に駆動するブーストストラップ回路、 前記センスアンプがメモリ動作期間中に初期的に電力が
    供給されることに続いて所定の時間期間の後前記選択し
    たワード線を前記ブーストした電圧レベルへ駆動するた
    めに前記ブーストストラップ回路をトリガする検知回
    路、を有していることを特徴とするダイナミックランダ
    ムアクセスメモリ。
  17. 【請求項１７】 請求項１６において、前記検知回路が
    1つのビット線対のうちの1つのビット線へ結合されてお
    り且つ前記センスアンプが前記メモリ動作期間中に初期
    的に電力が供給されることに続いて前記ビット線対のう
    ちの前記ビット線上に表われる電圧が所定の電圧レベル
    を交差すると前記ブーストストラップ回路をトリガする
    ことを特徴とするダイナミックランダムアクセスメモ
    リ。
  18. 【請求項１８】 請求項１７において、前記検知回路が
    結合されている前記ビット線対は、又、前記メモリセル
    アレイにおける不使用のメモリセルからなる少なくとも
    1つの列へ結合されていることを特徴とするダイナミッ
    クランダムアクセスメモリ。
  19. 【請求項１９】 請求項１７において、前記検知回路が
    前記ビット線対のうちの前記ビット線へ選択的に結合さ
    れるシュミットトリガ回路を有しており、前記シュミッ
    トトリガ回路のトリップ点が前記所定の電圧レベルにあ
    ることを特徴とするダイナミックランダムアクセスメモ
    リ。
  20. 【請求項２０】 請求項１９において、前記検知回路が
    結合されている前記ビット線対が前記メモリセルアレイ
    における不使用のメモリセルからなる少なくとも1つの
    列へ結合されており、前記検知回路が、更に、前記検知
    回路が結合されている前記ビット線対へ接続されてお
    り、それと関連するセンスアンプに電力が供給される前
    に前記ビット線間の電圧差を形成する回路を有している
    ことを特徴とするダイナミックランダムアクセスメモ
    リ。
  21. 【請求項２１】 請求項２０において、前記電圧差を形
    成する回路が、前記関連するセンスアンプに電力が供給
    される前に前記メモリ動作期間中に初期的に活性化され
    且つ前記検知回路が結合されている前記ビット線対のう
    ちの1つのビット線へ接続されているソース／ドレイン
    端子を具備しているトランジスタを有していることを特
    徴とするダイナミックランダムアクセスメモリ。
  22. 【請求項２２】 請求項１９において、前記検知回路
    が、更に、前記シュミットトリガ回路の入力とそれに結
    合されている前記ビット線との間に接続されている伝達
    ゲートトランジスタを有していることを特徴とするダイ
    ナミックランダムアクセスメモリ。
  23. 【請求項２３】 請求項２２において、前記伝達ゲート
    トランジスタは、ほぼ前記関連するセンスアンプに電力
    が供給される時にイネーブルされることを特徴とするダ
    イナミックランダムアクセスメモリ。
  24. 【請求項２４】 請求項２２において、前記検知回路
    が、更に、前記シュミットトリガ回路の入力へ接続され
    ているソース／ドレイン端子を具備しており且つ前記関
    連するセンスアンプに電力が供給される前に前記シュミ
    ットトリガ回路を所定の状態に維持するために前記伝達
    ゲートトランジスタの活性化の前に活性化されるトラン
    ジスタを有していることを特徴とするダイナミックラン
    ダムアクセスメモリ。
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