JPH04298895A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH04298895A JPH04298895A JP3086248A JP8624891A JPH04298895A JP H04298895 A JPH04298895 A JP H04298895A JP 3086248 A JP3086248 A JP 3086248A JP 8624891 A JP8624891 A JP 8624891A JP H04298895 A JPH04298895 A JP H04298895A
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- Japan
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- word line
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- signal
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims abstract description 8
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にワード線選択回路に関する。
特にワード線選択回路に関する。
【０００２】
【従来の技術】図３は従来の半導体記憶回路を示す回路
図であり、ワード線選択回路はＰチャンネルトランジス
タＴ１，Ｔ１１，Ｔ２１，Ｔ３１とＮチャンネルトラン
ジスタ、Ｔ２〜Ｔ６，Ｔ１２〜Ｔ１６，Ｔ２１〜Ｔ２６
，Ｔ３１〜Ｔ３６とインバータ回路１，２，３，４で構
成されており、ＮＯＲ節点はＮ１，Ｎ１１，Ｎ２１，Ｎ
３１で、節点はＮ２，Ｎ３，Ｎ１２，Ｎ１３，Ｎ２２，
Ｎ２３，Ｎ３２，Ｎ３３で示されている。 この半導体記憶回路にはアドレス内部信号Ａｘ０，Ａｘ
０（オーハ゛ーライン），Ａｘ１，Ａｘ１（オーハ゛ー
ライン）と電源電圧ＶＣＣとワード線活性化信号φＷと
ワード線選択信号φＷ１，φＷ２，φＷ３，φＷ４が供
給されている。
図であり、ワード線選択回路はＰチャンネルトランジス
タＴ１，Ｔ１１，Ｔ２１，Ｔ３１とＮチャンネルトラン
ジスタ、Ｔ２〜Ｔ６，Ｔ１２〜Ｔ１６，Ｔ２１〜Ｔ２６
，Ｔ３１〜Ｔ３６とインバータ回路１，２，３，４で構
成されており、ＮＯＲ節点はＮ１，Ｎ１１，Ｎ２１，Ｎ
３１で、節点はＮ２，Ｎ３，Ｎ１２，Ｎ１３，Ｎ２２，
Ｎ２３，Ｎ３２，Ｎ３３で示されている。 この半導体記憶回路にはアドレス内部信号Ａｘ０，Ａｘ
０（オーハ゛ーライン），Ａｘ１，Ａｘ１（オーハ゛ー
ライン）と電源電圧ＶＣＣとワード線活性化信号φＷと
ワード線選択信号φＷ１，φＷ２，φＷ３，φＷ４が供
給されている。
【０００３】図４は従来例の動作を説明するための波形
図である。まず、ワード線選択信号φＷ１が選択される
場合を説明する。
図である。まず、ワード線選択信号φＷ１が選択される
場合を説明する。
【０００４】アドレス内部信号Ａｘ０，Ａｘ１は共に低
レベルであり、ＮＯＲ節点Ｎ１は高レベルのままであり
節点Ｎ２も高レベルである。したがって、ワード線活性
化信号φＷが電源電圧以上の高レベルになったとき（時
刻ｔ１）、節点Ｎ２はトランジスタＴ５のセルフブート
効果で、電源電圧以上レベルに持ち上がり、ワード線選
択信号φＷ１が電源電圧以上の高レベルとなる。まだＮ
ＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１は高レベルから低レベ
ルに落とされるので、節点Ｎ１２，Ｎ２２，Ｎ３２は低
レベルとなり、節点Ｎ１３，Ｎ２３，Ｎ３３は高レベル
となる。したがって、その他のワード線選択信号φＷ２
，φＷ３，φＷ４は低レベルのままである。
レベルであり、ＮＯＲ節点Ｎ１は高レベルのままであり
節点Ｎ２も高レベルである。したがって、ワード線活性
化信号φＷが電源電圧以上の高レベルになったとき（時
刻ｔ１）、節点Ｎ２はトランジスタＴ５のセルフブート
効果で、電源電圧以上レベルに持ち上がり、ワード線選
択信号φＷ１が電源電圧以上の高レベルとなる。まだＮ
ＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１は高レベルから低レベ
ルに落とされるので、節点Ｎ１２，Ｎ２２，Ｎ３２は低
レベルとなり、節点Ｎ１３，Ｎ２３，Ｎ３３は高レベル
となる。したがって、その他のワード線選択信号φＷ２
，φＷ３，φＷ４は低レベルのままである。
【０００５】
【発明が解決しようとする課題】上述のようにワード線
選択信号φＷ１が高レベルになると、対応するワード線
が駆動され、ワード線に接続されたメモリセルが選択さ
れる。そのメモリセルの情報はセンスアンプで増幅され
、この増幅時にグランド線には大電流が流れる。その結
果、グランド線は０Ｖより高く浮き上がり、ノイズが発
生する。
選択信号φＷ１が高レベルになると、対応するワード線
が駆動され、ワード線に接続されたメモリセルが選択さ
れる。そのメモリセルの情報はセンスアンプで増幅され
、この増幅時にグランド線には大電流が流れる。その結
果、グランド線は０Ｖより高く浮き上がり、ノイズが発
生する。
【０００６】このノイズが原因となり、第４図の下で示
すようにＮＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１のグランド
レベルは浮き上がる。このグランドレベルの浮き上がり
は節点Ｎ１２，Ｎ２２，Ｎ３２に伝達され（Ｆ’）、ト
ランジスタＴ１５，Ｔ２５，Ｔ３５はオン状態となり、
ワード線活性化信号φＷとワード線選択信号φＷ１は電
源電圧以上の高レベルから引き落とされ（時刻ｔ２）、
メモリセルの選択状態が不安定になるという問題点があ
った。
すようにＮＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１のグランド
レベルは浮き上がる。このグランドレベルの浮き上がり
は節点Ｎ１２，Ｎ２２，Ｎ３２に伝達され（Ｆ’）、ト
ランジスタＴ１５，Ｔ２５，Ｔ３５はオン状態となり、
ワード線活性化信号φＷとワード線選択信号φＷ１は電
源電圧以上の高レベルから引き落とされ（時刻ｔ２）、
メモリセルの選択状態が不安定になるという問題点があ
った。
【０００７】
【課題を解決するための手段】本発明の要旨は、ワード
線選択回路と、ワード線選択回路で選択されたワード線
に接続されたメモリセルと、電源線と接地線間に接続さ
れメモリセルから読み出されたデータ信号をセンス活性
化信号に応答して差動増幅するセンスアンプ回路とを含
む半導体記憶回路において、上記ワード線選択回路は、
複数のワード線選択信号線を選択的に電源電圧以上の高
レベルに移行させる駆動回路と、該駆動回路の複数の入
力ノードを電源電圧にプリチャージするプリチャージ回
路と、内部アドレス信号に応答して上記複数の入力ノー
ドを選択的に接地線に接続させるデコード回路と、セン
スアンプ回路の活性化時に複数の入力ノードを選択的に
接地線から遮断する遮断トランジスタとを有することで
ある。
線選択回路と、ワード線選択回路で選択されたワード線
に接続されたメモリセルと、電源線と接地線間に接続さ
れメモリセルから読み出されたデータ信号をセンス活性
化信号に応答して差動増幅するセンスアンプ回路とを含
む半導体記憶回路において、上記ワード線選択回路は、
複数のワード線選択信号線を選択的に電源電圧以上の高
レベルに移行させる駆動回路と、該駆動回路の複数の入
力ノードを電源電圧にプリチャージするプリチャージ回
路と、内部アドレス信号に応答して上記複数の入力ノー
ドを選択的に接地線に接続させるデコード回路と、セン
スアンプ回路の活性化時に複数の入力ノードを選択的に
接地線から遮断する遮断トランジスタとを有することで
ある。
【０００８】本発明に係る半導体記憶回路は、ＮＯＲ節
点Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１とグランド線との間に
遮断トランジスタを介在させ、センスアンプ増幅時にこ
のトランジスタをオフさせてグランド線のノイズをＮＯ
Ｒ節点Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１に伝達させなくす
ることを特徴としている。
点Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１とグランド線との間に
遮断トランジスタを介在させ、センスアンプ増幅時にこ
のトランジスタをオフさせてグランド線のノイズをＮＯ
Ｒ節点Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１に伝達させなくす
ることを特徴としている。
【０００９】
【発明の作用】センスアンプが活性化されると、複数の
入力ノードのうち接地されている入力ノードは遮断トラ
ンジスタがオフするので、接地線から電気的に遮断され
る。
入力ノードのうち接地されている入力ノードは遮断トラ
ンジスタがオフするので、接地線から電気的に遮断され
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例に係る半導体記憶回
路を示す回路図である。本実施例では、従来例の構成に
加えトランジスタＴ２，Ｔ３のコモンソース節点Ｎ４と
グランド線間にＮチャンネルトランジスタＴ７を、トラ
ンジスタＴ１２，Ｔ１３のコモンソース節点Ｎ１４とグ
ランド線間にＮチャンネルトランジスタＴ１７を、トラ
ンジスタＴ２２，Ｔ２３のコモンソース節点Ｎ２４とグ
ランド電位間にＮチャンネルトランジスタＴ２７を、ト
ランジスタＴ３２，Ｔ３３のコモンソース節点Ｎ３４と
グランド電位間にＮチャンネルトランジスタＴ３７を接
続している。これらトランジスタＴ７，Ｔ１７，Ｔ２７
，Ｔ３７のゲートはセンス逆相信号φＳで制御されてい
る。
説明する。図１は本発明の一実施例に係る半導体記憶回
路を示す回路図である。本実施例では、従来例の構成に
加えトランジスタＴ２，Ｔ３のコモンソース節点Ｎ４と
グランド線間にＮチャンネルトランジスタＴ７を、トラ
ンジスタＴ１２，Ｔ１３のコモンソース節点Ｎ１４とグ
ランド線間にＮチャンネルトランジスタＴ１７を、トラ
ンジスタＴ２２，Ｔ２３のコモンソース節点Ｎ２４とグ
ランド電位間にＮチャンネルトランジスタＴ２７を、ト
ランジスタＴ３２，Ｔ３３のコモンソース節点Ｎ３４と
グランド電位間にＮチャンネルトランジスタＴ３７を接
続している。これらトランジスタＴ７，Ｔ１７，Ｔ２７
，Ｔ３７のゲートはセンス逆相信号φＳで制御されてい
る。
【００１１】図２は一実施例の動作を説明するための動
作波形図である。ワード線選択信号φＷ１が選択される
場合を例にして説明する。
作波形図である。ワード線選択信号φＷ１が選択される
場合を例にして説明する。
【００１２】選択動作開始前では、アドレス内部信号Ａ
ｘ０，Ａｘ１は共に低レベルであり、ＮＯＲ節点Ｎ１は
、高レベルのままであり、節点Ｎ２も高レベルである。 ワード線活性化信号φＷが時刻ｔ１１に電源電圧以上の
高レベルになると、節点Ｎ２はトランジスタＴ５のセル
フブート効果で電源電圧以上レベルに持ち上がり、ワー
ド線選択信号φＷ１が、電源電圧以上の高レベルとなる
。またＮＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１は高レベルか
ら低レベルに落とされるので、節点Ｎ１２，Ｎ２２，Ｎ
３２は低レベルとなり、節点Ｎ１３，Ｎ２３，Ｎ３３は
高レベルとなる。したがってワード線選択信号φＷ２，
φＷ３，φＷ４は低レベルのままである。
ｘ０，Ａｘ１は共に低レベルであり、ＮＯＲ節点Ｎ１は
、高レベルのままであり、節点Ｎ２も高レベルである。 ワード線活性化信号φＷが時刻ｔ１１に電源電圧以上の
高レベルになると、節点Ｎ２はトランジスタＴ５のセル
フブート効果で電源電圧以上レベルに持ち上がり、ワー
ド線選択信号φＷ１が、電源電圧以上の高レベルとなる
。またＮＯＲ節点Ｎ１１，Ｎ２１，Ｎ３１は高レベルか
ら低レベルに落とされるので、節点Ｎ１２，Ｎ２２，Ｎ
３２は低レベルとなり、節点Ｎ１３，Ｎ２３，Ｎ３３は
高レベルとなる。したがってワード線選択信号φＷ２，
φＷ３，φＷ４は低レベルのままである。
【００１３】その後、対応するワード線が駆動され、該
ワード線に接続されているメモリセルが選択される。メ
モリセルから読み出された情報がセンスアンプで増幅さ
れるとき、グランド線には大電流が流れ、グランド線は
０Ｖより高く浮き上がるノイズが発生する。しかしなが
ら、センス逆相信号φＳはこの時（時刻ｔ１２）高レベ
ルから低レベルに落とされ、グランド線と、節点Ｎ１１
，Ｎ２１，Ｎ３１とは電気的に分離される。その結果、
すでにグランドレベルに移行しているＮＯＲ節点等に浮
き上がりは発生せず、メモリセルは安定した選択状態を
維持できる。
ワード線に接続されているメモリセルが選択される。メ
モリセルから読み出された情報がセンスアンプで増幅さ
れるとき、グランド線には大電流が流れ、グランド線は
０Ｖより高く浮き上がるノイズが発生する。しかしなが
ら、センス逆相信号φＳはこの時（時刻ｔ１２）高レベ
ルから低レベルに落とされ、グランド線と、節点Ｎ１１
，Ｎ２１，Ｎ３１とは電気的に分離される。その結果、
すでにグランドレベルに移行しているＮＯＲ節点等に浮
き上がりは発生せず、メモリセルは安定した選択状態を
維持できる。
【００１４】上記一実施例ではトランジスタＴ５，Ｔ１
５，Ｔ２５，Ｔ３５が第１トランジスタを、トランジス
タＴ６，Ｔ１６，Ｔ２６，Ｔ３６が第２トランジスタを
、トランジスタＴ４，Ｔ１４，Ｔ２４，Ｔ３４が第３ト
ランジスタを、トランジスタＴ１，Ｔ１１，Ｔ２１，Ｔ
３１が第４トランジスタとして機能している。また、複
数の入力ノードはＮ１，Ｎ１１，Ｎ２１，Ｎ３１を示し
ており、トランジスタＴ２，Ｔ１２，Ｔ２２，Ｔ３２と
Ｔ３，Ｔ１３，Ｔ２３，Ｔ３３が複数の第５トランジス
タとして機能している。更に、接地ノードはＮ４，Ｎ１
４，Ｎ２４，Ｎ３４を示している。
５，Ｔ２５，Ｔ３５が第１トランジスタを、トランジス
タＴ６，Ｔ１６，Ｔ２６，Ｔ３６が第２トランジスタを
、トランジスタＴ４，Ｔ１４，Ｔ２４，Ｔ３４が第３ト
ランジスタを、トランジスタＴ１，Ｔ１１，Ｔ２１，Ｔ
３１が第４トランジスタとして機能している。また、複
数の入力ノードはＮ１，Ｎ１１，Ｎ２１，Ｎ３１を示し
ており、トランジスタＴ２，Ｔ１２，Ｔ２２，Ｔ３２と
Ｔ３，Ｔ１３，Ｔ２３，Ｔ３３が複数の第５トランジス
タとして機能している。更に、接地ノードはＮ４，Ｎ１
４，Ｎ２４，Ｎ３４を示している。
【００１５】
【発明の効果】以上説明したように本発明は、ワード線
選択信号回路内のＮＯＲ節点とグランド線間にこれらの
間を電気的に切り離すトランジスタを介在させたので、
センスアンプ増幅時のグランド線のノイズは、ＮＯＲ節
点には伝達されない。したがって、ワード線選択信号の
レベル落ちを防ぐ効果を有する。
選択信号回路内のＮＯＲ節点とグランド線間にこれらの
間を電気的に切り離すトランジスタを介在させたので、
センスアンプ増幅時のグランド線のノイズは、ＮＯＲ節
点には伝達されない。したがって、ワード線選択信号の
レベル落ちを防ぐ効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例の動作を示す波形図である。
【図３】従来例を示す回路図である。
【図４】従来例の動作を示す波形図である。
Ｔ１，Ｔ１１，Ｔ２１，Ｔ３１ Ｐチャンネルトラン
ジスタＴ２〜Ｔ６，Ｔ１２〜Ｔ１６，Ｔ２１〜Ｔ２６，
Ｔ３１〜Ｔ３６，Ｔ７，Ｔ１７，Ｔ２７ Ｎチャンネ
ルトランジスタ１，２，３，４ インバータ回路 Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１ ＮＯＲ節点Ｎ２，Ｎ
３，Ｎ１２，Ｎ１３，Ｎ２２，Ｎ２３，Ｎ３２，Ｎ３３
，Ｎ４，Ｎ１４，Ｎ２４，Ｎ３４節点 Ａｘ０，Ａｘ０（オーハ゛ーライン），Ａｘ１，Ａｘ１
（オーハ゛ーライン） アドレス内部信号 ＶＣＣ 電源電圧 φＷ ワード線活性化信号 φＷ１，φＷ２，φＷ３，φＷ４ ワード線選択信号
φＰ プリチャージ信号 φ５ センス逆相信号
ジスタＴ２〜Ｔ６，Ｔ１２〜Ｔ１６，Ｔ２１〜Ｔ２６，
Ｔ３１〜Ｔ３６，Ｔ７，Ｔ１７，Ｔ２７ Ｎチャンネ
ルトランジスタ１，２，３，４ インバータ回路 Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１ ＮＯＲ節点Ｎ２，Ｎ
３，Ｎ１２，Ｎ１３，Ｎ２２，Ｎ２３，Ｎ３２，Ｎ３３
，Ｎ４，Ｎ１４，Ｎ２４，Ｎ３４節点 Ａｘ０，Ａｘ０（オーハ゛ーライン），Ａｘ１，Ａｘ１
（オーハ゛ーライン） アドレス内部信号 ＶＣＣ 電源電圧 φＷ ワード線活性化信号 φＷ１，φＷ２，φＷ３，φＷ４ ワード線選択信号
φＰ プリチャージ信号 φ５ センス逆相信号
Claims (3)
- 【請求項１】 ワード線選択回路と、ワード線選択回
路で選択されたワード線に接続されたメモリセルと、電
源線と接地線間に接続されメモリセルから読み出された
データ信号をセンス活性化信号に応答して差動増幅する
センスアンプ回路とを含む半導体記憶回路において、上
記ワード線選択回路は、複数のワード線選択信号線を選
択的に電源電圧以上の高レベルに移行させる駆動回路と
、該駆動回路の複数の入力ノードを電源電圧にプリチャ
ージするプリチャージ回路と、内部アドレス信号に応答
して上記複数の入力ノードを選択的に接地線に接続させ
るデコード回路と、センスアンプ回路の活性化時に複数
の入力ノードを選択的に接地線から遮断する遮断トラン
ジスタとを有することを特徴とする半導体記憶回路。 - 【請求項２】 上記駆動回路は、電源電圧以上の高レ
ベルのワード線活性化信号線と接地線との間に直列接続
された第１，第２トランジスタと、入力ノードと第１ト
ランジスタのゲートとの間に接続されゲートに電源電圧
の供給された第３トランジスタと、入力ノードと第２ト
ランジスタのゲートとの間に介在するインバータとで構
成されており、上記プリチャージ回路は電源電圧線と入
力ノードとの間に接続されプリチャージ信号に応答する
第４トランジスタで構成され、上記デコード回路は入力
ノードと接地ノードとの間に接続され内部アドレス信号
が選択的に供給される複数の第５トランジスタで構成さ
れている請求項１記載の半導体記憶回路。 - 【請求項３】 上記遮断トランジスタは接地ノードと
接地線との間に接続されセンス逆相信号に応答する請求
項２記載の半導体記憶回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086248A JPH04298895A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
| US07/858,191 US5323357A (en) | 1991-03-26 | 1992-03-26 | Noise-free semiconductor memory device capable of disconnecting word line decoder from ground terminal |
| KR1019920004926A KR950006300B1 (ko) | 1991-03-26 | 1992-03-26 | 반도체 메모리 회로 |
| DE69221192T DE69221192T2 (de) | 1991-03-26 | 1992-03-26 | Halbleiterspeicherschaltung |
| EP92302663A EP0508652B1 (en) | 1991-03-26 | 1992-03-26 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086248A JPH04298895A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298895A true JPH04298895A (ja) | 1992-10-22 |
Family
ID=13881517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086248A Pending JPH04298895A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5323357A (ja) |
| EP (1) | EP0508652B1 (ja) |
| JP (1) | JPH04298895A (ja) |
| KR (1) | KR950006300B1 (ja) |
| DE (1) | DE69221192T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
| JP2011044701A (ja) * | 2009-07-24 | 2011-03-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (6)
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|---|---|---|---|---|
| KR0135231B1 (ko) * | 1994-08-23 | 1998-04-22 | 김주용 | 고속 테스트 기능을 갖는 메모리 소자 |
| US6097218A (en) * | 1996-12-20 | 2000-08-01 | Lsi Logic Corporation | Method and device for isolating noise sensitive circuitry from switching current noise on semiconductor substrate |
| US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
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