JPH02125525A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02125525A JPH02125525A JP63279776A JP27977688A JPH02125525A JP H02125525 A JPH02125525 A JP H02125525A JP 63279776 A JP63279776 A JP 63279776A JP 27977688 A JP27977688 A JP 27977688A JP H02125525 A JPH02125525 A JP H02125525A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- mos transistor
- type mos
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に０Ｍ０３回路に関する
。
。
一般に、活性化時に接地電位から電源電位以上の電位ま
で遷移する内部クロック信号をアドレス信号やその他の
信号にてデコードして複数ある出力信号の内、所定の出
力のみに伝達する必要が生ずることがある。たとえば、
ＭＯＳダイナミックＲＡＭにおいてはワード駆動信号が
代表的な例として挙げられるが、この場合、スイッチン
グ素子としては、第３図のＱ ｎ ３ ＋第５図のＱ、
、６のようにＮ型ＭＯＳトランジスタを用いることが一
般的であった。たとえば第３図においては、Ｎ型ＭＯＳ
トランジスタＱ ｎ３ ＊ Ｑ ｎ４が直列接続され、
中間節点は出力端子（出力信号をφ２と呼ぶ）、Ｎ型Ｍ
ＯＳトランジスタＱ。４のソースは接地され、Ｎ型ＭＯ
ＳトランジスタＱｎ３のドレインには待機時には接地電
位で活性化時に電源電位以上に上昇する駆動信号φ１が
入力されている。Ｎ型ＭＯＳトランジスタＱ１のゲート
とインバータ回路３の出力と間にはゲート電極が、電源
電位に固定されたＮ型ＭＯＳトランジスタＱｆｉ６が挿
入され、インバータ回路３の入力には、入力信号工、〜
エイを有するＮＡＮＤゲート２の出力が与えられ、この
ＮＡＮＤゲート２の出力は、Ｎ型ＭＯＳトランジスタＱ
ｌ１４のゲートにも供給されている。通常は、第３図に
示された回路が複数膜けられ、駆動信号φ１は共通で、
入力信号工１〜エイはたとえばアドレスの真補信号およ
び回路の動作リスト信号などの組合わせとなっているの
が普通である。次に第４図（ａ）に示された波形図に従
って動作について説明する。
で遷移する内部クロック信号をアドレス信号やその他の
信号にてデコードして複数ある出力信号の内、所定の出
力のみに伝達する必要が生ずることがある。たとえば、
ＭＯＳダイナミックＲＡＭにおいてはワード駆動信号が
代表的な例として挙げられるが、この場合、スイッチン
グ素子としては、第３図のＱ ｎ ３ ＋第５図のＱ、
、６のようにＮ型ＭＯＳトランジスタを用いることが一
般的であった。たとえば第３図においては、Ｎ型ＭＯＳ
トランジスタＱ ｎ３ ＊ Ｑ ｎ４が直列接続され、
中間節点は出力端子（出力信号をφ２と呼ぶ）、Ｎ型Ｍ
ＯＳトランジスタＱ。４のソースは接地され、Ｎ型ＭＯ
ＳトランジスタＱｎ３のドレインには待機時には接地電
位で活性化時に電源電位以上に上昇する駆動信号φ１が
入力されている。Ｎ型ＭＯＳトランジスタＱ１のゲート
とインバータ回路３の出力と間にはゲート電極が、電源
電位に固定されたＮ型ＭＯＳトランジスタＱｆｉ６が挿
入され、インバータ回路３の入力には、入力信号工、〜
エイを有するＮＡＮＤゲート２の出力が与えられ、この
ＮＡＮＤゲート２の出力は、Ｎ型ＭＯＳトランジスタＱ
ｌ１４のゲートにも供給されている。通常は、第３図に
示された回路が複数膜けられ、駆動信号φ１は共通で、
入力信号工１〜エイはたとえばアドレスの真補信号およ
び回路の動作リスト信号などの組合わせとなっているの
が普通である。次に第４図（ａ）に示された波形図に従
って動作について説明する。
初期状態においては、駆動信号φ１は、低電位（接地電
位）である。又、入力信号工、〜工、については、初期
状態においてはすべて低電位であるとする。この状態で
ＮＡＮＤゲート２の出力は高電位、節点Ｎ２は低電位と
なっており、ＭＯＳトランジスタＱ ａｓ ｐ Ｑ ｎ
４はそれぞれ非導通状態、導通状態であり、出力信号φ
２は低電位状態である。時刻ｔ１にて入力信号工、〜工
。が上昇し、電源電位Ｖｃｃに遷移すると、ＮＡＮＤゲ
ート２の出力は反転し、低電位となり、ＭＯＳトランジ
スタＱｎ４は非導通となる。一方節点Ｎ２の電位は上昇
するが、ＭＯＳトランジスタＱｆｉＳのため節点Ｎ２の
電位ハＶ ｃ Ｃ−ＶＴ ＣＶＴ＋！ＭＯＳ ） ５７
ジスタＱ ａ ｓ ノしきい値電圧）にとどまる。この
時ＭＯＳトランジスタＱ。、は導通状態となるが、駆動
信号φ１が低電位のため出力信号φ２は低電位のままで
あり、ＭＯＳトランジスタＱ、、３のチャネルと節点Ｎ
２（ゲート電極）の間に存在する容量が充電されたこと
になる。その後、時刻ｔ２に駆動信号φ１が上昇し、電
源電位以上の電位まで遷移したとすると、上述のＭＯＳ
トランジスタＱｎ３のチャネルとゲート電極との間の容
量により節点Ｎ２の電位が、電源電位以上まで押し上げ
られる。（いわゆるセルフブート効果）駆動信号φ１の
上昇に伴って節点Ｎ２がＶｃｃ−ＶＴから上昇する際に
ＭＯＳトランジスタＱ１が非導通状態になるため節点Ｎ
２の浮遊容量の電位のみを押し上げることとなり、所望
の電位まで上昇させることができる。従って出力信号φ
２も電源電位以上の電位まで達することになる。すなわ
ち、本従来例においては、上述のごとく、ＭＯＳトラン
ジスタＱ□２のゲート容量の充電が充分なされることが
重要で、ｔｌからｔ２までの時間が重要な設計事項とな
る。
位）である。又、入力信号工、〜工、については、初期
状態においてはすべて低電位であるとする。この状態で
ＮＡＮＤゲート２の出力は高電位、節点Ｎ２は低電位と
なっており、ＭＯＳトランジスタＱ ａｓ ｐ Ｑ ｎ
４はそれぞれ非導通状態、導通状態であり、出力信号φ
２は低電位状態である。時刻ｔ１にて入力信号工、〜工
。が上昇し、電源電位Ｖｃｃに遷移すると、ＮＡＮＤゲ
ート２の出力は反転し、低電位となり、ＭＯＳトランジ
スタＱｎ４は非導通となる。一方節点Ｎ２の電位は上昇
するが、ＭＯＳトランジスタＱｆｉＳのため節点Ｎ２の
電位ハＶ ｃ Ｃ−ＶＴ ＣＶＴ＋！ＭＯＳ ） ５７
ジスタＱ ａ ｓ ノしきい値電圧）にとどまる。この
時ＭＯＳトランジスタＱ。、は導通状態となるが、駆動
信号φ１が低電位のため出力信号φ２は低電位のままで
あり、ＭＯＳトランジスタＱ、、３のチャネルと節点Ｎ
２（ゲート電極）の間に存在する容量が充電されたこと
になる。その後、時刻ｔ２に駆動信号φ１が上昇し、電
源電位以上の電位まで遷移したとすると、上述のＭＯＳ
トランジスタＱｎ３のチャネルとゲート電極との間の容
量により節点Ｎ２の電位が、電源電位以上まで押し上げ
られる。（いわゆるセルフブート効果）駆動信号φ１の
上昇に伴って節点Ｎ２がＶｃｃ−ＶＴから上昇する際に
ＭＯＳトランジスタＱ１が非導通状態になるため節点Ｎ
２の浮遊容量の電位のみを押し上げることとなり、所望
の電位まで上昇させることができる。従って出力信号φ
２も電源電位以上の電位まで達することになる。すなわ
ち、本従来例においては、上述のごとく、ＭＯＳトラン
ジスタＱ□２のゲート容量の充電が充分なされることが
重要で、ｔｌからｔ２までの時間が重要な設計事項とな
る。
一方入力信号工、〜工、の内の少なくとも１つの信号が
低電位のままであると、ＮＡＮＤゲート２の出力は、初
期状態のまま高電位であり、節点Ｎ２も同様低電位のま
まで、ＭＯＳトランジスタＱ、３゜Ｑ、、４は、それぞ
れ非導通、導通状態で、駆動信号φ１が上昇しても第４
図（ａ）に破線で示すように出力信号φ２は低電位のま
まということになる。
低電位のままであると、ＮＡＮＤゲート２の出力は、初
期状態のまま高電位であり、節点Ｎ２も同様低電位のま
まで、ＭＯＳトランジスタＱ、３゜Ｑ、、４は、それぞ
れ非導通、導通状態で、駆動信号φ１が上昇しても第４
図（ａ）に破線で示すように出力信号φ２は低電位のま
まということになる。
また、第５図に第２の従来例を示す。第３図と構成上基
本的には同様であるが、入力停号工１〜１、が入力され
ているのはＮＯＲゲート４であり、その出力が直接ＭＯ
３トランジスタＱ１１．のドレインに接続され、また反
転信号が、ＭＯＳトランジスタＱ。７にゲートに接続さ
れている点が異なる。
本的には同様であるが、入力停号工１〜１、が入力され
ているのはＮＯＲゲート４であり、その出力が直接ＭＯ
３トランジスタＱ１１．のドレインに接続され、また反
転信号が、ＭＯＳトランジスタＱ。７にゲートに接続さ
れている点が異なる。
初期状態において第３図の例と同様駆動信号φ１および
入力信号工、〜Ｉ−ますべて低電位とすると、ＮＯＲゲ
ート４の出力は高電位（電源電位ｖｃｃ）であり、節点
Ｎ３はＶｃ ｃ ＶＴ’ （Ｖ？’ はＭＯＳトラ
ンジスタＱ。のしきい値電圧）の状態でＭＯＳトランジ
スタＱ。６は導通状態、一方インバータ回路５によって
反転された信号がゲートに与えられたＭＯＳトランジス
タＱ７７は非導通状態で待機している。この状態で駆動
信号φ１は、低電位であるため、出力信号φ２も低電位
である。
入力信号工、〜Ｉ−ますべて低電位とすると、ＮＯＲゲ
ート４の出力は高電位（電源電位ｖｃｃ）であり、節点
Ｎ３はＶｃ ｃ ＶＴ’ （Ｖ？’ はＭＯＳトラ
ンジスタＱ。のしきい値電圧）の状態でＭＯＳトランジ
スタＱ。６は導通状態、一方インバータ回路５によって
反転された信号がゲートに与えられたＭＯＳトランジス
タＱ７７は非導通状態で待機している。この状態で駆動
信号φ１は、低電位であるため、出力信号φ２も低電位
である。
第６図（ａ）の波形図を参照すると、時刻ｔ１において
入力信号工、〜工、が変化することなくすべて低電位の
ままであると時刻ｔ２において駆動信号φｌが接地電位
から電源電位以上の電位まで上昇すると、第３図の従来
例での説明と同様にＭＯＳトランジスタＱａｓのゲート
容量によって節点Ｎ３が電位が押し上げられ電源電位以
上の電位まで達し、出力信号φ２も電源電位以上の電位
まで上昇することになる。一方時刻ｔ１にて入力信号工
、〜工、の内の１つの信号でも上昇すると（破線）ＮＯ
Ｒゲート４の出力が反転し、節点Ｎ３は低電位となりＭ
ＯＳトランジスタＱｎｓは非導通状態となり、ＭＯＳト
ランジスタＱｎｒについてはゲート電位が上昇し、導通
状態となり出力信号φ２は、その後駆動信号φ１が上昇
しても低電位のままとどまる。
入力信号工、〜工、が変化することなくすべて低電位の
ままであると時刻ｔ２において駆動信号φｌが接地電位
から電源電位以上の電位まで上昇すると、第３図の従来
例での説明と同様にＭＯＳトランジスタＱａｓのゲート
容量によって節点Ｎ３が電位が押し上げられ電源電位以
上の電位まで達し、出力信号φ２も電源電位以上の電位
まで上昇することになる。一方時刻ｔ１にて入力信号工
、〜工、の内の１つの信号でも上昇すると（破線）ＮＯ
Ｒゲート４の出力が反転し、節点Ｎ３は低電位となりＭ
ＯＳトランジスタＱｎｓは非導通状態となり、ＭＯＳト
ランジスタＱｎｒについてはゲート電位が上昇し、導通
状態となり出力信号φ２は、その後駆動信号φ１が上昇
しても低電位のままとどまる。
すなわち、第３図、第５図の２つの従来例は共に駆動信
号φ１と出力信号φ２の間にＮ型ＭＯＳトランジスタＱ
ｎ ３ ｒ Ｑ ｎ ６を挿入し、入力信号Ｉ、〜工
□のデコード信号をゲートに与えることによりスイッチ
ングを行ない、さらにＭＯＳトランジスタＱ ｎ ｓ
ｒ Ｑ ａ ａを設けることによりセルフブート効果を
利用して、電源電位以上まで上昇する駆動信号φ１を出
力信号φ２へ伝達する点で同様の動作をするが、異なる
点は、初期状態にて、上述のように駆動信号φ、と出力
信号φ２の間に挿入されたＭＯＳトランジスタＱ、ｓ、
Ｑ。６がそれぞれ非導通状態であることと導通状態であ
る点である。すなわち、複数組このような回路が存在し
て、入力信号■１〜ＩｍによってＭＯ，Ｓトランジスタ
Ｑ＋＋３あるいはＱ、が導通状態にあり駆動信号φ１が
そのまま出力信号φ、に伝達される場合を“選択状態Ｉ
Ｉ ＭＯＳトランジスタＱ。３あるいはＱ ｎ ｅが非
導通状態で駆動信号φ１によらず出力信号φ２が低電位
のままの場合を“非選択状態”と呼ぶとする。
号φ１と出力信号φ２の間にＮ型ＭＯＳトランジスタＱ
ｎ ３ ｒ Ｑ ｎ ６を挿入し、入力信号Ｉ、〜工
□のデコード信号をゲートに与えることによりスイッチ
ングを行ない、さらにＭＯＳトランジスタＱ ｎ ｓ
ｒ Ｑ ａ ａを設けることによりセルフブート効果を
利用して、電源電位以上まで上昇する駆動信号φ１を出
力信号φ２へ伝達する点で同様の動作をするが、異なる
点は、初期状態にて、上述のように駆動信号φ、と出力
信号φ２の間に挿入されたＭＯＳトランジスタＱ、ｓ、
Ｑ。６がそれぞれ非導通状態であることと導通状態であ
る点である。すなわち、複数組このような回路が存在し
て、入力信号■１〜ＩｍによってＭＯ，Ｓトランジスタ
Ｑ＋＋３あるいはＱ、が導通状態にあり駆動信号φ１が
そのまま出力信号φ、に伝達される場合を“選択状態Ｉ
Ｉ ＭＯＳトランジスタＱ。３あるいはＱ ｎ ｅが非
導通状態で駆動信号φ１によらず出力信号φ２が低電位
のままの場合を“非選択状態”と呼ぶとする。
第３図の例では初期状態ではすべて非選択状態であり、
その後の入力信号１１〜工、の変化により１つの選択さ
れたＭＯＳトランジスタＱ１３を導通させる。第５図の
例では、初期状態ではすべて選択状態であり、その後の
入力信号■１〜工いの変化により１つの選択されたもの
以外のＭＯＳトランジスタＱ。６のゲート電位を下降さ
せ非導通化させる点が、最も異なる点である。
その後の入力信号１１〜工、の変化により１つの選択さ
れたＭＯＳトランジスタＱ１３を導通させる。第５図の
例では、初期状態ではすべて選択状態であり、その後の
入力信号■１〜工いの変化により１つの選択されたもの
以外のＭＯＳトランジスタＱ。６のゲート電位を下降さ
せ非導通化させる点が、最も異なる点である。
上述した従来のＭＯ３回路では、入力信号工、〜１、の
状態が決定される時刻ｔ１と駆動信号φ１が上昇しはじ
める時刻ｔ２の間隔が非常に重要な設計要素となってお
り、動作速度を実現させるためにｔｌ、ｔ２間を短かく
すると下記のような種々の問題を生じ、製造プロセスの
ゆらぎやチップ上のレイアウトによる内部の信号のスキ
ューによって動作の安定性が著しく低下し、歩留の低下
を招く結果となる。
状態が決定される時刻ｔ１と駆動信号φ１が上昇しはじ
める時刻ｔ２の間隔が非常に重要な設計要素となってお
り、動作速度を実現させるためにｔｌ、ｔ２間を短かく
すると下記のような種々の問題を生じ、製造プロセスの
ゆらぎやチップ上のレイアウトによる内部の信号のスキ
ューによって動作の安定性が著しく低下し、歩留の低下
を招く結果となる。
たとえば上述の内部信号のスキューとして説明の便宜上
以下入力信号工、〜エエの決定される時刻ｔ１と駆動信
号φ１が上昇する時刻ｔ２が本来あるべき順序でなく逆
転した例について問題点を説明する。第３図の例では、
第４図（ｂ）に示すように、初期状態のまま節点Ｎ２が
低電位でＭＯ３トランジスタＱ、、３が非導通状態で駆
動信号φ１が上昇してしまい、その後に入力信号１１〜
工、が上昇することにより、選択されたＭＯＳトランジ
スタＱａ３のゲート電位が上昇すると、ＭＯＳトランジ
スタＱｉ３のゲート容量によるブート効果は期待できず
、節点ＮｚはＶｃ ｃ ＶＴ （ＶＴはＭＯ８） ラ
７ジスタＱ、、！のしきい値電圧）にとどまり、出力信
号φ２はＶｃ Ｃ−２ＶＴ （ＭＯＳトランジスタＱ
ａｓ ｒ Ｑ ｎ６のしきい値電圧を共にＶ、とする）
となり、著しい電位不足を招く。この場合、１トランジ
スタ型ダイナミックＲＡＭのワード駆動回路に本従来例
を用いたとすると、ワード線の電位不足のため読み出し
信号の不足、書き込み不良などを生じ、著しく動作が不
安定となる。
以下入力信号工、〜エエの決定される時刻ｔ１と駆動信
号φ１が上昇する時刻ｔ２が本来あるべき順序でなく逆
転した例について問題点を説明する。第３図の例では、
第４図（ｂ）に示すように、初期状態のまま節点Ｎ２が
低電位でＭＯ３トランジスタＱ、、３が非導通状態で駆
動信号φ１が上昇してしまい、その後に入力信号１１〜
工、が上昇することにより、選択されたＭＯＳトランジ
スタＱａ３のゲート電位が上昇すると、ＭＯＳトランジ
スタＱｉ３のゲート容量によるブート効果は期待できず
、節点ＮｚはＶｃ ｃ ＶＴ （ＶＴはＭＯ８） ラ
７ジスタＱ、、！のしきい値電圧）にとどまり、出力信
号φ２はＶｃ Ｃ−２ＶＴ （ＭＯＳトランジスタＱ
ａｓ ｒ Ｑ ｎ６のしきい値電圧を共にＶ、とする）
となり、著しい電位不足を招く。この場合、１トランジ
スタ型ダイナミックＲＡＭのワード駆動回路に本従来例
を用いたとすると、ワード線の電位不足のため読み出し
信号の不足、書き込み不良などを生じ、著しく動作が不
安定となる。
一方、第５図の例では、第６図（ｂ）に示すように、駆
動信号φ１が先に上昇してしまうと、前述のように、初
期状態にてすべてのＭＯＳトランジスタＱ。６が選択状
態で導通しているためすべての出力信号φ２が上昇を始
めてしまうとことになる。
動信号φ１が先に上昇してしまうと、前述のように、初
期状態にてすべてのＭＯＳトランジスタＱ。６が選択状
態で導通しているためすべての出力信号φ２が上昇を始
めてしまうとことになる。
すなわち、本来非選択であるべき出力信号φ２まで一度
上昇してその後入力信号工、〜工□が決定すると下降す
るという現象が生ずる。これも１トランジスタ型ダイナ
ミックＲＡＭのワード駆動回路の例では、いわゆる“多
重選択°′を生じ、本来アクセスするべきワード線以外
のワードを上昇もしくは浮き上がらせメモリセルの情報
を破壊してしまうため不良となってしまう。
上昇してその後入力信号工、〜工□が決定すると下降す
るという現象が生ずる。これも１トランジスタ型ダイナ
ミックＲＡＭのワード駆動回路の例では、いわゆる“多
重選択°′を生じ、本来アクセスするべきワード線以外
のワードを上昇もしくは浮き上がらせメモリセルの情報
を破壊してしまうため不良となってしまう。
本発明の半導体装置は、Ｐ型ＭＯ３トランジスタと第１
のＮ型ＭＯ３トランジスタが互いにドレインを共通節点
として直列接続され、前記第１のＮ型ＭＯＳトランジス
タのゲート電極には直接。
のＮ型ＭＯ３トランジスタが互いにドレインを共通節点
として直列接続され、前記第１のＮ型ＭＯＳトランジス
タのゲート電極には直接。
前記Ｐ型ＭＯＳトランジスタには、ゲート電極が電源電
位である第２のＮ型ＭＯＳトランジスタを介してそれぞ
れ制御信号が供給され、前記第１のＮ型ＭＯＳトランジ
スタのソースは接地電位、前記Ｐ型ＭＯＳトランジスタ
のソースには駆動信号が与えられ、前記Ｐ型ＭＯＳトラ
ンジスタのソース・ゲート間には容量素子が形成され、
前記Ｐ型ＭＯＳトランジスタは、同一半導体チップ内の
他のＭＯＳトランジスタとは共有しない独立のＮ型ウェ
ル領域の主表面上に形成されており、前記Ｎ型ウェルと
前記Ｐ型ＭＯＳトランジスタのソースとは接続されてい
る特徴を有している。
位である第２のＮ型ＭＯＳトランジスタを介してそれぞ
れ制御信号が供給され、前記第１のＮ型ＭＯＳトランジ
スタのソースは接地電位、前記Ｐ型ＭＯＳトランジスタ
のソースには駆動信号が与えられ、前記Ｐ型ＭＯＳトラ
ンジスタのソース・ゲート間には容量素子が形成され、
前記Ｐ型ＭＯＳトランジスタは、同一半導体チップ内の
他のＭＯＳトランジスタとは共有しない独立のＮ型ウェ
ル領域の主表面上に形成されており、前記Ｎ型ウェルと
前記Ｐ型ＭＯＳトランジスタのソースとは接続されてい
る特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。従来例同様
工、〜工、は入力信号、φ１は駆動信号。
工、〜工、は入力信号、φ１は駆動信号。
φ２は出力信号ｅ ＱＰＩはＰＪ！ＭＯＳトランジスタ
。
。
Ｑゎｌ＊Ｑａ！はＮ型ＭＯＳトランジスタ、Ｃは容量素
子で、場合によっては、Ｐ型ＭＯ３トランジスタＱＰＩ
のゲート容量で代用可能なものである。入力信号工、〜
工、はＮＡＮＤゲート１に入力されその出力はＮ型ＭＯ
ＳトランジスタＱｎｌのゲートに与えられ、またゲート
に電源電位を与えられたＮ型ＭＯＳトランジスタＱ、、
２を介してＰ型ＭＯ３トランジスタＱＰＩのゲートにも
与えらｈている。Ｎ型ＭＯＳトランジスタＱ、、１のソ
ースは接地電位。
子で、場合によっては、Ｐ型ＭＯ３トランジスタＱＰＩ
のゲート容量で代用可能なものである。入力信号工、〜
工、はＮＡＮＤゲート１に入力されその出力はＮ型ＭＯ
ＳトランジスタＱｎｌのゲートに与えられ、またゲート
に電源電位を与えられたＮ型ＭＯＳトランジスタＱ、、
２を介してＰ型ＭＯ３トランジスタＱＰＩのゲートにも
与えらｈている。Ｎ型ＭＯＳトランジスタＱ、、１のソ
ースは接地電位。
ドレインは、出力信号φｓｒ Ｐ型ＭＯＳトランジスタ
Ｑｐｔのソースには入力信号φ１が与えられ、ドレイン
は出力信号φ２が接続されている。Ｐ型ＭＯＳトランジ
スタＱＰＩは、他のＰ型ＭＯＳトランジスタとは共有し
ない独立したＮ型ウェル内に形成されたものであって、
このＮ型ウェルは入力信号φ１に接続されている。
Ｑｐｔのソースには入力信号φ１が与えられ、ドレイン
は出力信号φ２が接続されている。Ｐ型ＭＯＳトランジ
スタＱＰＩは、他のＰ型ＭＯＳトランジスタとは共有し
ない独立したＮ型ウェル内に形成されたものであって、
このＮ型ウェルは入力信号φ１に接続されている。
第２図（ａ） （ｂ）を参照しながら説明する。初期状
態については従来例同様、入力信号１１〜Ｉｍおよび駆
動信号φ１は低電位の状態である。この時ＮＡＮＤゲー
ト１の出力は、高電位で、Ｎ型ＭＯＳトランジスタＱＩ
ｌｌは導通状態、節点Ｎ１はＶｃｃＶＴ（ＶＴはＮ型Ｍ
ＯＳトランジスタＱｉｆｆｉのしきい値電圧）であり、
入力信号φ、低電位のためＰ型ＭＯ３トランジスタＱ
ｐ Ｉｔ家非導通状態である。
態については従来例同様、入力信号１１〜Ｉｍおよび駆
動信号φ１は低電位の状態である。この時ＮＡＮＤゲー
ト１の出力は、高電位で、Ｎ型ＭＯＳトランジスタＱＩ
ｌｌは導通状態、節点Ｎ１はＶｃｃＶＴ（ＶＴはＮ型Ｍ
ＯＳトランジスタＱｉｆｆｉのしきい値電圧）であり、
入力信号φ、低電位のためＰ型ＭＯ３トランジスタＱ
ｐ Ｉｔ家非導通状態である。
従って出力信号φ２は低電位である。第２図（ａ）は、
先に入力信号工、〜工、の決定（時刻１＋）がなされ、
その後（時刻ｔり駆動信号φ１が上昇する場合である。
先に入力信号工、〜工、の決定（時刻１＋）がなされ、
その後（時刻ｔり駆動信号φ１が上昇する場合である。
入力信号工、〜工、すべてが上昇し、電源電位になると
“選択された状態”となりＮＡＮＤゲート１の出力が反
転し、低電位となり、Ｎ型ＭＯＳトランジスタＱ、Ｉは
非導通状態となり、節点Ｎ＋の電位も下降し、接地電位
となる。その後に時刻ｔ８に駆動信号φ１が接地電位か
ら電源電位以上の電位まで上昇すると、Ｐ型ＭＯＳトラ
ンジスタＱＰ１が導通し、出力信号φ２は、入力信号φ
１に追従し、電源以上の電位まで到達する。この際Ｎ型
ウェルはＰ型ＭＯＳトランジスタＱＰ１のソースに接続
されているので駆動信号φ１が電源電位以上に上昇して
もウェルへ電流が流りたり、Ｐ型ＭＯＳトランジスタの
しきい値が変化したりしない、また、Ｐ型ＭＯＳトラン
ジスタＱＰ、のチャネルとゲート間の容量、また容量素
子があろうとも、Ｎ型ＭＯＳトランジスタＣ＋＋２が導
通状態のため節点Ｎ１の電位が押し上げられることはな
い。
“選択された状態”となりＮＡＮＤゲート１の出力が反
転し、低電位となり、Ｎ型ＭＯＳトランジスタＱ、Ｉは
非導通状態となり、節点Ｎ＋の電位も下降し、接地電位
となる。その後に時刻ｔ８に駆動信号φ１が接地電位か
ら電源電位以上の電位まで上昇すると、Ｐ型ＭＯＳトラ
ンジスタＱＰ１が導通し、出力信号φ２は、入力信号φ
１に追従し、電源以上の電位まで到達する。この際Ｎ型
ウェルはＰ型ＭＯＳトランジスタＱＰ１のソースに接続
されているので駆動信号φ１が電源電位以上に上昇して
もウェルへ電流が流りたり、Ｐ型ＭＯＳトランジスタの
しきい値が変化したりしない、また、Ｐ型ＭＯＳトラン
ジスタＱＰ、のチャネルとゲート間の容量、また容量素
子があろうとも、Ｎ型ＭＯＳトランジスタＣ＋＋２が導
通状態のため節点Ｎ１の電位が押し上げられることはな
い。
次に入力信号工、〜工、の少なくとも１個の入力信号が
低電位のままであると、（破線）“非選択状態”であり
、ＮＡＮＤゲート１の出力は反転せず高電位のままで節
点ＮｌはＶｃｃ−Ｖｔの電位である。そこで時刻ｔ２に
駆動信号φ１が上昇すると結合容量Ｃによって節点Ｎ、
の電位は押し上げられ電源電位以上の電位となりＰ型Ｍ
ＯＳトランジスタＱＰＩは決して導通状態になることは
ない。
低電位のままであると、（破線）“非選択状態”であり
、ＮＡＮＤゲート１の出力は反転せず高電位のままで節
点ＮｌはＶｃｃ−Ｖｔの電位である。そこで時刻ｔ２に
駆動信号φ１が上昇すると結合容量Ｃによって節点Ｎ、
の電位は押し上げられ電源電位以上の電位となりＰ型Ｍ
ＯＳトランジスタＱＰＩは決して導通状態になることは
ない。
従って出力信号φ、は、低電位のままである。
第２図（ｂ）は駆動信号φ１の上昇の後に入力信号工、
〜工、が決定された場合である。初期状態において節点
Ｎ１はＶｃｃ−Ｖｒの電位に充電されている０節点Ｎ１
は、まず駆動信号φ、が上昇すると、選択されるべきも
のも選択されるべきでないものもすべて結合容量Ｃによ
って押し上げられ、電源電位以上の電位まで達する。こ
の時点でＰ型ＭＯＳトランジスタＱＰＩはすべて非導通
状態で出力信号φ２は低電位のままである。その後時刻
ｔ１で入力信号１１〜■、が決定され、すべて高電位と
なり、“１選択された″場合は、ＮＡＮＤゲート１の出
力が反転し、低電位となり、節点Ｎ１の電位を下降させ
る。従ってこの時、Ｐ型ＭＯＳトランジスタＱ ｐ ＋
は導通状態となり、出力信号φ２は、電源以上の電位ま
で上昇できる。
〜工、が決定された場合である。初期状態において節点
Ｎ１はＶｃｃ−Ｖｒの電位に充電されている０節点Ｎ１
は、まず駆動信号φ、が上昇すると、選択されるべきも
のも選択されるべきでないものもすべて結合容量Ｃによ
って押し上げられ、電源電位以上の電位まで達する。こ
の時点でＰ型ＭＯＳトランジスタＱＰＩはすべて非導通
状態で出力信号φ２は低電位のままである。その後時刻
ｔ１で入力信号１１〜■、が決定され、すべて高電位と
なり、“１選択された″場合は、ＮＡＮＤゲート１の出
力が反転し、低電位となり、節点Ｎ１の電位を下降させ
る。従ってこの時、Ｐ型ＭＯＳトランジスタＱ ｐ ＋
は導通状態となり、出力信号φ２は、電源以上の電位ま
で上昇できる。
また、入力信号１１〜工、の内の１個の入力信号でも低
電位のままであるとＮＡＮＤゲート１の出力は反転せず
高電位のままであり、節点Ｎ１の電位は、電源電位以上
の電位を維持する。このためＰ型ＭＯＳトランジスタＱ
ＰＩは非導通で“非選択状態″の出力信号φ２は低電位
のままで上昇しない 〔発明の効果〕 以上説明したように本発明は、Ｐ型ＭＯＳトランジスタ
とブートストラップ容量を利用することにより電源電位
以上まで上昇する駆動信号を入力信号のデコード信号に
よってスイッチングすることが可能であり、入力信号と
駆動信号とのスキューにより、出力信号の“′多重選択
”や出力電位の著しい低下を招くことがないため、高速
かつ安定な動作を期待できるものである。
電位のままであるとＮＡＮＤゲート１の出力は反転せず
高電位のままであり、節点Ｎ１の電位は、電源電位以上
の電位を維持する。このためＰ型ＭＯＳトランジスタＱ
ＰＩは非導通で“非選択状態″の出力信号φ２は低電位
のままで上昇しない 〔発明の効果〕 以上説明したように本発明は、Ｐ型ＭＯＳトランジスタ
とブートストラップ容量を利用することにより電源電位
以上まで上昇する駆動信号を入力信号のデコード信号に
よってスイッチングすることが可能であり、入力信号と
駆動信号とのスキューにより、出力信号の“′多重選択
”や出力電位の著しい低下を招くことがないため、高速
かつ安定な動作を期待できるものである。
第１図は本発明の半導体装置の実施例の回路図、第２図
（ａ） （ｂ）は、本実施例の動作波形図、第３図は、
従来例１の回路図、第４図（ａ） （ｂ）は、従来例１
の動作波形図、第５図は、従来例２の回路図、第６図（
ａ） （ｂ）は従来例２の動作波形図をそれぞれ示す。 １．２・・・・・・ＮＡＮＤ’７’−）、３．５・・・
・・・インバータ、４・・・・・・ＮＯＲゲート、■１
〜工。・・・・・・入力信号、φ１・・・・・・駆動信
号、φ２・・・・・・出力信号、Ｎｌ＋Ｎ ｔ 、 Ｎ
３・・・・・・節点、Ｑ、・・・・・・Ｎ型ＭＯＳト
ランジスタ、ＱＰ・・・・・・Ｐ型ＭＯＳトランジスタ
。 代理人 弁理士 内 原 晋 第１ 図 ｒ（ｌン （１：１〕 第２ 図 （（Ｉ） 第３図 ｙｙ４図 山う
（ａ） （ｂ）は、本実施例の動作波形図、第３図は、
従来例１の回路図、第４図（ａ） （ｂ）は、従来例１
の動作波形図、第５図は、従来例２の回路図、第６図（
ａ） （ｂ）は従来例２の動作波形図をそれぞれ示す。 １．２・・・・・・ＮＡＮＤ’７’−）、３．５・・・
・・・インバータ、４・・・・・・ＮＯＲゲート、■１
〜工。・・・・・・入力信号、φ１・・・・・・駆動信
号、φ２・・・・・・出力信号、Ｎｌ＋Ｎ ｔ 、 Ｎ
３・・・・・・節点、Ｑ、・・・・・・Ｎ型ＭＯＳト
ランジスタ、ＱＰ・・・・・・Ｐ型ＭＯＳトランジスタ
。 代理人 弁理士 内 原 晋 第１ 図 ｒ（ｌン （１：１〕 第２ 図 （（Ｉ） 第３図 ｙｙ４図 山う
Claims (1)
- Ｐ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジス
タが互いにドレインを共通節点として直列接続され、前
記第１のＮ型ＭＯＳトランジスタのゲート電極には直接
、前記Ｐ型ＭＯＳトランジスタにはゲート電極が電源電
位である第２のＮ型ＭＯＳトランジスタを介してそれぞ
れに制御信号が供給され、前記第１のＮ型ＭＯＳトラン
ジスタのソースは接地電位、前記Ｐ型ＭＯＳトランジス
タのソースには駆動信号が与えられ、前記Ｐ型ＭＯＳト
ラジスタのソース・ゲート間には容量素子が形成され、
前記Ｐ型ＭＯＳトランジスタは、同一半導体チップ内の
他のＭＯＳトランジスタとは共有しない独立のＮ型ウェ
ル領域に形成されており、前記Ｎ型ウェルと前記Ｐ型Ｍ
ＯＳトランジスタのソースとは接続されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279776A JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279776A JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125525A true JPH02125525A (ja) | 1990-05-14 |
| JP2550684B2 JP2550684B2 (ja) | 1996-11-06 |
Family
ID=17615760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279776A Expired - Fee Related JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550684B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| US7071735B2 (en) | 2004-04-29 | 2006-07-04 | Samsung Sdi Co., Ltd. | Level shifter and panel display using the same |
| JP2011044701A (ja) * | 2009-07-24 | 2011-03-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526044A (en) * | 1975-07-04 | 1977-01-18 | Toko Inc | Dynamic decoder circuit |
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
-
1988
- 1988-11-04 JP JP63279776A patent/JP2550684B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526044A (en) * | 1975-07-04 | 1977-01-18 | Toko Inc | Dynamic decoder circuit |
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| US7071735B2 (en) | 2004-04-29 | 2006-07-04 | Samsung Sdi Co., Ltd. | Level shifter and panel display using the same |
| JP2011044701A (ja) * | 2009-07-24 | 2011-03-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9779679B2 (en) | 2009-07-24 | 2017-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9875713B2 (en) | 2009-07-24 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10810961B2 (en) | 2009-07-24 | 2020-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2021119380A (ja) * | 2009-07-24 | 2021-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11373615B2 (en) | 2009-07-24 | 2022-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11663989B2 (en) | 2009-07-24 | 2023-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550684B2 (ja) | 1996-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477176A (en) | Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory | |
| KR970003809B1 (ko) | 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 | |
| KR930006843B1 (ko) | 반도체 집적회로 | |
| KR970008786B1 (ko) | 반도체 집적회로 | |
| KR910009077B1 (ko) | 전압레벨 변환회로 | |
| US4616143A (en) | High voltage bootstrapping buffer circuit | |
| JPH0143464B2 (ja) | ||
| US4514829A (en) | Word line decoder and driver circuits for high density semiconductor memory | |
| US6072354A (en) | Semiconductor device output buffer circuit for LSI | |
| US5818790A (en) | Method for driving word lines in semiconductor memory device | |
| KR960003967B1 (ko) | 디코더 회로 | |
| US7382177B2 (en) | Voltage charge pump and method of operating the same | |
| EP0063357B1 (en) | Drive circuit | |
| KR910009408B1 (ko) | 반도체기억장치 | |
| US4554469A (en) | Static bootstrap semiconductor drive circuit | |
| JPH02125525A (ja) | 半導体装置 | |
| KR100497688B1 (ko) | 저전압플래시eeprom메모리용행구동회로 | |
| JPH10106268A (ja) | 半導体記憶装置 | |
| KR100255542B1 (ko) | 구동 n-채널 트랜지스터를 갖는 플립-플롭 회로 타입의 스태틱 반도체 메모리 | |
| EP0102485A2 (en) | Semiconductor memory | |
| US20230352096A1 (en) | Configuration control circuit of flash-type field programmable gate array (fpga) capable of suppressing programming interference | |
| JPH0746509B2 (ja) | スタテイツクｒａｍ | |
| JPS63175293A (ja) | ダイナミツク型ｒａｍ | |
| KR100232893B1 (ko) | 반도체 메모리 장치용 로우 디코더 | |
| KR920008054B1 (ko) | 신호라인에 대한 전송회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |