KR910009077B1 - 전압레벨 변환회로 - Google Patents

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스미오 다나카
시게루 아츠미
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

전압레벨 변환회로
제1도는 통상적인 EPROM의 구성을 도시한 회로도.
제2도는 종래의 전압레벨 변환회로의 구성을 도시한 회로도.
제3도는 종래의 다른 전압레벨 변환회로를 도시한 회로도.
제4도는 본 발명의 실시예에 따른 전압레벨 변환회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
VCC: 독출레벨전압 VPP: 데이터기입레벨전압
Figure kpo00001
: 기입인에이블신호
Figure kpo00002
: 기입데이터
13,20 : 전압레벨 변환회로 17 : 열디코더
18 : 행디코더 29,30,40,41 : 인버터
31,32,42,43 : 전송게이트 트랜지스터 52 : 게이트수단
44,49 : MOS캐패시터 VSS: 접지레벨전압
[적용분야]
본 발명은 전압레벨 변환회로에 관한 것으로, 특히 EPROM이나 EEPROM과 같은 불휘발성 기억소자에 장착되어 독출레벨의 전압을 기입레벨의 전압으로 변환하는 전압레벨 변환회로에 관한 것이다.
[종래의 기술 및 문제점]
EPROM(Erasable programmable Read Only Memory)과 EEPROM(Electrical Erasable programmable Read Only Memory)은 전원공급이 중단되어도 기억된 데이타를 유지하도록 된 기억소자로서, EPROM에 기억되어 있는 데이타는 자외선으로, EEPROM의 데이타는 전기적으로 각각 소거할 수 있도록 되어 있으며, 두 소자는 모두 데이타의 재기입이 가능하도록 되어 있다.
제1도는 통상적인 EPROM의 구성을 도시한 블록도로서, 도면에서 참조부호 11은 독출레벨전압(VCC; 예를 들면 +5V), 또는 데이타기입레벨전압(VPP; 예를 들면 +12.5V)을 절환출력하는 제어회로를 나타내고, 참조부호 13은 입력단자(10)로 공급되는 독출레벨전압(VCC)의 기입인에이블신호(
Figure kpo00003
)를 기입레벨전압(VPP)으로 변환하는 전압레벨 변환회로를 나타낸다.
상기 제어회로(11)에 있어서, 공핍형 MOS트랜지스터(12)는 기입레벨전압(VPP)에 의해 바이어스되는 것으로서, 전압레벨 변환회로(13)의 출력신호가 그 게이트단자로 공급된다. 또 다른 공핍형 MOS트랜지스터(14)는 독출레벨전압(VCC)에 의해 바이어스되는 것으로서, 기입인에이블신호(
Figure kpo00004
)가 2개의 인버터(15,16)를 매개하여 그 게이트단자로 공급된다. 또, 상기 공핍형 MOS트랜지스터(12,14)의 출력은 열디코더(17)와 행디코더(18)에 공급된다. 도면의 참조부호 19는 데이타 기업제어회로를 나타낸 것으로서, 이 제어회로(19)는 단자(9)로 공급되는 독출레벨전압상태의 기입데이타(
Figure kpo00005
)를 기입레벨전압(VPP)으로 변환하는 전압레벨 변환회로(20)와 이 전압레벨 변환회로(20)의 출력이 공급되는 증가형 MOS트랜지스터(21)로 구성된다. 여기에서 상기 MOS트랜지스터(21)는 데이타기입이 실행되는 동안에 부하로서 작용하여 열선택회로(22)에 데이타기입레벨전압(VPP)을 공급하는 것으로서, 전압레벨 변환회로(20)의 출력신호에 따라 동작하는 것이다. 또 열선택회로(22)에는 감지앰프(23)가 접속되어 있다.
상기 열디코더(17)의 출력은 선택적으로 트랜지스터(25)의 게이트에 공급되어 비트선(24)을 선택하게 된다. 반면에 행디코더(18)의 출력은 메모리셀어레이(27)에 설치된 불휘발성 MOS트랜지스터를 제어하기 위하여 그 게이트전극에 선택적으로 공급된다.
상기 구성에 있어서, 데이타의 기입동작은 열디코더(17) 및 행디코더(18)의 출력신호중 한 출력을 각 데이타기입레벨전압(VPP)으로 설정하여 데이타를 기입할 메모리 트랜지스터(예를 들자면 28)를 선택함으로써 실행된다. 즉, 처음에 기입인에이블신호(
Figure kpo00006
)를 ″0″ 레벨로 하면, 이때 제어회로(11)에 설치되어 있는 전압레벨 변환회로(13)의 출력은 ″1″ 레벨로 변환되어 데이타기입레벨전압(VPP)으로 된다. 따라서 트랜지스터(12)가 도통되며 데이타기입레벨전압(VPP)이 열디코더(17)와 행디코더(18)에 공급된다. 그러면 열디코더(17)와 행디코더(18)는 어드레스 신호(도면에는 나타내지 않음)에 근거하여 각기 데이타기입레벨신호를 출력한다. 열디코더(17)의 출력에 따라, 예를 들면 트랜지스터(25)가 도통되며 비트선(24)이 선택된다. 이와 같은 방법으로 워드선(26)이 선택되며, 상기 비트선(24)과 워드선(26)의 교차점에 위치한 트랜지스터(28)가 선택되는 바, 이때 기입데이타(
Figure kpo00007
)의 레벨이 ″0″인 경우라면 전압레벨 변환회로(20)의 출력은 ″1″ 레벨로 되므로 트랜지스터(21)가 도통되고 데이타기입레벨전압(VPP)이 상기 선택된 비트선(24)에 공급되어 상기 선택된 트랜지스터(28)로 데이타가 기입된다.
제2도는 상기한 제1도에 있어서 참조부호 13과 20으로 나타낸 통상적인 전압레벨 변환회로의 회로도이다. 이 회로에서, 논리 ″1″에 해당되는 독출레벨전압(VCC)으로 되어 있는 입력신호(Sin)는 단자(36)에 공급된 다음, 인버터(29,30)와 전송게이트 트랜지스터(31,32)를 매개하여 P형의 MOS트랜지스터(33)와 N형의 MOS트랜지스터(34)의 공통 게이트전극에 공급된다. 여기에서 상기 인버터(29,30)는 전압(VCC)과 접지레벨전압(VSS)으로 바이어스되어 있다. 따라서, 노드(A)의 신호는 전압레벨(VCC)과 접지레벨(VSS, 즉 0V) 사이에서 변화하게 된다.
또한, 상기 전송게이트 트랜지스터(31)는 VCC레벨의 신호를 노드(B)로 전송하며 노드(B)에서 노드(A)로 VPP레벨의 신호가 전송되지 않도록 한다. 전송게이트 트랜지스터(32)는 게이트 전압(VPP)이 ″0″ 레벨이면 차단되어 노드(A)와 노드(B) 사이에 도전경로가 형성되지 않도록 한다. 또, 트랜지스터(33,34)의 드레인전극은 공통 접속되고 출력단자(37)에 접속되어 출력신호(OUT)을 출력한다.
상기 출력신호(OUT)는 기입레벨전압(VPP)과 노드(B) 사이에 연결되어 있는 P형의 MOS트랜지스터(35)의 게이트전극에 공급된다. 또한, 전송게이트 트랜지스터(31)의 게이트전극에는 독출레벨전압(VCC)이 공급되며, 트랜지스터(32)의 게이트전극에는 기입레벨전압(VPP)이 공급된다. 그리고 트랜지스터(34)의 소오스전극에는 접지레벨(VSS)이 접속되어 있다.
상기와 같이 구성된 회로에 있어서, 입력신호(Sin)가 ″1″ 레벨(즉, VCC레벨)로 바뀌면 노드(A)의 신호는 ″1″ 레벨(즉, VCC레벨)로 변화하므로, 트랜지스터(33)는 차단되고 트랜지스터(34)는 도통되어 ″0″ 레벨의 출력신호(OUT)가 출력된다.
상기 상태에서 P형의 MOS트랜지스터(35)의 게이트전극에는 출력신호(OUT)인 ″0″ 레벨이 공급되어 트랜지스터(35)가 도통되는 바, 이에 따라 기입레벨전압(VPP)이 노드(B)에 공급되어 트랜지스터(34)는 빠른 속도로 도통되게 된다. 반면에 입력신호(Sin)가 ″0″ 레벨로 바뀌면, 트랜지스터(33)는 도통되고 트랜지스터(34)는 차단되므로 출력신호(OUT)는 ″1″ 레벨로 된다. 상기 상태에서 트랜지스터(35)는 그 게이트전극에 고레벨신호(즉, ″1″ 레벨)가 공급되므로 차단된다.
그러나 상기 구조에 있어서, 노드(B)의 전압레벨은 입력신호(Sin)가 ″1″ 레벨임에도 불구하고 전송게이트 트랜지스터(31,32)에서 발생되는 전압강하로 인하여 종종 트랜지스터(34)를 도통상태로 만들지 못한 문제점이 있다.
제3도는 상기 제2도에 관련해서 설명한 결함을 개선하기 위하여 다른 구성으로 고안된 전압레벨 변환회로의 회로도이다.
제3도에 트랜지스터(34)의 게이트전극은 전송게이트 트랜지스터(31,32)에서 발생되는 전압강하의 영향을 제거하기 위하여 노드(A)에 직접 연결되어 있다. 그렇지만 이러한 구조에서도 문제점이 발생하게 되는 바, 즉 전원(VPP,VCC)이 공급되지 않으며 노드(A)가 가상접지상태로 되었을때, 기입레벨전압(VPP)단자로 ESD(Electro Static Discharge)가 인가되는 경우에는 서지전압(surge voltage)이 출력단자(37)로 공급되는 바, 이는 트랜지스터(34)는 차단되고 트랜지스터(33)는 도통되기 때문이다. 결과적으로 제1도에 있어서 메모리셀 트랜지스터의 제어게이트와 드레인이 고레벨로 되고, 이로써 메모리셀 트랜지스터에 스트레스(stress)가 가해져 플로팅게이트에 축적된 전하가 방출되거나 잘못된 기입동작이 수행되는 등의 문제점이 발생하게 된다.
[발명의 목적]
본 발명은 상기한 문제점, 즉 전원(VPP,VCC)이 공급되지 않는 비동작시간에 서지전압에 의하여 오동작이 일어나는 문제점을 해결하기 위한 발명된 것으로, 서지전압의 영향을 받지 않는 안정된 전압레벨 변환회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해서 본 발명은, 제1전압레벨의 ″1″ 레벨 입력논리신호나 ″0″ 레벨 입력논리신호를 받아들여서 상기 제1전압레벨보다 높은 제2전압레벨의 ″1″ 레벨 출력논리신호나 ″0″ 레벨 출력논리신호를 출력하는 전압레벨 변환회로에 있어서, 입력신호를 공급받아 전송하는 게이트수단과, 이 게이트수단으로부터 입력신호를 받아들여서 대응되는 출력신호를 출력하며 상기 제2전압레벨의 전압에 의해 바이어스되어 있는 인버터수단, 이 인버터수단에 대한 입력신호의 전압레벨을 올리기 위해 ″0″ 출력신호에 응답하여 동작하는 풀-업수단 및, 출력신호의 전압레벨을 낮추기 위해 ″1″ 입력신호에 응답하여 동작하는 풀-다운수단으로 구성되어 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제4도는 본 발명의 한 실시예에 따른 회로도를 도시한 것으로서, 독출레벨전압(VCC; 예를 들면 +5V)의 입력신호(Sin)는 단자(50)에 공급되어 두개의 인버터(40,41)를 통해서 노드(A)로 전송된다. 여기서 상기 인버터(40,41)는 CMOS인버터회로로서, 독출레벨전압(VCC)과 접지레벨전압(VSS)에 의해 바이어스되어 있다. 본 실시예에 있어서, 게이트수단은 입력신호를 받아서 전송하는데, 제4도에는 참조부호 52로 표시되어 있다. 이 게이트수단(52)은 n형 MOS트랜지스터(42,43)로 구성되며 입력신호(Sin)와 노드(B)의 사이에 직렬로 연결되어 있다. 또, 상기 MOS트랜지스터(42)의 게이트전극에는 독출레벨전압(VCC; +5V)이 공급되며, MOS트랜지스터(43)의 게이트전극에는 기입레벨전압(VPP; +5V)이 공급되며, MOS트랜지스터(43)의 게이트전극에는 기입레벨전압(VPP; +12.5V)이 공급된다.
본 발명에는 인버터수단이 또한 설치되어 있는데, 이 인버터수단은 CMOS인버터회로로서, 제4도의 실시예에서는 p형 MOS트랜지스터(46)와 n형 MOS트랜지스터(47)로 구성되어 있다. 양 트랜지스터(46,47)의 게이트전극은 노드(B)에 공통 접속되어 있다. 트랜지스터(46)의 소오스전극에는 기입레벨전압(VPP)이, 트랜지스터(47)의 소오스전극에는 접지레벨전압(VSS)이 각각 공급된다. 또한, 양 트랜지스터(46,47)의 드레인전극은 출력단자(51)에 공통 접속되어 있다.
본 발명에는 풀-업수단이 설치되어 있는데, 이 풀-업수단은 상기 인버터수단에 공급되는 신호의 전압레벨을 올리도록 작용하는 것으로서, 본 실시예에 있어서는 p형 MOS트랜지스터(45)와 MOS캐패시터(44)로 구성되어 있다. 상기 MOS트랜지스터(45)의 소오스전극에는 기입레벨전압(VPP)이 공급되며, 드레인전극은 노드(B)에 접속되어 있다. 또한, 상기 MOS트랜지스터(45)의 게이트전극에는 출력신호(OUT)가 공급된다. 한편, 상기 MOS캐패시터(44)에는 MOS트랜지스터의 소오스 및 드레인전극을 공통접속시켜서 구성되는 것으로서, 그 소오스 및 드레인전극의 공통접속부에는 기입레벨전압(VPP)이 공급되고, 그 게이트전극은 노드(B)에 접속되어 있다.
본 발명에는 더욱이 풀-다운수단이 설치되어 있는 바, 이 풀-다운수단은 입력신호에 따라 출력신호의 전압레벨을 낮추도록 작용하는 것으로서, 제4도의 실시예에서는 n형의 MOS트랜지스터(48)와 MOS캐패시터(49)로 구성되어 있다. 여기서 상기 트랜지스터(48)의 소오스전극에는 접지레벨전압(VSS)이 공급되고, 그 드레인전극은 출력단자(51)에 접속되어 있으며, 그 게이트전극은 노드(A)에 접속되어 있다. 또한, 상기 MOS캐패시터(49)는 MOS트랜지스터의 소오스 및 드레인전극을 공통 접속시켜서 구성되는 것으로서, 그 게이트전극에는 출력단자(51)가 접속되고 그 소오스 및 드레인전극의 공통 접속부에는 접지레벨전압(VSS)이 공급된다.
상기한 구조에 있어서, 입력신호(Sin)가 ″1″ 레벨로 바뀌면 노드(A)에서의 신호는 독출레벨전압(VCC)인 ″1″ 레벨로 바뀐다. 이때 n형의 MOS트랜지스터(48)의 게이트는 노드(A)에 직접 접속되어 있기 때문에 MOS트랜지스터(48)는 도통되는 바, 전송게이트(42,43)의 전압강하 때문에 노드(B)의 전압레벨이 낮아져 트랜지스터(47)가 도통되지 못하는 문제점은 트랜지스터(48)에 의하여 출력신호(OUT)가 풀-다운됨으로써 제거할 수 있게 된다. 이로써 출력단자(51)에서의 전압레벨은 ″0″으로 된다 더구나 출력신호(OUT)가 트랜지스터(45)의 게이트전극에 접속되어 트랜지스터(45)가 도통됨으로써 노드(B)에서의 전압레벨이 풀-업되고 따라서 MOS트랜지스터(47)는 보다 빠르게 도통된다.
반면에, 입력신호(Sin)가 ″0″ 레벨로 되면, p형의 MOS트랜지스터(46)는 도통되고, n형의 MOS트랜지스터(47,48)는 차단되며, 기입레벨전압(VPP)이 도통상태에 있는 트랜지스터(46)에 공급되므로, 출력신호(OUT)는 ″1″ 레벨로 바뀌게 된다. 이때, p형의 MOS트랜지스터(45)는 그 게이트전극에 ″1″ 레벨의 출력신호(OUT)가 공급되어 차단되므로, 노드(B)는 기입레벨전압(VPP)으로부터 분리되고 트랜지스터(46)는 빠르게 도통상태로 된다. 따라서 출력신호(OUT)의 전압레벨은 빠르게 기입레벨전압(VPP)인 ″1″ 레벨로 된다.
상기 과정을 통하여 독출레벨전압의 입력신호(Sin)는 기입레벨전압의 출력신호(OUT)로 정상동작상태에서 변화되어 출력된다.
다음에, 서지전압이 기입레벨전압단자로 공급되는 경우의 회로동작을 설명한다.
전원전압(VPP,VCC)이 회로에 공급되지 않는 상태에서 노드(A)는 가상의 접지상태에 있으므로 n형 MOS트랜지스터(48)는 차단되며 전송게이트(52)는 각 트랜지스터의 게이트전극에 전원이 공급되지 않으므로 차단된다. 상기 상태에서 기입레벨전압(VPP) 단자의 서지전압은 트랜지스터(46)를 매개하여 출력단자(51)로 전송될 가능성이 있으나, 노드(B)로 전송된 서지전압에 의하여 트랜지스터(47)가 도통되므로 상기 서지전압은 출력단자(51)로 전송되지 못하고 트랜지스터(47)의 접지단자를 통하여 방전된다. 따라서 출력단자(51)에는 서지전압이 전송되지 못한다.
상기 동작에 있어서, MOS캐패시터(44)는 노드(B)로 서지전압을 전송함으로써 노드(B)의 전압레벨을 풀-업 또는 상승시키게 만든다. 반면에 MOS트랜지스터(49)는 접지레벨전압(VSS)을 출력단자(51)에 결합시켜 출력단자(51)의 전압레벨을 풀-다운 또는 하강시키게 만든다. 따라서 회로의 동작속도는 빨라진다. 이러한 과정을 통하여 기입레벨전압단자에서의 서지전압의 전송이 방지되어 진다.
본 발명은 상기한 실시예에 한정되지는 않으며, 발명의 기술적인 요지를 벗어나지 않는 범위내에서 여러가지로 변형실시될 수 있다.
[발명의 효과]
본 발명에 의한 전압레벨 변환회로를 제1도에 도시한 EPROM에 적용시키면, 서지전압이 메모리셀로 공급되지 않게 되므로, 의도하지 않은 기입동작이나 기억된 데이타의 방전등과 같은 오동작을 방지할 수 있어서 소자의 신뢰도를 높일 수 있게 된다.

Claims (6)

  1. 제1전압레벨의 ″1″ 레벨 입력논리신호나 ″0″ 레벨 입력논리신호를 받아들여서 상기 제1전압레벨보다 높은 제2전압레벨의 ″1″ 레벨 출력논리신호나 ″0″ 레벨 출력논리신호를 출력하는 전압레벨 변환회로에 있어서, 입력신호를 공급받아 전송하는 게이트수단과, 이 게이트수단으로부터 입력신호를 공급받아 대응되는 출력신호를 출력하며 상기 제2전압레벨의 전압에 의해 바이어스되어 있는 인버터수단, 이 인버터수단에 대한 입력신호의 전압레벨을 올리기 위해 ″0″ 출력신호에 응답하여 동작하는 풀-업수단 및, 출력신호의 전압레벨을 낮추기 위해 ″1″ 입력신호에 응답하여 동작하는 풀-다운수단을 구성된 것을 특징으로 하는 전압레벨 변환회로.
  2. 제1항에 있어서, 상기 인버터수단이 입력신호를 공급받아 입력단자와 출력신호를 출력하는 출력단자를 갖춘 CMOS인버터회로(46,47)로 구성된 것을 특징으로 하는 전압레벨 변환회로.
  3. 제1항에 있어서, 상기 게이트수단은 전압레벨 변환회로의 입력단과 CMOS인버터회로(46,47)의 입력단간에 소오스 및 드레인통로가 직렬로 접속된 제1 및 제2MOS트랜지스터(42,43)로구성된 것을 특징으로 하는 전압레벨 변환회로.
  4. 제1항에 있어서, 상기 풀-업수단은 출력신호가 공급되는 게이트전극을 갖춘 제2도전형 MOS트랜지스터(45)를 구비하여 구성되고, 상기 풀-다운수단은 입력신호가 공급되는 게이트전극을 갖춘 제1도전형 MOS트랜지스터(48)를 구비하여 구성된 것을 특징으로 하는 전압레벨 변환회로.
  5. 제4항에 있어서, 상기 풀-업수단은 CMOS인버터회로(46,47)의 입력을 제1전압레벨에 결합시키기 위한 캐패시터(44)를 구비하여 구성된 것을 특징으로 하는 전압레벨 변환회로.
  6. 제4항에 있어서, 상기 풀-다운수단은 CMOS인버터회로(46,47)의 출력을 접지레벨에 결합시키기 위한 캐패시터(49)를 구비하여 구성된 것을 특징으로 하는 전압레벨 변환회로.
KR1019890002089A 1988-02-22 1989-02-22 전압레벨 변환회로 KR910009077B1 (ko)

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JP63-39294 1988-02-22

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KR890013862A KR890013862A (ko) 1989-09-26
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