JPS5990292A - 電圧変換回路 - Google Patents

電圧変換回路

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JPS5990292A
JPS5990292A JP57198596A JP19859682A JPS5990292A JP S5990292 A JPS5990292 A JP S5990292A JP 57198596 A JP57198596 A JP 57198596A JP 19859682 A JP19859682 A JP 19859682A JP S5990292 A JPS5990292 A JP S5990292A
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JP
Japan
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voltage
mos transistor
drain
source
gate
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JP57198596A
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English (en)
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Shigeru Atsumi
渥美　滋
Sumio Tanaka
田中　寿実夫
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は不指発性手導体メモリに用いられる電圧変換
回路に関する。
〔発明の技術的背景〕
フローティングゲートを倫えたＭＯＳトランジスタをメ
モリセルとして用いた不揮発性半導体メモリでは、デー
タを書き込む際に、通常のデータ読み出し用電圧よりも
高い電圧が使用されている。たとえは、データ読み出し
用電圧が＋５Ｖであれは、上記データを普き込む際に用
いられるデータ畳込み用電圧は＋２０Ｖ程度に設定され
る。そしてこのデータ曹込み用電圧は、データ読み出し
用電圧系の論理信号を電圧変換することにより得られる
。
第１図は、データ読み出し用電圧系の論理信号からデー
タ書込み用電圧を得る、従来の電圧変換回路の構成図で
ある。第１図においてＶｃｃはデータ読み出し用の低電
圧系の高電位側電圧であり、この値はたとえは＋５ｖに
設定される。
また、　ｖｐｐはデータ書込み用の高電圧系の高電位側
電圧であり、この値はたとえは＋２１Ｖに設定される。
第１図においていま、　Ｖｃｃを電源電圧とするインバ
ータ１１に入力されるＶｃｃ系の論理信号Ｈが論理　Ｏ
レベル（グラノドレベル−ＯＶ）のとき、その反転出力
信号Ｈは論理１　レベル（Ｖｃｃレベル）となる。
この信号ＨはそのゲートにＶｃｃレベルが常に与えられ
ているＮチャンネルＭＯＳトランジスタ１２のソースま
たはドレインいずれか一方に与えられる。このため、上
記ＭＯＳトランジスタ１２のドレインまたはソースが接
続されている回路点１３の電圧は、ＶｃｃからこのＭＯ
Ｓ　トランジスタ１２のしきい値電圧Ｖｔｈだけ低下し
た（　Ｖｃｃ　−Ｖｔ１１）になる。この回路点１３の
電圧は、ＰチャネルＭＯ８）う／ラスタ１４及びＮチャ
ネルＭＯＳ）ランジスタ１５からなりＶｐｐを電泳電圧
とするｃｈｉｏｓインバータ１６に入力される。ここで
、上記ＣＭＯＳインバータ１６の回路しきい値電圧が（
Ｖｃｃ　−ｖｔｈ　）よりも小さく設計されていれは、
このＣＭＯＳインバータ１６の出力端子が接続されてい
る電圧出力端子１７の電圧はグランドレベルすなわち０
■に向って立下る。またこのとき、　ｖｐｐ印加点と前
記回路点１３との間に挿入され上記電圧財力端子１７の
電圧をゲート入力とするＰチャネルＭＯ８）ランジスタ
１８がオンＵ′、また回路点１３の電圧が（Ｖｃｃ　−
ｖｔｈ　）以上になるとトランジスタ１２がオフするの
でこれにより回路点１３の電圧はＶｌ）Ｉ）まで上昇す
る口さらにこれによりＣＭＯＳイ／バインバータのＰチ
ャネ＋ＭＯＳトランジスタ１４は完全にオフ状態となり
電圧出力端子１７の電圧はよりＯｖに近ずく。
このような状態から次に論理信号Ｈが論理１　レベルに
反転する。するとインバータ１１の反転出力信号Ｈは論
理　Ｏレベルになり、これによりＭＯＳ）シ／ジスタ１
２がオンして、回路点１３の電圧はＶｐｐから低下して
いく。そしてこの回路点１３の電圧がＣＭＯＳインバー
タ１６の回路しきい値よりも低下すると、インバータが
反転し、電圧出力端子１７の電圧は今度はＶｌ）Ｉ）レ
ベルに向って上昇する。すると、いままでオ／していた
ＭＯＳ）ランジスタ１８の電流供給能力が減少し、回路
点ノ３の電圧がより低下するため、電圧出力端子１７の
電圧は最終的にＶｐｐレベルで安定する。
なお、このときに電圧出力端子１７の電圧を速やかニＶ
ｐｐレベルまで上昇させるには回路点１３の電圧を速や
かに低下させることが必要である。そしてこのためには
さらに、ＭＯＳ）ランジスタ１２のコンダクタンスをＭ
ＯＳトランジスタ１８よりも充分に大きく設計する必要
がある０ このように、第１図の回路ではＶｃｃ系の論理信号Ｈか
もｖｐｐ系の信号を得ることができる。
〔背景技術の問題点〕
ところで、第１図に示す従来回路では、論理信号Ｈが＠
理１１１”レベルから論理　Ｏレベルに反転した直後で
は回路点１３の電圧が（Ｖｃｃ−ｖｔｈ）　　までしか
上昇しないため、ＣＭＯＳイ／ノ（−タフ６内のＮチャ
ネルＭＯＳ）＞ンシスタ１５は駆動能力が不足する。こ
の結果、電圧出力端子１７の信号電圧を０■に設定する
ための時間が長くなってしまうという欠点がある。この
ことは特にＶｃｃＯ値を低くして使用する場合に顕著と
なり、さらにＶｃｃの埴によっては電圧出力端子１７の
電圧が完全にＱ　’Ｖまで低下しない状態のままで安定
してしまう恐れもある。
また、従来回路では前記したように回路点１３の電圧を
速やかに低下させるために、　ＭＯＳトランジスタ１２
と１８とのコンダクタンス比を所定比以上に設定しなけ
ればならない。このため、プロセス上のマージンが狭く
なる欠点がある。
〔発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、一方の出力電圧としてグランドレベ
ルを速やかにかつ広い電源電圧範囲で安定に得ることが
できるとともに、プロセス上のマージンも十分に広い電
圧変換回路を提供することにある。
〔発明の概要〕
この発明によれば、そのソースまたはドレインがＶｃｃ
（＋５Ｖ）系の論理信号Ｈ印加点に接続されるとともに
そのゲートがＶｃｃ印加点に掛続されるＮチャネルの第
１のＭＯＳ）ランジスタと、そのソースまたはドレイン
がｖｌ）ｐ（＋２１Ｖ）印加点に、そのドレインまたは
ソースが電圧出力端子にそれぞれ接続されかつそのゲー
トが上記第１のＭＯＳ）７ｙジスタのドレインまたはソ
ースに接続されるＰチャネルの第２のＭＯＳトランジス
タと、そのドレイ／またはソースが上記電圧出力端子に
、そのソースまたはドレインがグランドレベル（０■）
点にそれぞれ接続されかつそのゲートが上記論理信号Ｈ
印加点に接続されるＮチャネルの第３のＭＯＳトランジ
スタと、そのソースまたはドレインがＶｌ）Ｉ）印加点
に、そのドレインまたはソースが上記第２のＭＯＳトラ
ンジスタのゲートにそれぞれ接続されかつそのゲートが
上記電圧出力端子に接続されるＰチャネルの第４のＭＯ
Ｓ）ランジスタとを備えた電圧変換回路が提供されてい
る。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
２図に示すこの実施例回路が第１艮に示す従来回路と異
なる点は、ＮチャネルＭＯＳトランジスタ１５のゲート
を回路点１３に接続する代りにインバータ１ノの出力端
すなわち論理信号Ｈの反転出力信号Ｈ点に接続するよう
にしたものである。なお、その他第１図と対応する箇所
には同一符号を付す。すなわち、この実施例回路は次の
ように構成されている。Ｖｃｃを電源電圧とし、Ｖｃｃ
系の論理信号Ｈが入力されるインバータ１１の出力端に
はＮチャネルＭＯＳトランジスタ１２のソースまたはド
レインが接続されている。上記Ｍ０．９）ランジスタ１
２のゲートはＶｃｃ印加点に接続されている。Ｐチャネ
ルＭＯ８）シンジスタ１４のドレイ／またはソースはＶ
ｐＩ）印加点に、ソースまたはドレイ／は電圧出力端子
１７にそれぞれ接続され、ゲートは上記ＭＯ８）：５ン
ジスタ１２のドレインまたはソースが接続されている回
路点１３に接続されている。ＮチャネルＭＯＳ）ランジ
スタ１５のソースまたはドレインは上記電圧出力端子１
７に、ドレインまたはソースはグランドレベル点（０■
点）にそれぞれ接続され、ゲートは上記インバータ１１
の出力端に接続されている。もう１つのＰチャネルＭＯ
８）シンジスタ１８のソースまたはドレイ／はＶｐｐ印
加点に、ドレインまたはソースは上記回路点１３にそれ
ぞれ接続され、ゲートは上記電圧出力端子１７に接続さ
れている。また、上記ＭＯＳトランジスタ１２．１５の
バンクゲートはそれぞれグランドレベル点に接続され、
ＭＯＳト７ンジスタ１４．１Ｂのバックゲートはそれぞ
れＶｐｐ印加点に接続されている。
このような構成において、論理信号Ｈが論理“０”レベ
ルのとき、すなわちその反転論理信号Ｈが論理″′１”
レベルのときには、回路点１３の電圧は従来と同様に（
Ｖｃｃ　−Ｖｔｈ　）　　となる。このとき、Ｐチャネ
ルＭＯ８）シンジスタ１４はまだオ／している。一方、
１ｑチャネルＭＯＳトランジスタ１５のゲートにはＶｃ
ｃとなっている反転論理信号Ｈが入力しているため、こ
のＭＯＳトランジスタ１５は従来の場合よりも駆動能力
が増した状態となる。これにより電圧出力端子１７の電
圧は従来より急速に０■に向って立下る。するとＰチャ
ネルＭＯＳトランジスタ１８がオンジ、これにより回路
点１３の電圧がＶｐｐに向って上昇するため、Ｐチャネ
ルＭＯ８）シンジスタ１４はオフ状態となり、電圧出力
端子１７の電圧はよりＯＶに近ずく。このように論理信
号Ｈが論理１１”レベルのとき、ＮチャネルＭＯＳ）ラ
ンジスタ１５のゲートには最初からＶｃｃが与えられる
ため、電圧出力端子１７の電圧を急速にＯＶに設定する
ことができる。またＶｃｃの値を低くして使用するよう
な場合でも、Ｎ−１Ｆ−ヤネルＭＯＳト７ンジスタ１５
のゲートにはＶｃｃそのものが与えられるため、Ｖｃｃ
の広い電圧範囲で安定して電圧出力端子１７の電圧を０
■に設定することができる。
次にいままで論理　０　レベルであった論理信号Ｈが論
理　１　レベルに反転する。これに続いて信号Ｈは論理
　Ｏレベルに反転する。するとＭＯＳ）う／ラスタ１２
がオンし、その後、回路点１３の電圧が下がり、この電
圧がＰチャネルＭＯＳト；ｊンジスタ１４のしきい値電
圧以下になるとこのＭＯＳ）ランジスタ１４がオンし始
める。一方、信号Ｈが論理　０　レベルになった直後で
はＮチャネルＭＯＳトランジスタ１５はオフしているた
め、ＭＯＳトランジスタ１４がオ／し始めると電圧電力
端子１７における電圧は急速にＶｐｐに向って上昇する
。するとＭＯＳトランジスタ１８も速やかにオフし、こ
れによって回路点１３の電圧も速やかに０■に向って低
下する。このとき、回路点１３の電圧をより速やかに低
下させて電圧出力端子１７の電圧を速やかにＶｌ）Ｉ）
まで上昇させるには、ＭＯＳ）シンジスタ１２のコンダ
クタンスをＭＯＳ）ランジスタ１８よりも大きくした方
がよい。ところがＭＯＳ）ランジスタ１５は０■のゲー
トバイアスによって完全にオフし、ＭＯＳトランジスタ
１８のオフ動作はこれにより従来よりも高速化されるた
め、上記両ＭＯＳトランジスタノ２゜ノ８のコンダクタ
ンス比に多少のばらつきがあっても高速動作を確保する
ことができる。したがって、従来にくらべてプロセス上
のマージンは十分に広くすることができる。
〔発明の効果〕
以上説明したようにこの発明によれば、一方の出力電圧
としてグランドレベルを速やかにかつ広い電源電圧範囲
で安定に得ることができるとともに、プロセス上のマー
ジンも十分に広い電圧変換回路を提供することの５でき
る。
ヤネ／Ｉ／ＭＯＳトヲ／ジスタ、１３・・・回路点、１
ｔｔ、１Ｂ・・・Ｐチャネ／Ｉ／ＭＯＳトランジスタ１
１７・・・電圧出力端子。

Claims (1)

    【特許請求の範囲】
  1. 低電圧系の論理入丈他号電圧を高電圧系の電圧に変換す
    るものにおいて、そのソースまたはドレインが低電圧系
    の論理信号印加点に接続されるとともにそのゲートが低
    電圧系の高電位側電圧印加点に接続されるＮ−チャンネ
    ル型の第１のＭＯＳ）ランジスタと、そのソ・−スまた
    はドレインが高電圧系の高電圧側電圧印加点に、そのド
    レイ／またはソースが電圧出力端子にそれぞれ接続され
    かつそのゲートが上記第１のＭＯＳトランジスタのドレ
    インまたはソースに接続されるＰチャンネル型の第２の
    ＭＯＳト；ｚンジスタと、そのドレインまたはソースが
    上記電圧出力端子に、そのソースまたはドレインが低電
    圧系及び高電圧系の共進低−位側電圧印加点にそれぞれ
    接続されかつそのゲートが上記論理信号印加点に接続さ
    れるＮチャンネル型の第３のＭＯＳトランジスタと、そ
    のソースまたはドレインが高電圧系の高電位＄１０％圧
    印加点に、そのドレインまたはソースが上記第２のＭＯ
    Ｓトランジスタのゲートにそれぞれ接続されかつそのゲ
    ートが上記電圧出力端子に接続されるＰチャネル温の泥
    ４のＭＯＳ）シンジスタとを具備したことを特徴とする
    電圧変換回路。
JP57198596A 1982-11-12 1982-11-12 電圧変換回路 Pending JPS5990292A (ja)

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