JP3330746B2 - ブートストラップ回路 - Google Patents
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Description
【０００１】
【産業上の利用分野】本発明はブートストラップ回路に
関し、例えば、ＤＲＡＭやフラッシュメモリ等の半導体
メモリの昇圧回路に用いられる低電圧駆動用のブートス
トラップ回路に適用して特に好適なものである。
関し、例えば、ＤＲＡＭやフラッシュメモリ等の半導体
メモリの昇圧回路に用いられる低電圧駆動用のブートス
トラップ回路に適用して特に好適なものである。
【０００２】
【従来の技術】ＤＲＡＭやフラッシュメモリ等の半導体
メモリの昇圧回路としてチャージポンプ回路が用いられ
ているが、この昇圧回路に要求されることは、所定時間
内に所望の安定した高電位が得られることである。そこ
で、高速に昇圧するために、チャージポンプ回路に電源
電圧（ＶDD）よりも大きな入力クロックを与えることが
行われており、この目的のためにブートストラップ回路
が用いられる。
メモリの昇圧回路としてチャージポンプ回路が用いられ
ているが、この昇圧回路に要求されることは、所定時間
内に所望の安定した高電位が得られることである。そこ
で、高速に昇圧するために、チャージポンプ回路に電源
電圧（ＶDD）よりも大きな入力クロックを与えることが
行われており、この目的のためにブートストラップ回路
が用いられる。
【０００３】従来のブートストラップ回路は図３に示す
ように構成されているが、この従来のブートストラップ
回路の動作を図４を参照しながら説明する。図４は、図
３に示す回路の入力端子ＩＮ、ノードＮ121 、ノードＮ
122 及びノードＮ123 （出力端子ＯＵＴ）における電位
の時間変化を夫々示す動作波形図である。
ように構成されているが、この従来のブートストラップ
回路の動作を図４を参照しながら説明する。図４は、図
３に示す回路の入力端子ＩＮ、ノードＮ121 、ノードＮ
122 及びノードＮ123 （出力端子ＯＵＴ）における電位
の時間変化を夫々示す動作波形図である。
【０００４】まず、時刻ｔ1 〜ｔ2 において、入力端子
ＩＮの電位が接地電位ＶSS→電源電圧ＶDDに立ち上がる
と、ゲートに電源電圧ＶDDが印加されていてオン状態に
あるＮチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ121 を介してノードＮ123の電位が上昇を始める。一
方、インバータＩＶ121 を介して入力端子ＩＮに接続さ
れているノードＮ122 の電位は、キャパシタンスＣ122
の作用により、ＶDD→ＶSSにゆっくりと下降を始める。
しかし、この時点では、ノードＮ122 にゲートが接続さ
れたＮチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ123 がオン状態であるため、ノードＮ121 の電位は接
地電位ＶSSのままである。
ＩＮの電位が接地電位ＶSS→電源電圧ＶDDに立ち上がる
と、ゲートに電源電圧ＶDDが印加されていてオン状態に
あるＮチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ121 を介してノードＮ123の電位が上昇を始める。一
方、インバータＩＶ121 を介して入力端子ＩＮに接続さ
れているノードＮ122 の電位は、キャパシタンスＣ122
の作用により、ＶDD→ＶSSにゆっくりと下降を始める。
しかし、この時点では、ノードＮ122 にゲートが接続さ
れたＮチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ123 がオン状態であるため、ノードＮ121 の電位は接
地電位ＶSSのままである。
【０００５】そして、ノードＮ122 の電位が下降を続け
て、トランジスタＭ123 のしきい値電圧よりも低くなる
と、トランジスタＭ123 がオン→オフとなり、一方、ノ
ードＮ123 の電位が上昇を続けて、このノードＮ123 に
ゲートが接続されたＮチャネルエンハンスメント型ＭＯ
ＳトランジスタＭ122 のしきい値電圧を越えると、トラ
ンジスタＭ122 がオフ→オンとなって、ノードＮ121 の
電位はＶSS→ＶDDに上昇を始める（時刻ｔ3 ）。
て、トランジスタＭ123 のしきい値電圧よりも低くなる
と、トランジスタＭ123 がオン→オフとなり、一方、ノ
ードＮ123 の電位が上昇を続けて、このノードＮ123 に
ゲートが接続されたＮチャネルエンハンスメント型ＭＯ
ＳトランジスタＭ122 のしきい値電圧を越えると、トラ
ンジスタＭ122 がオフ→オンとなって、ノードＮ121 の
電位はＶSS→ＶDDに上昇を始める（時刻ｔ3 ）。
【０００６】ノードＮ121 の電位が上昇を始めると、キ
ャパシタンスＣ121 の作用により、ノードＮ123 の電位
は、ノードＮ121 の電位の上昇分更に上昇しようとす
る。そして、このキャパシタンスＣ121 を介した帰還動
作により、ノードＮ123 （即ち出力端子ＯＵＴ）の電位
は電源電圧ＶDD以上に上昇する（時刻ｔ4 ）。なお、ノ
ードＮ123 の電位が電源電圧ＶDDになる時点では、トラ
ンジスタＭ121 のゲートとソース／ドレインとの間の電
位差が小さくなっていて、このトランジスタＭ121 がオ
フ状態となっており、従って、ノードＮ123 の電位が電
源電圧ＶDDを越えて高くなっても、ノードＮ123 →入力
端子ＩＮに電流が流れることはない。
ャパシタンスＣ121 の作用により、ノードＮ123 の電位
は、ノードＮ121 の電位の上昇分更に上昇しようとす
る。そして、このキャパシタンスＣ121 を介した帰還動
作により、ノードＮ123 （即ち出力端子ＯＵＴ）の電位
は電源電圧ＶDD以上に上昇する（時刻ｔ4 ）。なお、ノ
ードＮ123 の電位が電源電圧ＶDDになる時点では、トラ
ンジスタＭ121 のゲートとソース／ドレインとの間の電
位差が小さくなっていて、このトランジスタＭ121 がオ
フ状態となっており、従って、ノードＮ123 の電位が電
源電圧ＶDDを越えて高くなっても、ノードＮ123 →入力
端子ＩＮに電流が流れることはない。
【０００７】次に、時刻ｔ5 〜ｔ7 において、入力端子
ＩＮの電位がＶDD→ＶSSに下がり始めると、インバータ
ＩＶ121 を介して接続されたノードＮ122 の電位が上昇
を始め、このノードＮ122 の電位がトランジスタＭ123
のしきい値電圧を越えた時点（時刻ｔ6 ）で、トランジ
スタＭ123 がオフ→オンし、ノードＮ121 の電位が下降
を始める。従って、ノードＮ123 の電位も下降を始め、
ノードＮ123 の電位がトランジスタＭ122 のしきい値電
圧よりも低くなった時点で、トランジスタＭ122 がオン
→オフし、ノードＮ121 と電源端子との接続が断たれ
る。一方、入力端子ＩＮの電位が下がり、また、ノード
Ｎ123 の電位も下がると、ゲートに電源電圧ＶDDが与え
られているトランジスタＭ121 がオフ→オンし、ノード
Ｎ123 →入力端子ＩＮに電流が流れて、ノードＮ123 の
電位が接地電位ＶSSになる（時刻ｔ8 ）。更に、時刻ｔ
9 で、ノードＮ121 及びノードＮ122 も夫々接地電位Ｖ
SSになる。
ＩＮの電位がＶDD→ＶSSに下がり始めると、インバータ
ＩＶ121 を介して接続されたノードＮ122 の電位が上昇
を始め、このノードＮ122 の電位がトランジスタＭ123
のしきい値電圧を越えた時点（時刻ｔ6 ）で、トランジ
スタＭ123 がオフ→オンし、ノードＮ121 の電位が下降
を始める。従って、ノードＮ123 の電位も下降を始め、
ノードＮ123 の電位がトランジスタＭ122 のしきい値電
圧よりも低くなった時点で、トランジスタＭ122 がオン
→オフし、ノードＮ121 と電源端子との接続が断たれ
る。一方、入力端子ＩＮの電位が下がり、また、ノード
Ｎ123 の電位も下がると、ゲートに電源電圧ＶDDが与え
られているトランジスタＭ121 がオフ→オンし、ノード
Ｎ123 →入力端子ＩＮに電流が流れて、ノードＮ123 の
電位が接地電位ＶSSになる（時刻ｔ8 ）。更に、時刻ｔ
9 で、ノードＮ121 及びノードＮ122 も夫々接地電位Ｖ
SSになる。
【０００８】以上の動作により、出力端子ＯＵＴに電源
電圧ＶDDよりも大きなパルス信号が得られ、これをチャ
ージポンプ回路のクロック入力とすることができる。
電圧ＶDDよりも大きなパルス信号が得られ、これをチャ
ージポンプ回路のクロック入力とすることができる。
【０００９】
【発明が解決しようとする課題】上に説明した従来のブ
ートストラップ回路では、図４に示すように、電源電圧
ＶDDよりも大きなパルス出力が得られるが、この出力の
昇圧はまだ充分ではなかった。と言うのは、図３の回路
のノードＮ121 の電位が電源電圧ＶDDまで上昇すると、
理想的には、出力は２ＶDDまで上昇するはずである。と
ころが、実際には、スイッチングトランジスタであるト
ランジスタＭ121 のしきい値電圧Ｖthのために、２ＶDD
−Ｖthまでしか昇圧できなかった。
ートストラップ回路では、図４に示すように、電源電圧
ＶDDよりも大きなパルス出力が得られるが、この出力の
昇圧はまだ充分ではなかった。と言うのは、図３の回路
のノードＮ121 の電位が電源電圧ＶDDまで上昇すると、
理想的には、出力は２ＶDDまで上昇するはずである。と
ころが、実際には、スイッチングトランジスタであるト
ランジスタＭ121 のしきい値電圧Ｖthのために、２ＶDD
−Ｖthまでしか昇圧できなかった。
【００１０】また、従来のブートストラップ回路では、
トランジスタＭ122 がＮチャネルトランジスタであった
ために、このトランジスタＭ122 が比較的オンし難く、
このために、出力パルスの立ち上がりの直線性が悪いと
いう問題もあった。特に、１Ｖ程度の低電圧電源で駆動
する場合には、トランジスタＭ122 がオンしないという
欠点もあった。
トランジスタＭ122 がＮチャネルトランジスタであった
ために、このトランジスタＭ122 が比較的オンし難く、
このために、出力パルスの立ち上がりの直線性が悪いと
いう問題もあった。特に、１Ｖ程度の低電圧電源で駆動
する場合には、トランジスタＭ122 がオンしないという
欠点もあった。
【００１１】更に、従来のブートストラップ回路では、
出力パルスの立ち下がり部分において、ノードＮ123 の
電圧降下を、トランジスタＭ121 を介して入力端子ＩＮ
に電流を流すことで行っているため、ノードＮ123 の電
圧降下が比較的遅く、このために、出力パルスの立ち下
がり時間が長いという問題もあった。
出力パルスの立ち下がり部分において、ノードＮ123 の
電圧降下を、トランジスタＭ121 を介して入力端子ＩＮ
に電流を流すことで行っているため、ノードＮ123 の電
圧降下が比較的遅く、このために、出力パルスの立ち下
がり時間が長いという問題もあった。
【００１２】そこで、本発明の目的は、従来よりも昇圧
能力が高く、低電圧電源でも確実に動作するとともに、
出力パルスの立ち下がり時間を短くすることが可能なブ
ートストラップ回路を提供することである。
能力が高く、低電圧電源でも確実に動作するとともに、
出力パルスの立ち下がり時間を短くすることが可能なブ
ートストラップ回路を提供することである。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のブートストラップ回路は、ドレインが
入力端子に、ソースが出力端子に夫々接続されたエンハ
ンスメント型の第１のＮチャネルＭＯＳトランジスタ
と、ゲートが第１の反転回路を介して前記第１のＮチャ
ネルＭＯＳトランジスタのソースに接続され、ドレイン
が電源端子に接続されたエンハンスメント型の第１のＰ
チャネルＭＯＳトランジスタと、一端が前記第１のＰチ
ャネルＭＯＳトランジスタのソースに接続され、他端が
前記第１のＮチャネルＭＯＳトランジスタのソースに接
続された第１のキャパシタンスと、ドレインが前記第１
のＰチャネルＭＯＳトランジスタのソースに接続され、
ソースが接地端子に接続され、ゲートが第２の反転回路
を介して前記入力端子に接続されたエンハンスメント型
の第１のＮチャネルＭＯＳトランジスタと、一端が前記
第２の反転回路の入力端に接続され、他端が接地端子に
接続された第２のキャパシタンスと、前記入力端子に与
えられた入力信号が立ち上がった直後から所定時間の
間、前記第１のＮチャネルＭＯＳトランジスタのゲート
電位を電源電位以上に上昇させるとともに、それ以外の
時間は前記第１のＮチャネルＭＯＳトランジスタのゲー
ト電位を実質的に電源電位に保持するゲート電位制御手
段とを有する。
ために、本発明のブートストラップ回路は、ドレインが
入力端子に、ソースが出力端子に夫々接続されたエンハ
ンスメント型の第１のＮチャネルＭＯＳトランジスタ
と、ゲートが第１の反転回路を介して前記第１のＮチャ
ネルＭＯＳトランジスタのソースに接続され、ドレイン
が電源端子に接続されたエンハンスメント型の第１のＰ
チャネルＭＯＳトランジスタと、一端が前記第１のＰチ
ャネルＭＯＳトランジスタのソースに接続され、他端が
前記第１のＮチャネルＭＯＳトランジスタのソースに接
続された第１のキャパシタンスと、ドレインが前記第１
のＰチャネルＭＯＳトランジスタのソースに接続され、
ソースが接地端子に接続され、ゲートが第２の反転回路
を介して前記入力端子に接続されたエンハンスメント型
の第１のＮチャネルＭＯＳトランジスタと、一端が前記
第２の反転回路の入力端に接続され、他端が接地端子に
接続された第２のキャパシタンスと、前記入力端子に与
えられた入力信号が立ち上がった直後から所定時間の
間、前記第１のＮチャネルＭＯＳトランジスタのゲート
電位を電源電位以上に上昇させるとともに、それ以外の
時間は前記第１のＮチャネルＭＯＳトランジスタのゲー
ト電位を実質的に電源電位に保持するゲート電位制御手
段とを有する。
【００１４】本発明の一態様では、前記ゲート電位制御
手段が、一端が前記入力端子に接続され、他端が前記第
１のＮチャネルＭＯＳトランジスタのゲートに接続され
た第３のキャパシタンスと、ゲートが前記入力端子に接
続され、ドレインが電源端子に接続され、ソースが前記
第１のＮチャネルＭＯＳトランジスタのゲートに接続さ
れたエンハンスメント型の第２のＰチャネルＭＯＳトラ
ンジスタと、ドレインが電源端子に接続され、ソースが
前記第１のＮチャネルＭＯＳトランジスタのゲートに接
続されたエンハンスメント型の第３のＰチャネルＭＯＳ
トランジスタと、前記入力端子と前記第３のＰチャネル
ＭＯＳトランジスタのゲートとの間に接続されて、前記
第１のＮチャネルＭＯＳトランジスタのゲート電位を上
昇させる前記所定時間を決定する遅延回路とを有する。
手段が、一端が前記入力端子に接続され、他端が前記第
１のＮチャネルＭＯＳトランジスタのゲートに接続され
た第３のキャパシタンスと、ゲートが前記入力端子に接
続され、ドレインが電源端子に接続され、ソースが前記
第１のＮチャネルＭＯＳトランジスタのゲートに接続さ
れたエンハンスメント型の第２のＰチャネルＭＯＳトラ
ンジスタと、ドレインが電源端子に接続され、ソースが
前記第１のＮチャネルＭＯＳトランジスタのゲートに接
続されたエンハンスメント型の第３のＰチャネルＭＯＳ
トランジスタと、前記入力端子と前記第３のＰチャネル
ＭＯＳトランジスタのゲートとの間に接続されて、前記
第１のＮチャネルＭＯＳトランジスタのゲート電位を上
昇させる前記所定時間を決定する遅延回路とを有する。
【００１５】本発明の一態様では、ドレインが前記第１
のＮチャネルＭＯＳトランジスタのソースに接続され、
ソースが接地端子に接続され、ゲートが第３の反転回路
を介して前記入力端子に接続されたエンハンスメント型
の第２のＮチャネルＭＯＳトランジスタを更に有する。
のＮチャネルＭＯＳトランジスタのソースに接続され、
ソースが接地端子に接続され、ゲートが第３の反転回路
を介して前記入力端子に接続されたエンハンスメント型
の第２のＮチャネルＭＯＳトランジスタを更に有する。
【００１６】本発明の一態様では、前記第３の反転回路
の出力端が第４の反転回路を介して前記第２の反転回路
の入力端に接続されており、前記第２の反転回路の出力
端が前記第３のＰチャネルＭＯＳトランジスタのゲート
に接続されている。
の出力端が第４の反転回路を介して前記第２の反転回路
の入力端に接続されており、前記第２の反転回路の出力
端が前記第３のＰチャネルＭＯＳトランジスタのゲート
に接続されている。
【００１７】本発明の一態様では、前記第４の反転回路
に含まれる第４のＰチャネルＭＯＳトランジスタと前記
第２のキャパシタンスとで、前記第１のＮチャネルＭＯ
Ｓトランジスタのゲート電位を上昇させる前記所定時間
を制御するように構成する。
に含まれる第４のＰチャネルＭＯＳトランジスタと前記
第２のキャパシタンスとで、前記第１のＮチャネルＭＯ
Ｓトランジスタのゲート電位を上昇させる前記所定時間
を制御するように構成する。
【００１８】
【作用】本発明においては、ブートストラップ回路のス
イッチングトランジスタである第１のＮチャネルＭＯＳ
トランジスタのゲート電位を、入力信号が立ち上がった
直後から所定時間の間、電源電位以上に上昇させること
により、このトランジスタのしきい値電圧の影響を排除
し、これにより、電源電圧のほぼ２倍の出力電圧を得る
ことができる。
イッチングトランジスタである第１のＮチャネルＭＯＳ
トランジスタのゲート電位を、入力信号が立ち上がった
直後から所定時間の間、電源電位以上に上昇させること
により、このトランジスタのしきい値電圧の影響を排除
し、これにより、電源電圧のほぼ２倍の出力電圧を得る
ことができる。
【００１９】また、帰還部を構成するＭＯＳトランジス
タをエンハンスメント型の第１のＰチャネルＭＯＳトラ
ンジスタで構成することにより、このトランジスタがオ
ンし易く、低電圧電源でも確実に動作する。
タをエンハンスメント型の第１のＰチャネルＭＯＳトラ
ンジスタで構成することにより、このトランジスタがオ
ンし易く、低電圧電源でも確実に動作する。
【００２０】更に、出力端子と接地端子との間に第２の
ＮチャネルＭＯＳトランジスタを設けた場合には、出力
端子の電圧降下を短時間で行うことができ、従って、立
ち下がり時間の短い出力信号が得られる。
ＮチャネルＭＯＳトランジスタを設けた場合には、出力
端子の電圧降下を短時間で行うことができ、従って、立
ち下がり時間の短い出力信号が得られる。
【００２１】
【実施例】以下、本発明を実施例につき図１及び図２を
参照して説明する。
参照して説明する。
【００２２】図１に本発明の一実施例によるブートスト
ラップ回路の構成を示す。
ラップ回路の構成を示す。
【００２３】図示の如く、入力端子ＩＮは、Ｎチャネル
エンハンスメント型ＭＯＳトランジスタＭ11のドレイ
ン、Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ12のゲート、キャパシタンスＣ12の一端及びインバー
タＩＶ11の入力端に夫々接続されている。トランジスタ
Ｍ11のソースはノードＮ16に接続され、このノードＮ16
には出力端子ＯＵＴ、インバータＩＶ14の入力端、キャ
パシタンスＣ13の一端及びＮチャネルエンハンスメント
型ＭＯＳトランジスタＭ16のドレインが夫々接続されて
いる。トランジスタＭ12のドレインは電源端子ＶDDに接
続され、ソースはノードＮ17を介してトランジスタＭ11
のゲートに接続されている。ノードＮ17にはキャパシタ
ンスＣ12の他端及びＰチャネルエンハンスメント型ＭＯ
ＳトランジスタＭ13のソースも夫々接続されている。更
に、トランジスタＭ12、Ｍ13の基板端子もノードＮ17に
夫々接続されている。トランジスタＭ13のドレインは電
源端子ＶDDに接続されている。
エンハンスメント型ＭＯＳトランジスタＭ11のドレイ
ン、Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ12のゲート、キャパシタンスＣ12の一端及びインバー
タＩＶ11の入力端に夫々接続されている。トランジスタ
Ｍ11のソースはノードＮ16に接続され、このノードＮ16
には出力端子ＯＵＴ、インバータＩＶ14の入力端、キャ
パシタンスＣ13の一端及びＮチャネルエンハンスメント
型ＭＯＳトランジスタＭ16のドレインが夫々接続されて
いる。トランジスタＭ12のドレインは電源端子ＶDDに接
続され、ソースはノードＮ17を介してトランジスタＭ11
のゲートに接続されている。ノードＮ17にはキャパシタ
ンスＣ12の他端及びＰチャネルエンハンスメント型ＭＯ
ＳトランジスタＭ13のソースも夫々接続されている。更
に、トランジスタＭ12、Ｍ13の基板端子もノードＮ17に
夫々接続されている。トランジスタＭ13のドレインは電
源端子ＶDDに接続されている。
【００２４】インバータＩＶ14の出力端はノードＮ15を
介してＰチャネルエンハンスメント型ＭＯＳトランジス
タＭ14のゲートに接続されている。トランジスタＭ14の
ドレイン及び基板端子は電源端子ＶDDに夫々接続され、
ソースはノードＮ14に接続されている。ノードＮ14には
キャパシタンスＣ13の他端及びＮチャネルエンハンスメ
ント型ＭＯＳトランジスタＭ15のドレインが夫々接続さ
れている。トランジスタＭ15のソースは接地端子ＶSSに
接続されている。
介してＰチャネルエンハンスメント型ＭＯＳトランジス
タＭ14のゲートに接続されている。トランジスタＭ14の
ドレイン及び基板端子は電源端子ＶDDに夫々接続され、
ソースはノードＮ14に接続されている。ノードＮ14には
キャパシタンスＣ13の他端及びＮチャネルエンハンスメ
ント型ＭＯＳトランジスタＭ15のドレインが夫々接続さ
れている。トランジスタＭ15のソースは接地端子ＶSSに
接続されている。
【００２５】インバータＩＶ11の出力端はノードＮ11を
介してインバータＩＶ12の入力端に接続されている。ノ
ードＮ11にはトランジスタＭ16のゲートも接続されてい
る。トランジスタＭ16のソースは接地端子ＶSSに接続さ
れている。インバータＩＶ12の出力端はノードＮ12を介
してインバータＩＶ13の入力端に接続されている。ノー
ドＮ12にはキャパシタンスＣ11の一端が接続され、キャ
パシタンスＣ11の他端は接地端子ＶSSに接続されてい
る。インバータＩＶ13の出力端はノードＮ13を介してト
ランジスタＭ13のゲート及びトランジスタＭ15のゲート
に夫々接続されている。
介してインバータＩＶ12の入力端に接続されている。ノ
ードＮ11にはトランジスタＭ16のゲートも接続されてい
る。トランジスタＭ16のソースは接地端子ＶSSに接続さ
れている。インバータＩＶ12の出力端はノードＮ12を介
してインバータＩＶ13の入力端に接続されている。ノー
ドＮ12にはキャパシタンスＣ11の一端が接続され、キャ
パシタンスＣ11の他端は接地端子ＶSSに接続されてい
る。インバータＩＶ13の出力端はノードＮ13を介してト
ランジスタＭ13のゲート及びトランジスタＭ15のゲート
に夫々接続されている。
【００２６】次に、以上のように構成された本実施例の
ブートストラップ回路の動作を図２を参照しながら説明
する。図２は、図１に示す回路の入力端子ＩＮ、出力端
子ＯＵＴ（ノードＮ16）、ノードＮ17、ノードＮ14、ノ
ードＮ11及びノードＮ13における電位の時間変化を夫々
示す動作波形図である。なお、図２では、図４と違っ
て、入力信号が低レベルの部分を中心に示している。ま
た、電源電圧ＶDD＝１Ｖである。
ブートストラップ回路の動作を図２を参照しながら説明
する。図２は、図１に示す回路の入力端子ＩＮ、出力端
子ＯＵＴ（ノードＮ16）、ノードＮ17、ノードＮ14、ノ
ードＮ11及びノードＮ13における電位の時間変化を夫々
示す動作波形図である。なお、図２では、図４と違っ
て、入力信号が低レベルの部分を中心に示している。ま
た、電源電圧ＶDD＝１Ｖである。
【００２７】まず、入力信号が低レベル（＝接地電位Ｖ
SS）にある時には、ＰチャネルトランジスタＭ12がオン
状態であり、従って、ＮチャネルトランジスタＭ11のゲ
ートに電源電圧ＶDDが印加されていて、このトランジス
タＭ11はオン状態である。また、ノードＮ11の電位が高
レベル（＝電源電圧ＶDD）であるので、Ｎチャネルトラ
ンジスタＭ16はオン状態である。従って、ノードＮ16の
電位は低レベル（＝ＶSS）である。更に、ノードＮ15の
電位が高レベル（＝ＶDD）であるので、Ｐチャネルトラ
ンジスタＭ14がオフ状態であり、ノードＮ14と電源端子
ＶDDとの間の接続は断たれている。そして、ノードＮ13
の電位が高レベル（＝ＶDD）であるので、Ｐチャネルト
ランジスタＭ13はオフ状態、ＮチャネルトランジスタＭ
15はオン状態であり、ノードＮ14の電位は低レベル（＝
ＶSS）である。
SS）にある時には、ＰチャネルトランジスタＭ12がオン
状態であり、従って、ＮチャネルトランジスタＭ11のゲ
ートに電源電圧ＶDDが印加されていて、このトランジス
タＭ11はオン状態である。また、ノードＮ11の電位が高
レベル（＝電源電圧ＶDD）であるので、Ｎチャネルトラ
ンジスタＭ16はオン状態である。従って、ノードＮ16の
電位は低レベル（＝ＶSS）である。更に、ノードＮ15の
電位が高レベル（＝ＶDD）であるので、Ｐチャネルトラ
ンジスタＭ14がオフ状態であり、ノードＮ14と電源端子
ＶDDとの間の接続は断たれている。そして、ノードＮ13
の電位が高レベル（＝ＶDD）であるので、Ｐチャネルト
ランジスタＭ13はオフ状態、ＮチャネルトランジスタＭ
15はオン状態であり、ノードＮ14の電位は低レベル（＝
ＶSS）である。
【００２８】次に、時刻ｔ5 〜ｔ7 において、入力端子
ＩＮの電位がＶSS→ＶDDに立ち上がると、インバータＩ
Ｖ11を介してノードＮ11の電位がＶDD→ＶSSに下がり始
めて（時刻ｔ6 ）、ＮチャネルトランジスタＭ16がオン
→オフし、トランジスタＭ11を介してノードＮ16の電位
が上昇を始める。一方、入力端子ＩＮの電位がＶSS→Ｖ
DDに立ち上がると、ＰチャネルトランジスタＭ12がオン
→オフするとともに、キャパシタンスＣ12に蓄積されて
いた電荷の作用で、ノードＮ17の電位が上昇を始める
（時刻ｔ6 ）。
ＩＮの電位がＶSS→ＶDDに立ち上がると、インバータＩ
Ｖ11を介してノードＮ11の電位がＶDD→ＶSSに下がり始
めて（時刻ｔ6 ）、ＮチャネルトランジスタＭ16がオン
→オフし、トランジスタＭ11を介してノードＮ16の電位
が上昇を始める。一方、入力端子ＩＮの電位がＶSS→Ｖ
DDに立ち上がると、ＰチャネルトランジスタＭ12がオン
→オフするとともに、キャパシタンスＣ12に蓄積されて
いた電荷の作用で、ノードＮ17の電位が上昇を始める
（時刻ｔ6 ）。
【００２９】そして、入力端子ＩＮの電位がＶDDに達し
てからしばらくしてノードＮ17の電位がピークに達する
（時刻ｔ8 ）。このノードＮ17即ちＮチャネルトランジ
スタＭ11のゲート電位の上昇により、ノードＮ16の電位
はＶDD近くまで上昇する。即ち、従来のようにトランジ
スタＭ11のゲート電位をＶDDに固定していると、この時
点で、ノードＮ16の電位はＶDD−Ｖth（Ｖthはトランジ
スタＭ11のしきい値電圧）までしか上昇しない。ところ
が、本実施例では、トランジスタＭ11のゲート電位をＶ
DD以上に昇圧しているので、ノードＮ16の電位がＶDD近
くまで上昇するのである。この時、トランジスタＭ11の
ゲート電位をＶDD＋Ｖth以上に昇圧すれば、ノードＮ16
の電位はＶDDにまで達する。
てからしばらくしてノードＮ17の電位がピークに達する
（時刻ｔ8 ）。このノードＮ17即ちＮチャネルトランジ
スタＭ11のゲート電位の上昇により、ノードＮ16の電位
はＶDD近くまで上昇する。即ち、従来のようにトランジ
スタＭ11のゲート電位をＶDDに固定していると、この時
点で、ノードＮ16の電位はＶDD−Ｖth（Ｖthはトランジ
スタＭ11のしきい値電圧）までしか上昇しない。ところ
が、本実施例では、トランジスタＭ11のゲート電位をＶ
DD以上に昇圧しているので、ノードＮ16の電位がＶDD近
くまで上昇するのである。この時、トランジスタＭ11の
ゲート電位をＶDD＋Ｖth以上に昇圧すれば、ノードＮ16
の電位はＶDDにまで達する。
【００３０】この後、時刻ｔ9 〜ｔ10において、ノード
Ｎ13の電位がＶDD→ＶSSに下がり始める。このノードＮ
13の電位が下がり始める時刻ｔ9 と入力端子ＩＮの電位
が上昇を始めた時刻ｔ5 との差、即ち、遅延時間は、イ
ンバータＩＶ11、ＩＶ12、ＩＶ13とキャパシタンスＣ11
の作用によるものであるが、本実施例では、主としてイ
ンバータＩＶ12の中に使われているＰチャネルトランジ
スタ（図示せず）の抵抗Ｒc とキャパシタンスＣ11の容
量Ｃs とでこの遅延時間を制御している。
Ｎ13の電位がＶDD→ＶSSに下がり始める。このノードＮ
13の電位が下がり始める時刻ｔ9 と入力端子ＩＮの電位
が上昇を始めた時刻ｔ5 との差、即ち、遅延時間は、イ
ンバータＩＶ11、ＩＶ12、ＩＶ13とキャパシタンスＣ11
の作用によるものであるが、本実施例では、主としてイ
ンバータＩＶ12の中に使われているＰチャネルトランジ
スタ（図示せず）の抵抗Ｒc とキャパシタンスＣ11の容
量Ｃs とでこの遅延時間を制御している。
【００３１】ノードＮ13の電位が下がり始めると、Ｐチ
ャネルトランジスタＭ13がオフ→オンし、ノードＮ17の
電位が→ＶDDに下がり始める（時刻ｔ9 〜ｔ11）。な
お、実際には、リーク電流によりノードＮ17の電位は若
干下がり始めている。そして、Ｎチャネルトランジスタ
Ｍ11のゲート電位が下がることにより、このトランジス
タＭ11がオン→オフし、ノードＮ16と入力端子ＩＮとの
間の接続が断たれる。
ャネルトランジスタＭ13がオフ→オンし、ノードＮ17の
電位が→ＶDDに下がり始める（時刻ｔ9 〜ｔ11）。な
お、実際には、リーク電流によりノードＮ17の電位は若
干下がり始めている。そして、Ｎチャネルトランジスタ
Ｍ11のゲート電位が下がることにより、このトランジス
タＭ11がオン→オフし、ノードＮ16と入力端子ＩＮとの
間の接続が断たれる。
【００３２】一方、ノードＮ13の電位が下がり始めるこ
とにより、ＮチャネルトランジスタＭ15がオン→オフ
し、ノードＮ14と接地端子ＶSSとの間の接続が断たれ
る。この時、インバータＩＶ14を介してノードＮ16と接
続されているノードＮ15の電位は、ノードＮ16の電位が
がほぼＶDDにまで上昇しているので、ほぼＶSSまで下降
しており、従って、ＰチャネルトランジスタＭ14はオン
状態であり、ノードＮ14は電源端子ＶDDに接続されてい
る。この結果、ノードＮ14の電位はＶSS→ＶDDに上昇を
始める。そして、キャパシタンスＣ13を介した帰還動作
により、ノードＮ16、即ち、出力端子ＯＵＴの電位はＶ
DD以上に昇圧される。本実施例では、帰還動作開始時、
ノードＮ16の電位がほぼＶDDに達しており、トランジス
タＭ11がオフしているので、出力端子ＯＵＴの電位はほ
ぼ２ＶDDまで昇圧される（時刻ｔ12）。
とにより、ＮチャネルトランジスタＭ15がオン→オフ
し、ノードＮ14と接地端子ＶSSとの間の接続が断たれ
る。この時、インバータＩＶ14を介してノードＮ16と接
続されているノードＮ15の電位は、ノードＮ16の電位が
がほぼＶDDにまで上昇しているので、ほぼＶSSまで下降
しており、従って、ＰチャネルトランジスタＭ14はオン
状態であり、ノードＮ14は電源端子ＶDDに接続されてい
る。この結果、ノードＮ14の電位はＶSS→ＶDDに上昇を
始める。そして、キャパシタンスＣ13を介した帰還動作
により、ノードＮ16、即ち、出力端子ＯＵＴの電位はＶ
DD以上に昇圧される。本実施例では、帰還動作開始時、
ノードＮ16の電位がほぼＶDDに達しており、トランジス
タＭ11がオフしているので、出力端子ＯＵＴの電位はほ
ぼ２ＶDDまで昇圧される（時刻ｔ12）。
【００３３】また、本実施例では、帰還動作に関わるト
ランジスタをＰチャネルトランジスタＭ14で構成してい
るので、例えば１Ｖ程度の低電圧電源で駆動する場合で
も、このＰチャネルトランジスタＭ14が確実に動作す
る。
ランジスタをＰチャネルトランジスタＭ14で構成してい
るので、例えば１Ｖ程度の低電圧電源で駆動する場合で
も、このＰチャネルトランジスタＭ14が確実に動作す
る。
【００３４】次に、時刻ｔ1 〜ｔ2 において、入力端子
ＩＮの電位がＶDD→ＶSSに下がり始めると、ノードＮ11
の電位がＶSS→ＶDDに上昇を始め、Ｎチャネルトランジ
スタＭ16がオフ→オンするので、ノードＮ16が接地端子
ＶSSに接続され、出力端子ＯＵＴの電位は急激に低下す
る（時刻ｔ1 〜ｔ4 ）。また、ゲートに電源電圧ＶDDが
印加されているＮチャネルトランジスタＭ11も、入力端
子ＩＮ及びノードＮ16の電位が下がることによりオフ→
オンし、ノードＮ16が入力端子ＩＮに接続される。
ＩＮの電位がＶDD→ＶSSに下がり始めると、ノードＮ11
の電位がＶSS→ＶDDに上昇を始め、Ｎチャネルトランジ
スタＭ16がオフ→オンするので、ノードＮ16が接地端子
ＶSSに接続され、出力端子ＯＵＴの電位は急激に低下す
る（時刻ｔ1 〜ｔ4 ）。また、ゲートに電源電圧ＶDDが
印加されているＮチャネルトランジスタＭ11も、入力端
子ＩＮ及びノードＮ16の電位が下がることによりオフ→
オンし、ノードＮ16が入力端子ＩＮに接続される。
【００３５】一方、ノードＮ１３の電位がＶSS→ＶDDに
上昇を始めることにより（時刻ｔ3）、Ｎチャネルトラ
ンジスタＭ15がオフ→オンして、ノードＮ14が接地端子
ＶSSに接続され、このノードＮ14の電位がＶDD→ＶSSに
下降する（時刻ｔ3 〜ｔ4 ）。また、ノードＮ15の電位
が上昇することにより、ＰチャネルトランジスタＭ14が
オン→オフし、ノードＮ14と電源端子ＶDDとの間の接続
が断たれる。
上昇を始めることにより（時刻ｔ3）、Ｎチャネルトラ
ンジスタＭ15がオフ→オンして、ノードＮ14が接地端子
ＶSSに接続され、このノードＮ14の電位がＶDD→ＶSSに
下降する（時刻ｔ3 〜ｔ4 ）。また、ノードＮ15の電位
が上昇することにより、ＰチャネルトランジスタＭ14が
オン→オフし、ノードＮ14と電源端子ＶDDとの間の接続
が断たれる。
【００３６】更に、入力端子ＩＮの電位が下がることに
よりＰチャネルトランジスタＭ12がオフ→オンし、一
方、ノードＮ１３の電位が上昇することによりＰチャネ
ルトランジスタＭ13がオン→オフする。
よりＰチャネルトランジスタＭ12がオフ→オンし、一
方、ノードＮ１３の電位が上昇することによりＰチャネ
ルトランジスタＭ13がオン→オフする。
【００３７】以上の動作により、電源電圧ＶDDに対して
ほぼ２ＶDDに昇圧された出力パルスを得ることができ
る。
ほぼ２ＶDDに昇圧された出力パルスを得ることができ
る。
【００３８】なお、本実施例で用いた入力信号パルス
は、立ち下がりの部分が立ち上がりの部分よりも急峻な
ために、トランジスタＭ16の作用によってノードＮ
16（出力端子ＯＵＴ）の電位を従来よりも急速に降下さ
せることができるという効果が明瞭ではないが、ノード
Ｎ16の電圧降下は、トランジスタＭ16が存在しない場合
よりも急激に起こっている。
は、立ち下がりの部分が立ち上がりの部分よりも急峻な
ために、トランジスタＭ16の作用によってノードＮ
16（出力端子ＯＵＴ）の電位を従来よりも急速に降下さ
せることができるという効果が明瞭ではないが、ノード
Ｎ16の電圧降下は、トランジスタＭ16が存在しない場合
よりも急激に起こっている。
【００３９】以上、本発明を一実施例につき説明した
が、上述の実施例は本発明を限定するものではない。例
えば、上述の実施例では、ＮチャネルトランジスタＭ11
のゲート電位を制御するための遅延回路を主としてイン
バータＩＶ12（中のＰチャネルトランジスタ）とキャパ
シタンスＣ11とで構成したが、遅延回路としてトランジ
スタのゲート回路を用いてもよい。
が、上述の実施例は本発明を限定するものではない。例
えば、上述の実施例では、ＮチャネルトランジスタＭ11
のゲート電位を制御するための遅延回路を主としてイン
バータＩＶ12（中のＰチャネルトランジスタ）とキャパ
シタンスＣ11とで構成したが、遅延回路としてトランジ
スタのゲート回路を用いてもよい。
【００４０】
【発明の効果】本発明によれば、ブートストラップ回路
の出力を電源電圧のほぼ２倍まで昇圧することができ
る。従って、低電圧電源でも比較的大きな出力が得られ
るとともに、その出力をチャージポンプ回路の入力クロ
ックとして用いることにより、チャージポンプ回路の昇
圧速度を向上させることができる。
の出力を電源電圧のほぼ２倍まで昇圧することができ
る。従って、低電圧電源でも比較的大きな出力が得られ
るとともに、その出力をチャージポンプ回路の入力クロ
ックとして用いることにより、チャージポンプ回路の昇
圧速度を向上させることができる。
【００４１】また、本発明のブートストラップ回路は低
電圧電源でも確実に動作する。
電圧電源でも確実に動作する。
【００４２】更に、本発明のブートストラップ回路で
は、立ち下がり時間の短い出力信号を得ることができる
ので、ブートストラップ回路自体の動作速度を向上させ
ることが可能である。
は、立ち下がり時間の短い出力信号を得ることができる
ので、ブートストラップ回路自体の動作速度を向上させ
ることが可能である。
【図１】本発明の一実施例によるブートストラップ回路
の回路図である。
の回路図である。
【図２】図１の回路の動作波形図である。
【図３】従来のブートストラップ回路の回路図である。
【図４】図３の回路の動作波形図である。
Ｍ11、Ｍ15、Ｍ16 Ｎチャネルエンハンスメント型ＭＯ
Ｓトランジスタ Ｍ12〜Ｍ14 Ｐチャネルエンハンスメント型ＭＯＳトラ
ンジスタ Ｃ11〜Ｃ13 キャパシタンス ＩＶ11〜ＩＶ14 インバータ Ｎ11〜Ｎ17 ノード
Ｓトランジスタ Ｍ12〜Ｍ14 Ｐチャネルエンハンスメント型ＭＯＳトラ
ンジスタ Ｃ11〜Ｃ13 キャパシタンス ＩＶ11〜ＩＶ14 インバータ Ｎ11〜Ｎ17 ノード
Claims (5)
- 【請求項１】 ドレインが入力端子に、ソースが出力端
子に夫々接続されたエンハンスメント型の第１のＮチャ
ネルＭＯＳトランジスタと、 ゲートが第１の反転回路を介して前記第１のＮチャネル
ＭＯＳトランジスタのソースに接続され、ドレインが電
源端子に接続されたエンハンスメント型の第１のＰチャ
ネルＭＯＳトランジスタと、 一端が前記第１のＰチャネルＭＯＳトランジスタのソー
スに接続され、他端が前記第１のＮチャネルＭＯＳトラ
ンジスタのソースに接続された第１のキャパシタンス
と、 ドレインが前記第１のＰチャネルＭＯＳトランジスタの
ソースに接続され、ソースが接地端子に接続され、ゲー
トが第２の反転回路を介して前記入力端子に接続された
エンハンスメント型の第１のＮチャネルＭＯＳトランジ
スタと、 一端が前記第２の反転回路の入力端に接続され、他端が
接地端子に接続された第２のキャパシタンスと、 前記入力端子に与えられた入力信号が立ち上がった直後
から所定時間の間、前記第１のＮチャネルＭＯＳトラン
ジスタのゲート電位を電源電位以上に上昇させるととも
に、それ以外の時間は前記第１のＮチャネルＭＯＳトラ
ンジスタのゲート電位を実質的に電源電位に保持するゲ
ート電位制御手段とを有することを特徴とするブートス
トラップ回路。 - 【請求項２】 前記ゲート電位制御手段が、一端が前記
入力端子に接続され、他端が前記第１のＮチャネルＭＯ
Ｓトランジスタのゲートに接続された第３のキャパシタ
ンスと、ゲートが前記入力端子に接続され、ドレインが
電源端子に接続され、ソースが前記第１のＮチャネルＭ
ＯＳトランジスタのゲートに接続されたエンハンスメン
ト型の第２のＰチャネルＭＯＳトランジスタと、ドレイ
ンが電源端子に接続され、ソースが前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに接続されたエンハンス
メント型の第３のＰチャネルＭＯＳトランジスタと、前
記入力端子と前記第３のＰチャネルＭＯＳトランジスタ
のゲートとの間に接続されて、前記第１のＮチャネルＭ
ＯＳトランジスタのゲート電位を上昇させる前記所定時
間を決定する遅延回路とを有することを特徴とする請求
項１に記載のブートストラップ回路。 - 【請求項３】 ドレインが前記第１のＮチャネルＭＯＳ
トランジスタのソースに接続され、ソースが接地端子に
接続され、ゲートが第３の反転回路を介して前記入力端
子に接続されたエンハンスメント型の第２のＮチャネル
ＭＯＳトランジスタを更に有することを特徴とする請求
項２に記載のブートストラップ回路。 - 【請求項４】 前記第３の反転回路の出力端が第４の反
転回路を介して前記第２の反転回路の入力端に接続され
ており、前記第２の反転回路の出力端が前記第３のＰチ
ャネルＭＯＳトランジスタのゲートに接続されているこ
とを特徴とする請求項３に記載のブートストラップ回
路。 - 【請求項５】 前記第４の反転回路に含まれる第４のＰ
チャネルＭＯＳトランジスタと前記第２のキャパシタン
スとで、前記第１のＮチャネルＭＯＳトランジスタのゲ
ート電位を上昇させる前記所定時間を制御するように構
成したことを特徴とする請求項４に記載のブートストラ
ップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24210094A JP3330746B2 (ja) | 1994-09-09 | 1994-09-09 | ブートストラップ回路 |
| KR1019950029223A KR100202466B1 (ko) | 1994-09-09 | 1995-09-06 | 부트스트랩회로 |
| US08/525,344 US5514994A (en) | 1994-09-09 | 1995-09-07 | Bootstrap circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24210094A JP3330746B2 (ja) | 1994-09-09 | 1994-09-09 | ブートストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883486A JPH0883486A (ja) | 1996-03-26 |
| JP3330746B2 true JP3330746B2 (ja) | 2002-09-30 |
Family
ID=17084309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24210094A Expired - Lifetime JP3330746B2 (ja) | 1994-09-09 | 1994-09-09 | ブートストラップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5514994A (ja) |
| JP (1) | JP3330746B2 (ja) |
| KR (1) | KR100202466B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8044906B2 (en) | 2002-12-25 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH10284729A (ja) * | 1997-02-07 | 1998-10-23 | Sony Corp | 絶縁ゲートトランジスタ素子及びその駆動方法 |
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| KR100477814B1 (ko) * | 1998-06-29 | 2005-08-29 | 주식회사 하이닉스반도체 | 반도체메모리장치의 워드라인 부트스트랩회로 |
| KR100314646B1 (ko) * | 1998-10-28 | 2001-12-12 | 박종섭 | 부트스트랩회로 |
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| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
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