JP5980538B2

JP5980538B2 - 半導体装置

Info

Publication number: JP5980538B2
Application number: JP2012078007A
Authority: JP
Inventors: 誠一米田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2016-08-31
Anticipated expiration: 2032-03-29
Also published as: JP2013207771A

Description

本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。

半導体装置には、所望の動作をさせるために様々な回路が搭載されている。例えば、持続した交流を作る発振回路が挙げられる。発振回路の一態様として、リングオシレータが挙げられる（例えば、特許文献１）。また、発振回路の他には、遅延回路が挙げられる。遅延回路の一態様として、インバータチェーンが挙げられる（例えば、特許文献２）。

このような回路を動作させるには、少なくとも、トランジスタに十分な電界効果移動度が必要であり、酸化物半導体を用いた薄膜トランジスタが注目されている（例えば、特許文献３及び特許文献４）。

また、ｎ型の酸化物半導体については開発が進んでいるが、ｐ型の酸化物半導体については、開発が十分には進んでいない。そのため、同一基板上に設けられる酸化物半導体を用いた薄膜トランジスタはｎ型とすることが多い。また、同一基板上に十分な電気的特性を有するｐ型の酸化物半導体が開発されたとしても、ｐ型とｎ型を作り分けることで作製工程数は著しく増加する。そのため、同一基板上に作製する薄膜トランジスタは一の導電型とすることが好ましく、特に、キャリア移動度が比較的高いｎ型とすることが好ましい（例えば、特許文献５）。

特開２００６−２１７１６２号公報特開２０１１−１６３９８３号公報特開２００７−１２３８６１号公報特開２００７−９６０５５号公報特開２０１１−１０１３５１号公報

本発明の一態様は、半導体装置に設けられた容量素子を有するリングオシレータまたはインバータチェーンの占有面積を小さくすることを課題とする。

また、リングオシレータまたはインバータチェーンの所定の位置に容量素子が設けられると、所定の位置の電位がトランジスタのしきい値分だけ降下する現象（しきい値落ち）を防止することができる。本発明の一態様は、リングオシレータまたはインバータチェーンにおけるしきい値落ちを防止することも課題とする。

本発明の一態様は、インバータ回路部と、最後段回路部と、第１乃至第３の配線を有する半導体装置であって、前記インバータ回路部は、第１のインバータ部と第２のインバータ部を有し、前記第１のインバータ部は、第１のインバータと、第１のブートストラップトランジスタと、第１の容量素子と、を有し、前記第１の容量素子と前記第１のブートストラップトランジスタは、前記第１のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記第１のインバータの出力電位の降下を抑制し、前記第２のインバータ部は、第２のインバータと、第２のブートストラップトランジスタと、第２の容量素子と、を有し、前記第２の容量素子と前記第２のブートストラップトランジスタは、前記第２のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記第２のインバータの出力電位の降下を抑制し、前記最後段回路部は、最後段のインバータと、最後段のブートストラップトランジスタと、最後段の容量素子と、を有し、前記最後段の容量素子と前記最後段のブートストラップトランジスタは、前記最後段のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記最後段のインバータの出力電位の降下を抑制することを特徴とする半導体装置である。

なお、本明細書中において、「複数のトランジスタが重畳」とは、「複数のトランジスタの少なくともチャネル形成領域の一部が重畳すること」をいい、複数のトランジスタのすべての構成要素が必ずしも重畳していなくてもよい。

半導体装置に設けられた容量素子を有するリングオシレータまたはインバータチェーンの占有面積を小さくすることができる。

リングオシレータまたはインバータチェーンにおけるしきい値落ちを防止することができる。

本発明の一態様である半導体装置を説明する回路図。本発明の一態様である半導体装置を説明する回路図。本発明の一態様である半導体装置を説明する回路図。本発明の一態様である半導体装置の各層を説明する上面図。本発明の一態様である半導体装置を説明する断面図。本発明の一態様である半導体装置の作製方法を説明する断面図。本発明の一態様である半導体装置の作製方法を説明する断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本実施の形態では、本発明の一態様である半導体装置について説明する。本発明の一態様である半導体装置は、発振回路または遅延回路を有する。

図１には、本実施の形態の半導体装置が有する発振回路または遅延回路として適用することができる回路１００を示す。図１に示す回路１００は、発振回路としても用いることができるし、遅延回路としても用いることができる。

図１に示す回路１００は、第１の回路１０２、第２の回路１０４、第３の回路１０６、第４の回路１０８及び最終段の回路１１０により構成され、第１乃至第１５のトランジスタ及び第１乃至第５の容量素子を有する。第１の回路１０２、第２の回路１０４、第３の回路１０６及び第４の回路１０８にはそれぞれ３のトランジスタが配され、最終段の回路１１０には３のトランジスタが配されている。また、図１に示されるように、奇数段の回路構成が同様であり、偶数段の回路は構成が同様である。

なお、図示していないが、図１に示す回路１００は、更に多段の構成としてもよい。その場合には、第２の回路１０４と第３の回路１０６の間または第４の回路１０８と最終段の回路１１０の間に、更なる第３の回路１０６及び第４の回路１０８を配すればよい。

ただし、以下では、図１に示される構成について説明するものとする。

なお、以下の説明において、図示されたトランジスタの図面左側に配されるゲートを第１のゲートと呼び、図面右側に配されるゲートを第２のゲートと呼ぶ。

第２のトランジスタ１２４のソース及びドレインの一方、第５のトランジスタ１３４のソース及びドレインの一方、第８のトランジスタ１４４のソース及びドレインの一方、第１１のトランジスタ１５４のソース及びドレインの一方、第１４のトランジスタ１６４のソース及びドレインの一方は、高電位電源線に電気的に接続されている。

第３のトランジスタ１２６のソース及びドレインの一方、第６のトランジスタ１３６のソース及びドレインの一方、第９のトランジスタ１４６のソース及びドレインの一方、第１２のトランジスタ１５６のソース及びドレインの一方、第１５のトランジスタ１６６のソース及びドレインの一方は、低電位電源線に電気的に接続されている。

ここで、まず、主に第１の回路１０２及び第２の回路１０４に注目して説明する。第２のトランジスタ１２４のソース及びドレインの他方と、第３のトランジスタ１２６のソース及びドレインの他方と、第１の容量素子１２０の一方の電極と、第６のトランジスタ１３６の第２のゲートは、第３の回路１０６の第７のトランジスタ１４２のソース及びドレインの一方と電気的に接続されている。

この、第２のトランジスタ１２４のソース及びドレインの他方と、第３のトランジスタ１２６のソース及びドレインの他方と、第１の容量素子１２０の一方の電極と、第６のトランジスタ１３６の第２のゲートが接続して形成された部分を第１の同電位部１７１と呼ぶものとする（図２を参照）。

第１の容量素子１２０の他方の電極と、第２のトランジスタ１２４の第１のゲートは、第１のトランジスタ１２２のソース及びドレインの一方に電気的に接続されている。

この、第１の容量素子１２０の他方の電極と、第２のトランジスタ１２４の第１のゲートと、第１のトランジスタ１２２のソース及びドレインの一方が接続して形成された部分を第２の同電位部１７２と呼ぶものとする（図２を参照）。

第５のトランジスタ１３４の第２のゲートと、第２の容量素子１３０の一方の電極は、第４のトランジスタ１３２のソース及びドレインの一方に電気的に接続されている。

この、第５のトランジスタ１３４の第２のゲートと、第２の容量素子１３０の一方の電極と、第４のトランジスタ１３２のソース及びドレインの一方が接続して形成された部分を第３の同電位部１７３と呼ぶものとする（図２を参照）。

第２の容量素子１３０の他方の電極と、第５のトランジスタ１３４のソース及びドレインの他方と、第６のトランジスタ１３６のソース及びドレインの他方は、第４の回路１０８の第１０のトランジスタ１５２のソース及びドレインの一方と、第３の回路１０６の第９のトランジスタ１４６の第１のゲートに電気的に接続されている。

この、第２の容量素子１３０の他方の電極と、第５のトランジスタ１３４のソース及びドレインの他方と、第６のトランジスタ１３６のソース及びドレインの他方が接続して形成された部分を第４の同電位部１７４と呼ぶものとする（図２を参照）。

第１のトランジスタ１２２のソース及びドレインの他方は、第４の回路１０８の第１１のトランジスタ１５４のソース及びドレインの他方と、第１２のトランジスタ１５６のソース及びドレインの他方と、第４の容量素子１５０の一方の電極と、最終段の回路１１０の第１５のトランジスタ１６６の第１のゲートに電気的に接続されている。

第１のトランジスタ１２２の第２のゲートと、第４のトランジスタ１３２の第１のゲートは、第１の配線１１２に電気的に接続されている。

第１のトランジスタ１２２の第１のゲートと、第２のトランジスタ１２４の第２のゲートと、第４のトランジスタ１３２の第２のゲートと、第５のトランジスタ１３４の第１のゲートは、第２の配線１１４に電気的に接続されている。

第３のトランジスタ１２６の第２のゲートと、第６のトランジスタ１３６の第１のゲートは、第３の配線１１６に電気的に接続されている。

次に、主に第３の回路１０６及び第４の回路１０８に注目して説明する。第８のトランジスタ１４４のソース及びドレインの他方と第９のトランジスタ１４６のソース及びドレインの他方と、第３の容量素子１４０の一方の電極と、第１２のトランジスタ１５６の第２のゲートは、最終段の回路１１０の第１３のトランジスタ１６２のソース及びドレインの一方と電気的に接続されている。

第３の容量素子１４０の他方の電極と、第７のトランジスタ１４２のソース及びドレインの他方は、第８のトランジスタ１４４の第１のゲートに電気的に接続されている。

第１０のトランジスタ１５２のソース及びドレインの他方と、第１１のトランジスタ１５４の第２のゲートは、第４の容量素子１５０の他方の電極に電気的に接続されている。

第７のトランジスタ１４２の第２のゲートと、第１０のトランジスタ１５２の第１のゲートは、第１の配線１１２に電気的に接続されている。

第７のトランジスタ１４２の第１のゲートと、第８のトランジスタ１４４の第２のゲートと、第１０のトランジスタ１５２の第２のゲートと、第１１のトランジスタ１５４の第１のゲートは、第２の配線１１４に電気的に接続されている。

第９のトランジスタ１４６の第２のゲートと、第１２のトランジスタ１５６の第１のゲートは、第３の配線１１６に電気的に接続されている。

最後に、主に最終段の回路１１０に注目して説明する。第５の容量素子１６０の他方の電極と、第１３のトランジスタ１６２のソース及びドレインの他方は、第１４のトランジスタ１６４の第１のゲートに電気的に接続されている。

第１３のトランジスタ１６２の第２のゲートは、第１の配線１１２に電気的に接続されている。

第１３のトランジスタ１６２の第１のゲートと、第１４のトランジスタ１６４の第２のゲートは、第２の配線１１４に電気的に接続されている。

第１５のトランジスタ１６６の第２のゲートは、第３の配線１１６に電気的に接続されている。

第１乃至第１５のトランジスタがｎチャネル型トランジスタである場合には、第１の配線１１２及び第２の配線１１４の電位は、低電位電源線の電位よりも高く（正電位）する。第３の配線１１６の電位は、低電位電源線の電位よりも低くする（負電位）とよい。すなわち、第１乃至第１５のトランジスタがｎチャネル型トランジスタである場合には、ソース及びドレインの一方が高電位電源線に電気的に接続されているトランジスタでは、常時電流が流れる（ノーマリーオンになる）ようにするとよい。出力電位が、しきい値分だけ降下することを防ぐためである。ソース及びドレインの一方が低電位電源線に電気的に接続されているトランジスタでは、オフすると電流がほとんど流れない（ノーマリーオフになる）ようにするとよい。消費電流を抑えるためである。

次に、図１に示す回路１００の動作について、第１の回路１０２及び第２の回路１０４に注目して説明する。

まず、第１の配線１１２及び第２の配線１１４の電位を低電位電源線の電位よりも高くし（正電位とし）、ブートストラップ用トランジスタ（第１のトランジスタ１２２及び第４のトランジスタ１３２）と高電位電源線に電気的に接続されているトランジスタ（第２のトランジスタ１２４及び第５のトランジスタ１３４）をオンさせる。第１の配線１１２及び第２の配線１１４の電位は、ブートストラップ用トランジスタと高電位電源線に電気的に接続されているトランジスタのオン抵抗が、低電位電源線に電気的に接続されているトランジスタ（第３のトランジスタ１２６及び第６のトランジスタ１３６）のオン抵抗よりも十分に高くなるように制御する。

第３の配線１１６の電位は低電位電源線の電位以下（負電位）とする。

まず、初期状態として、第２のトランジスタ１２４と第３のトランジスタ１２６で構成されるインバータ（第１の回路１０２）の入力に相当する部分（第３のトランジスタ１２６の第１のゲートの電位）が、第３のトランジスタ１２６をオフさせる電位（低電位）であるものとし、第１のトランジスタ１２２のソース及びドレインの他方の電位を高電位とする。すなわち、第１の回路１０２の入力は低電位（Ｌｏｗ）となる。

第３のトランジスタ１２６がオフしているので、第２のトランジスタ１２４と第３のトランジスタ１２６で構成されるインバータ（第１の回路１０２）の出力に相当する部分（第６のトランジスタ１３６の第２のゲートに電気的に接続されている部分）の電位は高電位となるが、その電位は第２のトランジスタ１２４のオン抵抗によってしきい値落ちした電位となる。

また、第１のトランジスタ１２２はオンしているので、第２のトランジスタ１２４の第１のゲートの電位は高電位である。そのため、第２のトランジスタ１２４の第１のゲートの電位は高電位となる。ここで、第２のトランジスタ１２４の第１のゲートの電位は、第１の容量素子１２０における容量結合によって高電位電源線の電位よりも高くなる。すなわち、第２のトランジスタ１２４の第１のゲートの電位がブートストラップされるため、第２のトランジスタ１２４と第３のトランジスタ１２６で構成されるインバータ（第１の回路１０２）の出力における第２のトランジスタ１２４によるしきい値落ちを防止することができる。すなわち、第１の回路１０２の出力は高電位（Ｈｉｇｈ）となる。

第２のトランジスタ１２４と第３のトランジスタ１２６で構成されるインバータの出力が高電位であるため、第５のトランジスタ１３４と第６のトランジスタ１３６で構成されるインバータ（第２の回路１０４）の入力に相当する部分の電位（第６のトランジスタ１３６の第２のゲートの電位）は、第６のトランジスタ１３６をオンさせる電位（高電位）である。

第６のトランジスタ１３６の第２のゲートの電位はブートストラップされた高電位であるため、第６のトランジスタ１３６はオンし、且つ第５のトランジスタ１３４のオン抵抗は第６のトランジスタ１３６のオン抵抗よりも大きい。そのため、第５のトランジスタ１３４と第６のトランジスタ１３６で構成されるインバータ（第２の回路１０４）の出力に相当する部分の電位（第２の容量素子１３０の他方の電極の電位）は低電位となる。すなわち、第２の回路１０４の出力は低電位（Ｌｏｗ）となる。

なお、第４のトランジスタ１３２はオンしているので、第５のトランジスタ１３４の第２のゲートの電位は低電位となる。

従って、第８のトランジスタ１４４と第９のトランジスタ１４６で構成されるインバータ（第３の回路１０６）の入力は低電位（Ｌｏｗ）となる。そのため、同様に考えると、第３の回路１０６の出力は高電位（Ｈｉｇｈ）となり、第１１のトランジスタ１５４と第１２のトランジスタ１５６で構成されるインバータ（第４の回路１０８）の出力は低電位（Ｌｏｗ）となる。さらには、第１４のトランジスタ１６４と第１５のトランジスタ１６６で構成されるインバータ（最終段の回路１１０）の出力は高電位（Ｈｉｇｈ）となるため、第１の回路１０２の入力が低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）になる。

図１の回路１００は以上説明したように動作する。図１の回路１００には、第３の回路１０６及び第４の回路１０８を複数設けることで、更に多段としてもよい。

すなわち、本発明の一態様は、インバータ回路部と、最後段回路部と、第１乃至第３の配線を有する半導体装置であって、前記インバータ回路部は、第１のインバータ部と第２のインバータ部を有し、前記第１のインバータ部は、第１のインバータと、第１のブートストラップトランジスタと、第１の容量素子と、を有し、前記第１の容量素子と前記第１のブートストラップトランジスタは、前記第１のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記第１のインバータの出力電位の降下を抑制し、前記第２のインバータ部は、第２のインバータと、第２のブートストラップトランジスタと、第２の容量素子と、を有し、前記第２の容量素子と前記第２のブートストラップトランジスタは、前記第２のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記第２のインバータの出力電位の降下を抑制し、前記最後段回路部は、最後段のインバータと、最後段のブートストラップトランジスタと、最後段の容量素子と、を有し、前記最後段の容量素子と前記最後段のブートストラップトランジスタは、前記最後段のインバータの一方のトランジスタのゲートの一の電位をブートストラップし、且つ前記最後段のインバータの出力電位の降下を抑制することを特徴とする半導体装置であるが、更に多段にした場合を考慮すると、本発明の一態様は、前記第１のインバータ部を奇数段インバータ部とし、前記第２のインバータ部を偶数段インバータ部とし、前記奇数段のインバータ部と前記偶数段のインバータ部を交互に配した、前記第１のインバータ部と前記第２のインバータ部を複数有する構成とする。

または、本発明の一態様は、３つのトランジスタが含まれる奇数個の単位回路を有する半導体装置であって、第２ｍ−１の回路は、第１乃至第３のトランジスタと第１の容量素子を有し、第２ｍの回路は、第４乃至第６のトランジスタと第２の容量素子を有し、最終段の回路は、第７乃至第９のトランジスタと第３の容量素子を有し、第２ｎ−１の回路の第２のトランジスタのソース及びドレインの一方、第２ｎの回路の第５のトランジスタのソース及びドレインの一方は、高電位電源線に電気的に接続され、第２ｎ−１の回路の第３のトランジスタのソース及びドレインの一方、第２ｎの回路の第６のトランジスタのソース及びドレインの一方は、低電位電源線に電気的に接続され、第２ｎ−１の回路の前記第２のトランジスタのソース及びドレインの他方と、第２ｎ−１の回路の前記第３のトランジスタのソース及びドレインの他方と、第１の容量素子の一方の電極と、第２ｎの回路の前記第６のトランジスタの第２のゲートは、第２ｎ＋１の回路の第１のトランジスタのソース及びドレインの一方と電気的に接続され、第２ｎ−１の回路の前記第１の容量素子の他方の電極と、第２ｎ−１の回路の前記第２のトランジスタの第１のゲートは、第２ｎ−１の回路の第１のトランジスタのソース及びドレインの一方に電気的に接続され、第２ｎの回路の前記第５のトランジスタの第２のゲートと、第２ｎの回路の第２の容量素子の一方の電極は、第２ｎの回路の第４のトランジスタのソース及びドレインの一方に電気的に接続され、第２ｎの回路の前記第２の容量素子の他方の電極と、第２ｎの回路の前記第５のトランジスタのソース及びドレインの他方と、第２ｎの回路の前記第６のトランジスタのソース及びドレインの他方と、第２ｎ−１の回路の前記第３のトランジスタの第１のゲートは、第２ｎ＋２の回路の前記第４のトランジスタのソース及びドレインの一方と、第２ｎ＋１の回路の第３のトランジスタの第１のゲートに電気的に接続され、第２ｎ−１の回路の前記第１のトランジスタのソース及びドレインの他方は、第２ｎ−３の回路の第２のトランジスタのソース及びドレインの一方と、第２ｎ−３の回路の第３のトランジスタのソース及びドレインの一方と、第２ｎ−２の回路の第１の容量素子の一方の電極と、第２ｎ−２の回路の第６のトランジスタの第２のゲートに電気的に接続され、第２ｎ−１の回路の前記第１のトランジスタの第２のゲートと、第２ｎの回路の前記第４のトランジスタの第１のゲートは、第１の配線に電気的に接続され、第２ｎ−１の回路の前記第１のトランジスタの第１のゲートと、第２ｎ−１の回路の前記第２のトランジスタの第２のゲートと、第２ｎの回路の前記第４のトランジスタの第２のゲートと、第２ｎの回路の前記第５のトランジスタの第１のゲートは、第２の配線に電気的に接続され、第２ｎ−１の回路の前記第３のトランジスタの第２のゲートと、第２ｎの回路の前記第６のトランジスタの第１のゲートは、第３の配線に電気的に接続され、第２ｎ―１の回路の前記第３のトランジスタの第１のゲートと、第２ｎの回路の前記第４のトランジスタのソース及びドレインの他方は、第２ｎ―２の回路の第５のトランジスタのソース及びドレインの一方と、第２ｎ―２の回路の前記第６のトランジスタのソース及びドレインの一方と、第２ｎ―２の回路の第２の容量素子の一方の電極に接続され、第１の回路の第２のトランジスタのソース及びドレインの一方、第２の回路の第５のトランジスタのソース及びドレインの一方は、前記高電位電源線に電気的に接続され、第１の回路の第３のトランジスタのソース及びドレインの一方、第２の回路の第６のトランジスタのソース及びドレインの一方は、前記低電位電源線に電気的に接続され、第１の回路の前記第１の容量素子の他方の電極と、第１の回路の前記第２のトランジスタの第１のゲートは、第１の回路の第１のトランジスタのソース及びドレインの一方に電気的に接続され、第２の回路の前記第５のトランジスタの第２のゲートと、第２の回路の第２の容量素子の一方の電極は、第２の回路の第４のトランジスタのソース及びドレインの一方に電気的に接続され、第１の回路の前記第１のトランジスタのソース及びドレインの他方は、第２Ｎ＋２の回路の第５のトランジスタのソース及びドレインの他方と、第２Ｎ＋２の回路の第６のトランジスタのソース及びドレインの他方と、第２Ｎ＋２の回路の第２の容量素子の一方の電極と、前記第９のトランジスタの第１のゲートに電気的に接続され、第１の回路の前記第１のトランジスタの第２のゲートと、第２の回路の前記第４のトランジスタの第１のゲートは、前記第１の配線に電気的に接続され、第１の回路の前記第１のトランジスタの第１のゲートと、第１の回路の前記第２のトランジスタの第２のゲートと、第２の回路の前記第４のトランジスタの第２のゲートと、第２の回路の前記第５のトランジスタの第１のゲートは、前記第２の配線に電気的に接続され、第１の回路の前記第３のトランジスタの第２のゲートと、第２の回路の前記第６のトランジスタの第１のゲートは、前記第３の配線に電気的に接続され、第１の回路の前記第３のトランジスタの第１のゲートと、第２の回路の前記第４のトランジスタのソース及びドレインの他方は、前記第８のトランジスタのソース及びドレインの一方と、前記第９のトランジスタのソース及びドレインの一方と、前記第３の容量素子の一方の電極に接続され、第２Ｎ＋１の回路の第２のトランジスタのソース及びドレインの一方、第２Ｎ＋２の回路の第５のトランジスタのソース及びドレインの一方は、前記高電位電源線に電気的に接続され、第２Ｎ＋１の回路の第３のトランジスタのソース及びドレインの一方、第２Ｎ＋２の回路の第６のトランジスタのソース及びドレインの一方は、前記低電位電源線に電気的に接続され、第２Ｎ＋１の回路の前記第２のトランジスタのソース及びドレインの他方と、第２Ｎ＋１の回路の前記第３のトランジスタのソース及びドレインの他方と、第１の容量素子の一方の電極と、第２Ｎ＋２の回路の前記第６のトランジスタの第２のゲートは、前記第７のトランジスタのソース及びドレインの一方と電気的に接続され、第２Ｎ＋１の回路の前記第１の容量素子の他方の電極と、第２Ｎ＋１の回路の前記第２のトランジスタの第１のゲートは、第２Ｎ＋１の回路の第１のトランジスタのソース及びドレインの一方に電気的に接続され、第２Ｎ＋２の回路の前記第５のトランジスタの第２のゲートと、第２Ｎ＋２の回路の第２の容量素子の一方の電極は、第２Ｎ＋２の回路の第４のトランジスタのソース及びドレインの一方に電気的に接続され、第２Ｎ＋１の回路の前記第１のトランジスタの第２のゲートと、第２Ｎ＋２の回路の前記第４のトランジスタの第１のゲートは、前記第１の配線に電気的に接続され、第２Ｎ＋１の回路の前記第１のトランジスタの第１のゲートと、第２Ｎ＋１の回路の前記第２のトランジスタの第２のゲートと、第２Ｎ＋２の回路の前記第４のトランジスタの第２のゲートと、第２Ｎ＋２の回路の前記第５のトランジスタの第１のゲートは、前記第２の配線に電気的に接続され、第２Ｎ＋１の回路の前記第３のトランジスタの第２のゲートと、第２Ｎ＋２の回路の前記第６のトランジスタの第１のゲートは、前記第３の配線に電気的に接続され、前記第８のトランジスタのソース及びドレインの一方は前記高電位電源線に電気的に接続され、前記第９のトランジスタのソース及びドレインの一方は前記低電位電源線に電気的に接続され、前記第３の容量素子の他方の電極と、前記第７のトランジスタのソース及びドレインの他方は、前記第８のトランジスタの第１のゲートに電気的に接続され、前記第７のトランジスタの第２のゲートは、前記第１の配線に電気的に接続され、前記第７のトランジスタの第１のゲートと、前記第８のトランジスタの第２のゲートは、前記第２の配線に電気的に接続され、前記第９のトランジスタの第２のゲートは、前記第３の配線に電気的に接続されている半導体装置である。ただし、Ｎは２以上の自然数であり、ｎは２以上かつＮ以下の自然数であり、ｍは１以上かつＮ＋１以下の自然数である。

図４（Ａ）〜（Ｆ）には、回路１００を有する半導体装置の一態様における、各層を説明する上面図を示す。ここで、図４（Ａ）〜（Ｆ）には、第１の回路１０２と第２の回路１０４が示されている。図４（Ａ）〜（Ｆ）には、各層の上面図を示しており、図４（Ａ）が第１の層、図４（Ｂ）が第２の層、図４（Ｃ）が第３の層、図４（Ｄ）が第４の層、図４（Ｅ）が第５の層、図４（Ｆ）が第６の層である。第１の層は第２の層上に設けられており、第２の層は第３の層上に設けられており、第３の層は第４の層上に設けられており、第４の層は第５の層上に設けられており、第５の層は第６の層上に設けられている。

図４に示すように、本発明の一態様である半導体装置では、例えば、トランジスタが重畳している場合のように電極を共有できるときには、可能な限り共有することが好ましい。このように電極を共有すると、回路１００の各部分の占有面積を小さくすることができる。

第１の容量素子１２０の他方の電極と、第２のトランジスタ１２４の第１のゲートが共有する電極を第１の共有電極１８１と呼ぶ（図３を参照）。

第５のトランジスタ１３４の第２のゲートと、第２の容量素子１３０の一方の電極が共有する電極を第２の共有電極１８２と呼ぶ（図３を参照）。

第１のトランジスタ１２２の第２のゲートと、第４のトランジスタ１３２の第１のゲートが共有する電極を第３の共有電極１８３と呼ぶ（図３を参照）。

第１のトランジスタ１２２の第１のゲートと、第２のトランジスタ１２４の第２のゲートが共有する電極を第４の共有電極１８４と呼ぶ（図３を参照）。

第４のトランジスタ１３２の第２のゲートと、第５のトランジスタ１３４の第１のゲートが共有する電極を第５の共有電極１８５と呼ぶ（図３を参照）。

第３のトランジスタ１２６の第２のゲートと、第６のトランジスタ１３６の第１のゲートが共有する電極を第６の共有電極１８６と呼ぶ（図３を参照）。

コンタクトホール２００は、第３のトランジスタ１２６の第１のゲートと、第１の層の上の層の導電層と、を電気的に接続している。第１の層の上の層の導電層は、第４の回路１０８及び最終段の回路１１０に電気的に接続されている。

コンタクトホール２０２は、第１の容量素子１２０の一方の電極と、第２のトランジスタ１２４のソース及びドレインの他方と、第３のトランジスタ１２６のソース及びドレインの他方と、第１の層の上の層の導電層と、を電気的に接続している。ここで、第１の層の上の層の導電層は、第４の回路１０８及び最終段の回路１１０の一方または双方に電気的に接続されている。

コンタクトホール２０４は、第１のトランジスタ１２２のソース及びドレインの他方と、第１の層の上の層の導電層と、を電気的に接続している。ここで、第１の層の上の層の導電層は、第４の回路１０８及び最終段の回路１１０などに電気的に接続されている。

コンタクトホール２０６は、第１のトランジスタ１２２のソース及びドレインの一方と、第２のトランジスタ１２４の第１のゲートにコンタクトホール２０８を介して電気的に接続される導電層と、を電気的に接続している。

コンタクトホール２０８は、前述の通りである。

コンタクトホール２１０は、第１のトランジスタ１２２の第１のゲートと、第２の配線１１４に電気的に接続される導電層を電気的に接続している。

コンタクトホール２１２は、コンタクトホール２０２が電気的に接続される導電層と、コンタクトホール２３０及びコンタクトホール２３２が電気的に接続される導電層を電気的に接続している。

コンタクトホール２１４は、コンタクトホール２００が電気的に接続される導電層と、第３のトランジスタ１２６の第１のゲートを電気的に接続している。

コンタクトホール２１６は、第３のトランジスタ１２６の第１のゲートと、コンタクトホール２１８が電気的に接続される導電層と電気的に接続している。

コンタクトホール２１８は、コンタクトホール２１６が電気的に接続される導電層と、第４のトランジスタ１３２のソース及びドレインの他方に電気的に接続している。

コンタクトホール２２０は、第４のトランジスタ１３２のソース及びドレインの一方と、コンタクトホール２３４が電気的に接続される導電層に電気的に接続している。

コンタクトホール２２２は、第４のトランジスタ１３２の第１のゲートと、第１の配線１１２に電気的に接続される導電層を電気的に接続している。

コンタクトホール２２４は、第６のトランジスタ１３６のソース及びドレインの他方と、第５のトランジスタ１３４のソース及びドレインの他方と、第２の容量素子１３０の他方の電極に電気的に接続している。

コンタクトホール２２６は、第６のトランジスタ１３６の第１のゲートと、第３の配線１１６に電気的に接続される導電層を電気的に接続している。

コンタクトホール２２８は、第５のトランジスタ１３４の第１のゲートと、第２の配線１１４に電気的に接続される導電層を電気的に接続している。

コンタクトホール２３０は、コンタクトホール２１２及びコンタクトホール２３２が電気的に接続される導電層を電気的に接続している。

コンタクトホール２３２は、第６のトランジスタ１３６の第２のゲートと、コンタクトホール２１２及びコンタクトホール２３０が電気的に接続される導電層を電気的に接続している。

コンタクトホール２３４は、第２の容量素子１３０の一方の電極と、コンタクトホール２２０が電気的に接続される導電層を電気的に接続している。

コンタクトホール２３６は、第２の容量素子１３０の他方の電極及びコンタクトホール２２４が電気的に接続される導電層と、第６の層の下の層の導電層と、を電気的に接続している。ここで、第６の層の下の層の導電層は、第３の回路１０６及び第４の回路１０８に電気的に接続されている。

なお、前記各層の配線となる前記導電層は、原則として、前記各層のトランジスタのソース及びドレインと同一の層である。すなわち、前記各層の配線は、原則として、前記各層のトランジスタのソース及びドレインと同一の層により形成する。これは、後に説明するように、前記各層の第１のゲートと重畳するゲート（第２のゲート）の間には、トランジスタのゲート絶縁膜となる薄い絶縁膜しか介在せず、前記各層のゲートと重畳するゲートの間に寄生容量を生じてしまうからである。なお、このような寄生容量は、第１の容量素子１２０と第２の容量素子１３０が設けられる部分以外の部分において問題となるものである。

図４（Ａ）〜（Ｆ）において、第１のトランジスタ１２２、第２のトランジスタ１２４、第４のトランジスタ１３２及び第５のトランジスタ１３４はすべて重畳している。また、これらと、第１の容量素子１２０と第２の容量素子１３０も重畳している。そして、第３のトランジスタ１２６と第６のトランジスタ１３６が重畳している。

図５には、図４（Ａ）〜（Ｆ）のＸ−Ｙにおける断面図を示す。図５において、第１の層３００の下には第２の層３０２が設けられており、第２の層３０２の下には第３の層３０４が設けられており、第３の層３０４の下には第４の層３０６が設けられており、第４の層３０６の下には第５の層３０８が設けられており、第５の層３０８の下には第６の層３１０が設けられている。

なお、図５において、上面図と同様に、ゲートとなる層は格子ハッチングにて表し、ソース及びドレインとなる層は二重ラインハッチングにて表し、半導体層は点線ハッチングにて表している。そして、絶縁膜にはハッチングを施していない。

図５に示すように、すべてのトランジスタはトップゲートトップコンタクト型であり、すべてのトランジスタは絶縁膜で覆われている。なお、図５では図示していないが、最上層の配線と電気的に接続する配線が設けられていてもよい。同様に、最下層の配線と電気的に接続する配線が設けられていてもよい。すなわち、図５における最上層の上及び最下層の下には更に層が設けられていてもよい。また、図５に示すように、絶縁膜とゲートの表面が一の面上に存在するように平坦化されているとよい。そして、半導体層は、ゲートと重畳するように、ゲート絶縁膜として機能する絶縁膜を介して設けられている。ただし、これに限定されず、すべてのトランジスタはトップゲートボトムコンタクト型であってもよいし、すべてのトランジスタはボトムゲートボトムコンタクト型であってもよいし、すべてのトランジスタはボトムゲートトップコンタクト型であってもよい。

なお、図５には、第１のトランジスタ１２２、第２のトランジスタ１２４、第４のトランジスタ１３２及び第５のトランジスタ１３４が重畳している。また、これらと、第１の容量素子１２０と第２の容量素子１３０も重畳している。図５には、第１の共有電極１８１、第２の共有電極１８２、第３の共有電極１８３、第４の共有電極１８４及び第５の共有電極１８５が示されている。

このように、同電位となる電極を共用することで、複数のトランジスタによって設けられたリングオシレータの占有面積を小さくすることができる。また、容量素子による占有面積の増大もない。

上記説明したように、本発明の一態様は、リングオシレータである。ただし、これに限定されず、インバータチェーンとすることもできる。インバータチェーンとする場合には、図４の（Ａ）〜（Ｃ）と（Ｄ）〜（Ｆ）を繰り返し設ければよい。

図４（Ａ）〜（Ｃ）がインバータの最初の段であるときには、コンタクトホール２００がインバータの入力となり、コンタクトホール２０４がブートストラップトランジスタの入力となり、図４（Ａ）〜（Ｃ）がインバータの最終の段であるときには、コンタクトホール２１２がインバータの出力となり、コンタクトホール２１８がブートストラップトランジスタの出力となる。

図４（Ｄ）〜（Ｆ）がインバータの最初の段であるときには、コンタクトホール２１２がインバータの入力となり、コンタクトホール２１８がブートストラップトランジスタの入力となり、図４（Ｄ）〜（Ｆ）がインバータの最終の段であるときには、コンタクトホール２３６がインバータの出力となり、コンタクトホール２３０がブートストラップトランジスタの出力となる。

なお、図１に示すように、回路１００において、第１乃至第１５のトランジスタは、同一の極性とすることが好ましい。同一の極性とすると、作製工程が簡略化するからである。より好ましくは、第１乃至第１５のトランジスタのチャネル形成領域を酸化物半導体層とする。リーク電流が小さいトランジスタを作製しやすいためである。

ここで、図５の半導体装置の作製方法について、図６及び図７を参照して説明する。なお、ここでは、第４の層３０６の作製方法について説明する。また、以下の説明においては第５の層３０８及び第６の層３１０を被形成物４００として説明する。最下層を形成する場合には、被形成物４００は基板である。第１の層３００乃至第３の層３０４、第５の層３０８及び第６の層３１０は、ここで説明する方法を適用して作製すればよい。

まず、被形成物４００上に下地膜４０２を形成する（図６（Ａ））。なお、下地膜４０２が必要でない場合には形成しなくてもよい。

被形成物４００が基板の場合には、ガラス基板（好ましくは無アルカリガラス基板）、石英基板、セラミック基板、プラスチック基板またはシリコン基板などを例示することができる。

下地膜４０２は、酸化物半導体層に接する層であるため、化学量論比よりも多くの酸素を含むことが特に好ましい。下地膜４０２が化学量論比よりも多くの酸素を含むことで、酸化物半導体膜に酸素を供給する供給源として機能させることもできる。

下地膜４０２が化学量論比よりも多くの酸素を含む場合として、例えば、下地膜４０２がＳｉＯ_ｘ（ｘ＞２）で表される酸化シリコンである場合が挙げられる。ただし、これに限定されず、下地膜４０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。

なお、下地膜４０２は、複数の膜が積層された２層の積層膜であってもよい。この場合には、少なくとも上層には前記した酸化物半導体膜への酸素の供給源として機能する絶縁膜を配することが好ましい。前記バリア膜としては、窒化シリコン膜または酸化アルミニウム膜を例示することができる。

なお、下地膜４０２の形成後には、水素、水、水酸基及び水素化物を除くこと（脱水化または脱水素化と呼ぶ）を目的として熱処理を行い、その後、イオンインプランテーション法などにより酸素を導入することが好ましい。

次に、下地膜４０２上に、島状の酸化物半導体膜４０４を位置選択的に形成する（図６（Ｂ））。島状の酸化物半導体膜４０４は、下地膜４０２上の全面に形成した酸化物半導体膜を加工することで形成すればよい。島状の酸化物半導体膜４０４は、水素、水、水酸基及び水素化物などが混入しにくい方法で形成すればよく、例えばスパッタリング法を用いて形成することが好ましい。

スパッタリング法は、希ガス雰囲気、酸素ガス雰囲気または希ガスと酸素ガスの混合ガス雰囲気中などで行えばよい。また、酸化物半導体層への水素、水、水酸基及び水素化物などの混入を防ぐために、これらが十分に除去された高純度ガスを用いることが好ましい。

酸化物半導体膜４０４の材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを例示することができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸化物を意味し、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ以外の金属元素が含まれていてもよい。

なお、酸化物半導体膜４０４は、単結晶、多結晶（ポリクリスタル）または非晶質などの状態をとりうるが、好ましくは、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅ）酸化物半導体膜とする。

ＣＡＡＣ酸化物半導体膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ酸化物半導体膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、ＣＡＡＣ酸化物半導体膜の非晶質部と結晶部との境界は、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって確認されない状態であるとよい。また、ＣＡＡＣ酸化物半導体膜の結晶部には、粒界がＴＥＭによって確認されない状態であるとよい。非晶質部と結晶部の境界が確認できず、結晶部中に粒界が確認できない場合には、電子移動度の低下が抑制される。

ＣＡＡＣ酸化物半導体膜に含まれる結晶部は、ｃ軸がＣＡＡＣ酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列している。なお、異なる結晶部間で、それぞれａ軸とｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合には、８５°以上９５°以下の範囲も含まれるものとする。また、単に平行と記載する場合には、−５°以上５°以下の範囲も含まれるものとする。

なお、ＣＡＡＣ酸化物半導体膜において、結晶部の分布は一様でなくてもよく、被形成面の近傍よりも表面の近傍において結晶部の占める割合が高くなっていてもよい。例えば、ＣＡＡＣ酸化物半導体膜の形成において、ＣＡＡＣ酸化物半導体膜の表面側から結晶を成長させると、被形成面の近傍よりも表面の近傍において結晶部の占める割合が高くなることがある。また、ＣＡＡＣ酸化物半導体膜へドーピングなどにより添加物が導入されて一部が非晶質化されていてもよい。

ＣＡＡＣ酸化物半導体膜に含まれる結晶部のｃ軸は、ＣＡＡＣ酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ酸化物半導体膜の形状（被形成面の断面形状または表面の断面形状）によっては、ｃ軸が互いに異なる方向を向いた結晶部が含まれていてもよい。なお、結晶部のｃ軸の方向は、ＣＡＡＣ酸化物半導体膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。なお、結晶部は、当該膜の成膜時に形成されていてもよいし、成膜後の結晶化処理（例えば熱処理）により形成されていてもよい。

ＣＡＡＣ酸化物半導体膜を用いたトランジスタでは、可視光や紫外光の照射による電気的特性の変動が抑制されるため、信頼性を高くすることができる。

次に、酸化物半導体膜４０４に接して、ソース及びドレインとして機能する第１の導電膜４０６を位置選択的に形成する（図６（Ｃ））。第１の導電膜４０６は、下地膜４０２及び酸化物半導体膜４０４上にスパッタリング法またはＣＶＤ法などにより導電膜を形成した後に、これを加工することで形成すればよい。

第１の導電膜４０６は、導電性材料により形成すればよい。第１の導電膜４０６に用いることができる導電性材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンを例示することができるが、これらに限定されない。

次に、少なくとも酸化物半導体膜４０４の露出された部分を覆って第１のゲート絶縁膜４０８を形成する（図６（Ｄ））。第１のゲート絶縁膜４０８は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、水素、水、水酸基及び水素化物などが混入しにくい方法で形成することが好ましい。

第１のゲート絶縁膜４０８は、下地膜４０２と同様の材料及び同様の方法により形成し、同程度の厚さとすることが好ましい。

第１のゲート絶縁膜４０８の形成後には熱処理を行うことが好ましい。特に、第１のゲート絶縁膜４０８をＣＶＤ法により形成する場合には、形成後に熱処理を行うことが好ましい。形成ガスに水素などが含まれていることが多いからである。なお、該熱処理は、基板温度４００℃〜８００℃で行えばよく、好ましくは基板温度６５０℃近傍で行う。

なお、本実施の形態の半導体装置の作製方法では、下地膜４０２及び第１のゲート絶縁膜４０８の一方または双方が酸素の供給源として機能する。しかし、水素、水、水酸基及び水素化物などを除去する熱処理を行うと、酸素もともに脱離してしまう。そのため、水素、水、水酸基及び水素化物などを除去する熱処理を行う場合には、第１のゲート絶縁膜４０８の熱処理後に酸素の添加を行うことが好ましい。酸素の添加は、例えばドーピングにより行えばよい。

なお、第１のゲート絶縁膜４０８は積層膜であってもよい。第１のゲート絶縁膜４０８が積層膜である場合には、酸化物半導体膜４０４に接する側に酸素供給源として機能する膜を形成し、その上に酸素原子を脱離させにくい、酸素透過性の低い絶縁膜を形成するとよい。このような酸素透過性の低い絶縁膜としては、酸化アルミニウム膜を例示することができる。

なお、酸化アルミニウム膜を形成する場合には、まずアルミニウム膜を形成し、該アルミニウム膜に酸素を添加すればよい。酸素の添加は、例えばドーピングにより行えばよい。このとき、酸素の添加は、第１のゲート絶縁膜４０８中の水素、水、水酸基及び水素化物などを熱処理により除去した後に行うことが好ましい。

次に、酸化物半導体膜４０４と重畳して第１のゲート絶縁膜４０８上に、ゲートとして機能する第２の導電膜４１０を位置選択的に形成する（図７（Ａ））。第２の導電膜４１０は、下地膜４０２及び酸化物半導体膜４０４上にスパッタリング法またはＣＶＤ法などにより導電膜を形成した後に、これを加工することで形成すればよい。

第２の導電膜４１０は、導電性材料により形成すればよい。第２の導電膜４１０に用いることができる導電性材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンを例示することができるが、これらに限定されない。

次に、上記したように形成した層のすべてを覆って絶縁膜４１２を形成する（図７（Ｂ））。絶縁膜の材料及び形成方法などに特に限定はないが、厚く形成することが可能な材料及び方法を用いて形成する。絶縁膜４１２は、少なくとも、第２の導電膜４１０よりも厚く形成する。

次に、絶縁膜４１２をＣＭＰ法またはエッチングなどにより、絶縁膜４１２の表面が平坦となるように加工しつつ（削りつつ）、第２の導電膜４１０を露出させる。ここで、第２の導電膜４１０が削られていてもよい（図７（Ｃ））。削られた第２の導電膜４１０を第２の導電膜４１４と呼び、削られた絶縁膜４１２を絶縁膜４１６と呼ぶ。

次に、第２のゲート絶縁膜４１８を形成する（図７（Ｄ））。

第２のゲート絶縁膜４１８は、第３の層３０４の下地膜でもあり、下地膜４０２と同様の材料及び同様の方法により形成し、同程度の厚さとすることが好ましい。

以上説明したように、第４の層３０６の第２のゲート絶縁膜４１８までを形成することができる。その後、同様の工程を経て適宜コンタクトホールを形成することで、図５に示すような積層の半導体装置を形成することができる。

本発明の一態様は、多段のインバータを有するものであれば、あらゆる電子機器に適用することができる。

１００回路
１０２第１の回路
１０４第２の回路
１０６第３の回路
１０８第４の回路
１１０最終段の回路
１１２第１の配線
１１４第２の配線
１１６第３の配線
１２０第１の容量素子
１２２第１のトランジスタ
１２４第２のトランジスタ
１２６第３のトランジスタ
１３０第２の容量素子
１３２第４のトランジスタ
１３４第５のトランジスタ
１３６第６のトランジスタ
１４０第３の容量素子
１４２第７のトランジスタ
１４４第８のトランジスタ
１４６第９のトランジスタ
１５０第４の容量素子
１５２第１０のトランジスタ
１５４第１１のトランジスタ
１５６第１２のトランジスタ
１６０第５の容量素子
１６２第１３のトランジスタ
１６４第１４のトランジスタ
１６６第１５のトランジスタ
１７１第１の同電位部
１７２第２の同電位部
１７３第３の同電位部
１７４第４の同電位部
１８１第１の共有電極
１８２第２の共有電極
１８３第３の共有電極
１８４第４の共有電極
１８５第５の共有電極
１８６第６の共有電極
２００コンタクトホール
２０２コンタクトホール
２０４コンタクトホール
２０６コンタクトホール
２０８コンタクトホール
２１０コンタクトホール
２１２コンタクトホール
２１４コンタクトホール
２１６コンタクトホール
２１８コンタクトホール
２２０コンタクトホール
２２２コンタクトホール
２２４コンタクトホール
２２６コンタクトホール
２２８コンタクトホール
２３０コンタクトホール
２３２コンタクトホール
２３４コンタクトホール
２３６コンタクトホール
３００第１の層
３０２第２の層
３０４第３の層
３０６第４の層
３０８第５の層
３１０第６の層
４００被形成物
４０２下地膜
４０４酸化物半導体膜
４０６第１の導電膜
４０８第１のゲート絶縁膜
４１０第２の導電膜
４１２絶縁膜
４１４第２の導電膜
４１６絶縁膜
４１８第２のゲート絶縁膜

Claims

第１のインバータと、第２のインバータと、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のインバータは、第３のトランジスタと、第４のトランジスタと、を有し、
前記第２のインバータは、第５のトランジスタと、第６のトランジスタと、を有し、
前記第１のトランジスタ及び前記第１の容量素子は、前記第３のトランジスタのゲート電位をブートストラップする機能を有し、
前記第２のトランジスタ及び前記第２の容量素子は、前記第５のトランジスタのゲート電位をブートストラップする機能を有し、
前記第４のトランジスタのゲートは、前記第６のトランジスタの第１のゲートと電気的に接続され、
前記第１のインバータの出力端子は、前記第６のトランジスタの第２のゲートと電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。
第１のインバータと、第２のインバータと、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のインバータは、第３のトランジスタと、第４のトランジスタと、を有し、
前記第２のインバータは、第５のトランジスタと、第６のトランジスタと、を有し、
前記第１のトランジスタ及び前記第１の容量素子は、前記第３のトランジスタのゲート電位をブートストラップする機能を有し、
前記第２のトランジスタ及び前記第２の容量素子は、前記第５のトランジスタのゲート電位をブートストラップする機能を有し、
前記第４のトランジスタのゲートは、前記第６のトランジスタの第１のゲートと電気的に接続され、
前記第１のインバータの出力端子は、前記第６のトランジスタの第２のゲートと電気的に接続され、
前記第１のインバータ及び前記第２のインバータが有するトランジスタと、前記第１のトランジスタと、前記第２のトランジスタとは、酸化物半導体を有し、且つ、同一の極性であることを特徴とする半導体装置。
請求項１又は請求項２において、
前記第３のトランジスタ及び前記第５のトランジスタは、ノーマリーオンであり、
前記第４のトランジスタ及び前記第６のトランジスタは、ノーマリーオフであることを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一項において、
前記第１のインバータ及び前記第２のインバータをそれぞれ複数個有し、
前記複数個の第１のインバータ及び前記複数個の第２のインバータを有するリングオシレータ又はインバータチェーンを有することを特徴とする半導体装置。