JP4533821B2 - Ｍｏｓ型固体撮像装置 - Google Patents

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Description

本発明は、複数の感光セルがマトリックス状に配置された感光領域と、ダイナミック回路により構成された、複数の感光セルを駆動させるための駆動回路、複数の感光セルを選択するための走査回路、走査回路からの選択信号を駆動回路へ伝達するためのブートストラップ回路を備えたＭＯＳ型固体撮像装置に関するものであり、特にブートストラップ回路に関する。
近年、固体撮像装置の一つとして増幅型ＭＯＳセンサを用いた固体撮像装置が注目されている。この固体撮像装置は、画素を表す各セルごとにフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴をもつ。このような固体撮像装置では、２次元に多数配列された画素を有する撮像部を水平走査または垂直走査する回路としてダイナミック型シフトレジスタが用いられ、回路の簡素化、高密度化及び低消費電力化を図っている。
固体撮像装置の例として特許文献１に開示されたものがある。特許文献１に開示された固体撮像装置は、複数の画素からなる撮像部と、撮像部の画素を選択する選択信号を出力するダイナミックロジック回路からなる走査回路とを有する。この装置は、走査回路と撮像部との間にブートストラップ回路を備えている。ブートストラップ回路は、走査回路からの選択信号を１水平走査期間にわたって保持し、かつ保持している選択信号と撮像部への出力信号を指定する駆動信号との論理積結果を、撮像部に出力するものである。このようなブートストラップ回路によって、撮像部における所望の画素が選択され、その画素から画像信号を出力させることができる。
図３は一般的な固体撮像装置の構成を示す回路図である。図に示すように、フォトダイオード１１、読み出しゲート１２、増幅トランジスタ１４、リセットトランジスタ１３とから構成される感光セルが、マトリックス状に数十万〜数百万個配列されている。これにより、高解像度の映像信号を得ることができる。
増幅トランジスタ１４とリセットトランジスタ１３の各ドレインは、共通ドレイン線１６に接続されている。増幅トランジスタ１４のソースは垂直信号線１０に接続されている。垂直信号線１０の一方の端部には負荷トランジスタ１５が接続され、他方の端部には雑音除去回路１８が接続されている。雑音除去回路１８の出力線は、水平駆動回路１９によって駆動される水平トランジスタ２０に接続されている。
垂直駆動回路１７は、レジスタからなる走査回路（図示せず）からの出力信号Ｒｅｇ−ｉｎに基づき、感光セル群に対して、通常走査と電子シャッター用の走査とを制御する。具体的には、走査時に所定の感光セルを選択するよう制御する。
水平駆動回路１９は、レジスタからなる走査回路（図示せず）からの出力信号Ｒｅｇ−ｉｎに基づき、感光セル群に対して、通常走査と電子シャッター用の走査とを制御する。具体的には、走査時に所定の感光セル列を選択するよう制御する。
ブートストラップ回路は、水平駆動回路１９及び垂直駆動回路１７に含まれており、水平トランジスタ２０の選択動作や読み出し画素の選択動作を、効率的に行うために必要な回路である。ブートストラップ回路の詳しい構成については後述する。
雑音除去回路１８は、感光セル群と水平トランジスタ２０との間に配され、感光セルから出力される画素信号に含まれるノイズ成分を除去する。
水平トランジスタ２０は、感光セルの水平方向の個数分、配されており、画素選択時に所定の画素列を選択するために動作する。水平駆動回路１９からの選択信号に基づいて、所定の画素列に対応する水平トランジスタ２０がオンにされることで、所定の画素列が選択されるとともに、感光セルから出力される画素信号を出力端子９から出力させることができる。
図４はブートストラップ回路の回路図であり、選択トランジスタ２１、昇圧トランジスタ２２、昇圧用容量２３より構成される。昇圧トランジスタ２２のゲート−ソース間に、昇圧回路の一例である昇圧用容量２３が設けられ、容量に蓄積した電圧を利用してゲート電圧を昇圧することで、ドレイン−ソース間の伝達効率を上げることが可能である。
以上のように構成された固体撮像装置及びブートストラップ回路について、以下その動作について説明する。
図３に示すように、マトリクス状に配置された感光セル群のうち所定の感光セルを選択して画素信号を得ようとする場合、水平駆動回路１９が所定の感光セル列を選択する。具体的には、水平駆動回路１９におけるブートストラップ回路のうち、所定の感光セル列に対応したブートストラップ回路の選択トランジスタ２１が、走査回路（図示せず）からの制御信号Ｒｅｇ−Ｉｎ及びクロックＣＬＫに基づいてオン状態にされる。次に、水平駆動回路１９に入力される出力制御信号（以下、Ｔｒａｎｓ信号と記す）及び昇圧用容量２３によって昇圧された電圧が、昇圧トランジスタ２２に入力され、昇圧トランジスタ２２への入力電圧と閾値の差分が感光セル列を選択するための選択信号として出力され、水平選択トランジスタ２０を動作させることにより、所定の感光セル列が選択される。
また、垂直駆動回路１７では、水平駆動回路１９によって選択された感光セル列の中で、所定の感光セルを選択する。すなわち、所定の感光セルに対応したブートストラップ回路から、選択信号を感光セルへ出力させる。これにより、所定の感光セルが選択される。なお、垂直駆動回路１７におけるブートストラップ回路の動作については、前述の水平駆動回路１９におけるブートストラップ回路と同様なので、説明は省略する。
このように、水平駆動回路１９及び垂直駆動回路１７によって、所定の感光セル（画素）を選択することができる。
次に、選択された感光セルにおけるフォトダイオード１１で感光された画素信号が、増幅トランジスタ１４で増幅され、垂直信号線１０を介して雑音除去回路１８へ入力される。雑音除去回路１８では、入力される画素信号のノイズ成分を除去し、水平トランジスタ２０を介して出力端子９から外部へ出力される。
次に、ブートストラップ回路の詳しい動作について、図４及び図５を参照して説明する。
図５は、ブートストラップ回路の動作を表したタイミングチャートである。まず、タイミングｔ１において、選択トランジスタ２１のソースに、レジスタ（図示せず）からの入力信号３１（図５（ａ））が入力された時、クロック信号３２（図５（ｂ））に基づき選択トランジスタ２１のゲートがオン状態にされ、ドレインから出力信号３３が出力される（図５（ｃ））。出力信号３３は、昇圧トランジスタ２２のゲートに入力されるが、この時の出力信号３３の電圧は昇圧トランジスタ２２のしきい値以下であるため、昇圧トランジスタ２２はオフ状態である。その後、選択トランジスタ２１は、一水平走査期間、オフ状態になる。
次に、タイミングｔ２の時に、昇圧用容量２３と昇圧トランジスタ２２のソースにＴｒａｎｓ信号３４（図５（ｄ））が入力される。Ｔｒａｎｓ信号３４が入力されると、昇圧用容量２３によって昇圧され、昇圧された出力信号３５が昇圧トランジスタ２２のゲートへ入力される。それにより、昇圧トランジスタ２２はオン状態になり、ドレインから選択信号３６（図５（ｅ））が出力される。
図６は、従来のブートストラップ回路に使用されるトランジスタ素子の構成を示す断面図である。図において、選択トランジスタ４９は図４の選択トランジスタ２１に相当し、昇圧トランジスタ５０は図４の昇圧トランジスタ２２に相当する。周辺ロジックトランジスタ４０は、ブートストラップ回路と同一基板上に実装されるが、ブートストラップ回路以外の回路に使用されているトランジスタである。
尚、この断面図に示す半導体装置は、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーを用いて作成したＭＯＳ型固体撮像装置であり、素子分離にＳＴＩ（Shallow Torench Isolation）、ゲート酸化膜は１０ｎｍ以下で作成している。積層構造は、Ｐ型のシリコン基板４１内に、Ｐウェル４２、素子分離領域４３（以下、ＳＴＩと称す）、ゲート酸化膜４４、ゲート電極４５、サイドウォール４６、ソースドレイン領域４７、ＬＤＤ（Lightly Doped Drain）領域４８の形成が順次施されている。なお、選択トランジスタ４９、昇圧トランジスタ５０、周辺ロジックトランジスタ４０は、それぞれ同一基板上に形成されている。
図６において、Ｌ４及びＬ７は選択トランジスタ４９のゲート長寸法及びゲート膜厚寸法、Ｌ５は昇圧トランジスタ５０のゲート長寸法、Ｌ６及びＬ８は周辺ロジックトランジスタ４０のゲート長寸法及びゲート膜厚寸法を示している。なお、昇圧トランジスタ５０のゲート膜厚寸法はＬ７と同等である。
ブートストラップ回路を構成する選択トランジスタ４９及び昇圧トランジスタ５０は、図４を用いて前述したように、昇圧用容量２３によって昇圧された高電圧が印加されて駆動するので、その高電圧に耐え得るようにＬ４及びＬ７を、周辺ロジックトランジスタ４０のＬ６及びＬ８よりも大きくしている。このように、ブートストラップ回路は内部昇圧された高電圧に耐えられる構造にしなければならない。
なお、ブートストラップ回路を構成するトランジスタは、入力される高電圧に対するドレイン耐圧、サステイン耐圧等を確保しなければならない、ドレイン耐圧とは、ゲート電圧、ソース電圧、ウェル電圧がそれぞれ０Ｖの状態で、ドレイン電圧を徐々に上昇させていき、ドレイン−ウェル間に所定以上の電流が流れる時のドレイン電圧のことである。サステイン耐圧とは、ゲート電圧が０Ｖではない時のドレインにおける耐圧であり、すなわちドレイン耐圧のゲート電圧依存性を示すものである。
特開２００４−３１２３１１号公報
固体撮像素子の微細化が進むと、固体撮像素子の構成部品であるトランジスタのサイズを小さくしなければならないが、ブートストラップ回路に使用されるトランジスタは、入力される高電圧に対する耐圧を確保するために、ゲート寸法を小さくできず、トランジスタを小型化することができないという問題がある。すなわち、トランジスタにおいて高電圧に耐える構造とするためには、ゲート寸法（ゲート膜厚やゲート長）を大きくする必要がある。
また、固体撮像素子の画素数増大に伴い、回路動作の高速化が求められるが、トランジスタの耐圧を確保するためにゲート寸法（ゲート膜厚やゲート長）を小さくできないため、高速化が困難であるという問題がある。すなわち、ゲート寸法（ゲート膜厚やゲート長）を大きくすることで、トランジスタの応答速度が低下し、固体撮像素子の高速化を妨げる要因となっている。
さらに、図６に示すように、膜厚Ｌ７と膜厚Ｌ８とが異なる寸法であるため、選択トランジスタ４９と昇圧トランジスタと周辺ロジックトランジスタ４０とを同一基板上に形成する場合、膜厚が異なるゲート酸化膜毎に、マスク合わせ、洗浄、ゲート酸化、レジスト除去といった工程が必要となり、プロセスが複雑化してしまうという問題がある。
本発明は上記問題点に鑑み、ブートストラップ回路において、回路動作の高速化、チップサイズの微細化、プロセスの簡略化を実現するＭＯＳ型固体撮像装置を提供するものである。
上記課題を解決するために本発明のＭＯＳ型固体撮像装置は、画素領域と駆動回路領域と周辺回路領域とを備えたＭＯＳ型固体撮像装置において、前記駆動回路領域に形成され、Ｎチャネル型ＭＯＳトランジスタで構成される選択トランジスタと、前記駆動回路領域に形成され、ゲートが前記選択トランジスタのドレインに接続された昇圧トランジスタと、前記駆動回路領域に形成され、前記昇圧トランジスタのゲートとソースとの間に接続された昇圧用容量と、前記周辺回路領域に形成され、Ｎチャネル型ＭＯＳトランジスタで構成される周辺ロジックトランジスタとを備え、前記昇圧トランジスタのゲート長を、前記選択トランジスタおよび前記周辺ロジックトランジスタのゲート長よりも長く、前記選択トランジスタのチャネル濃度を、前記昇圧トランジスタのチャネル濃度よりも低く、前記選択トランジスタと前記昇圧トランジスタと前記周辺ロジックトランジスタとがエンハンスメント型である。
本発明によれば、選択トランジスタを小さくすることにより、ＭＯＳ型固体撮像装置のチップサイズの微細化が可能となる。また、選択トランジスタのしきい値電圧を下げることができ、回路動作の高速化が可能となる。また、すべて同じ膜厚のゲート酸化膜厚となるため、プロセスを簡略化することが可能となる。
本発明のＭＯＳ型固体撮像装置は、前記選択トランジスタのゲート長を、前記周辺ロジックトランジスタのゲート長よりも長くした構成としてもよい。
また、前記周辺ロジックトランジスタのチャネル濃度を、前記昇圧トランジスタのチャネル濃度と等しくした構成としてもよい。
また、前記周辺ロジックトランジスタのチャネル濃度を、前記選択トランジスタのチャネル濃度と等しくした構成としてもよい。
以下、本発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の断面図である。図１に示す構成は、半導体装置に実装されている選択トランジスタ８１と昇圧トランジスタ８２と周辺ロジックトランジスタ８３のみを、抜粋して記載したものである。
本実施の形態の半導体装置は、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーによって作成された、ＭＯＳ型固体撮像装置に使用されるものであり、ＳＴＩ（Shallow Trench Isolation）によって素子分離を行い、ゲート酸化膜の膜厚は１０ｎｍ以下で作成している。
図１に示すように、選択トランジスタ８１、昇圧トランジスタ８２、周辺ロジックトランジスタ８３は、それぞれＰ型のシリコン基板５１内に、Ｐウェル５２と、各トランジスタ素子を電気的に分離する素子分離領域５３（以下、ＳＴＩと称す）と、Ｐウェル５２の上部に形成されたゲート酸化膜５４と、ゲート酸化膜５４の上部に形成されたゲート電極５５と、ゲート酸化膜５４及びゲート電極５５の側部を保護するサイドウォール５６と、Ｐウェル５２内に形成されたソースドレイン領域５７、ソースドレイン領域５７の周囲に形成されたＬＤＤ領域５８とが形成されることにより構成されている。このように、同一基板上に、各トランジスタが形成されている。
本実施の形態における選択トランジスタ８１及び昇圧トランジスタ８２は、それぞれ図４における選択トランジスタ２１及び昇圧トランジスタ２２に適用され、図５のタイミングチャートに示すように動作する。
図５のタイミングｔ１で、選択トランジスタ２１からの出力信号３３が出力された後、選択トランジスタ２１はオフされる。この後、図５のタイミングｔ２で、選択トランジスタ２１のドレイン領域には、昇圧用容量２３で昇圧された信号３５（すなわち、昇圧トランジスタ２２のゲート電圧）が入力されるため、選択トランジスタ２１のドレイン耐圧が高い構成にしておく必要がある。しかし、この時点で選択トランジスタ２１はオフ状態であるため、選択トランジスタ２１のサステイン耐圧は高くしておく必要はない。
ドレイン耐圧は、主に拡散耐圧（ソース／ドレインとＰウェルとによるＰＮ接合部分の拡散層の耐圧）に依存し、ゲート寸法（ゲート長やゲート膜厚）には依存しないため、選択トランジスタ２１のゲート寸法を昇圧トランジスタ２２のゲート寸法よりも小さくしても、ドレイン耐圧は確保できる。さらに選択トランジスタ２１のゲート寸法は、周辺ロジックトランジスタと同等にしても、ドレイン耐圧を確保できる。
なお、昇圧トランジスタ８２のゲート長は、印加される高電圧に対する耐圧を確保するために、従来と同等の寸法を要する。
本実施の形態のブートストラップ回路におけるトランジスタは、図１に示すように、選択トランジスタ８１のゲート長をＬ１、昇圧トランジスタ８２のゲート長をＬ２、周辺ロジックトランジスタ８３の最小ゲート長をＬ３とすると、
Ｌ３≦Ｌ１＜Ｌ２
の関係となっていることを特徴とする。
なお、本実施の形態では、昇圧トランジスタ８２のゲート長Ｌ２は０．５〜１μｍとし、微細プロセスで製造されることを考慮すると０．５〜０．６μｍが好ましい。また、選択トランジスタ８１及び周辺トランジスタ８３のゲート長Ｌ１及びＬ３は０．２５〜０．５μｍとし、０．４μｍが好ましい。
次に、ゲート酸化膜５４の膜厚について説明する。
まず、昇圧トランジスタ８２については、ゲート酸化膜耐圧のみを考慮すればよい。従来、昇圧トランジスタのゲート膜厚は、選択トランジスタのサステイン耐圧に制限を受けていたため膜厚を薄くすることができなかったが、本実施の形態では、昇圧時に選択トランジスタ８１はオフ状態となっているため、選択トランジスタ８１のサステイン耐圧を考慮する必要がなく、ドレイン耐圧のみを考慮すればよい。前述したように、ドレイン耐圧はゲート寸法（ゲート長やゲート膜厚）に依存しないため、ドレイン電圧の大小にかかわらず選択トランジスタ２１のゲート膜厚を薄くすることができ、昇圧トランジスタ８２のゲート膜厚を薄くすることができる。さらには、選択トランジスタ８１及び昇圧トランジスタ８２のゲート膜厚を、周辺ロジックトランジスタ８３のゲート膜厚と同等にすることも可能である。
このため、選択トランジスタ８１、昇圧トランジスタ８２、周辺ロジックトランジスタ８３を同一基板上に配置する固体撮像装置の製造プロセスにおいて、複数の膜厚からなるゲート酸化膜を形成する必要がなくなり、１種類の膜厚からなるゲート酸化膜の形成で済む。よって、従来、異なる膜厚からなるゲート酸化膜毎に必要だった、マスク合わせ、洗浄、ゲート酸化、レジスト除去などの工程を省略することが可能となり、プロセスを簡略化でき、コスト低減につなげることができる。
以上のように本実施の形態によれば、選択トランジスタ８１のゲート寸法を小さくすることができるので、チップサイズの縮小化、回路動作の高速化が可能となる。
また、選択トランジスタ８１と昇圧トランジスタ８２と周辺ロジックトランジスタ８３におけるゲート膜厚を同寸にすることができるので、製造プロセスを簡略化することができる。
（実施の形態２）
図２は、本発明の実施の形態２における半導体装置の断面図である。図２に示す構成は、半導体装置に実装されている選択トランジスタ８４と昇圧トランジスタ８５と周辺ロジックトランジスタ８６のみを、抜粋して記載したものである。
尚、実施の形態２は、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーを用いて作成したＭＯＳ型固体撮像装置であり、素子分離にＳＴＩ、ゲート酸化膜は１０ｎｍ以下で作成している。
図２に示すように、選択トランジスタ８４、昇圧トランジスタ８５、周辺ロジックトランジスタ８６は、それぞれＰ型のシリコン基板６１内に、Ｐウェル６２と、各トランスタ素子を電気的に分離する素子分離領域６３（以下、ＳＴＩと称す）と、Ｐウェル６２の上部に形成されたゲート酸化膜６４と、ゲート酸化膜６４の上部に形成されたゲート電極６５と、ゲート酸化膜６４及びゲート電極６５の側部を保護するサイドウォール６６と、Ｐウェル６２内に形成されたソースドレイン領域６７、ソースドレイン領域６７の周囲に形成されたＬＤＤ領域６８と、Ｐウェル６２におけるゲート酸化膜６４に対向した部位に設けられたチャネル領域７２〜７４とが形成されることにより構成されている。このように、同一基板上に、各トランジスタが形成されている。
本実施の形態では、選択トランジスタ８４のチャネル領域７２の濃度をＣ１、昇圧トランジスタ８５のチャネル領域７３の濃度をＣ２、周辺ロジックトランジスタ８６のチャネル領域７４の濃度をＣ３とすると、
Ｃ１＜Ｃ２＝Ｃ３ もしくは、
Ｃ１＝Ｃ３＜Ｃ２
の関係が成り立つように、各チャネル領域の濃度を設定している。
濃度Ｃ１〜Ｃ３は、しきい値電圧（Ｖｔ）制御用の不純物層の濃度を示しており、濃度が小さいほどＶｔが低くなる関係がある。つまり、上記の数式によれば、少なくとも選択トランジスタ８４のＶｔが、昇圧トランジスタ８５のＶｔよりも小さくなるように（すなわちＣ１＜Ｃ２）、各トランジスタのチャネル領域の濃度を設定している。
よって、選択トランジスタ８４と昇圧トランジスタ８５と周辺ロジックトランジスタ８６のゲート寸法を、全て同寸にして小さくしても、各トランジスタのしきい値電圧を異ならせることができる。
以上のように本実施の形態によれば、選択トランジスタ８４のゲート寸法を小さくすることができるので、チップサイズの縮小化、回路動作の高速化が可能となる。
また、選択トランジスタ８４のゲート電極６４直下のチャンネル領域不純物層濃度Ｃ１を、Ｃ２及びＣ３よりも小さくするか、Ｃ３と同一でしかもＣ２より小さく設定することにより、Ｐウエル６２と反対導電型のＬＤＤ領域不純物層６８とチャンネル領域７２とのＰＮ接合容量が小さくできる。
本発明は、ブートストラップ回路を用いた固体撮像装置に適用して有効なものであるが、固体撮像装置に限らずブートストラップ回路を用いた装置であれば有用である。
本発明の実施の形態１における半導体装置の断面図 本発明の実施の形態２における半導体装置の断面図 固体撮像装置の回路図 固体撮像装置におけるブートストラップ回路の回路図 ブートストラップ回路の動作を示すタイミングチャート 従来の半導体装置の断面図
符号の説明
８１、８４ 選択トランジスタ
８２、８５ 昇圧トランジスタ
８３、８６ 周辺ロジックトランジスタ

Claims (4)

  1. 画素領域と駆動回路領域と周辺回路領域とを備えたＭＯＳ型固体撮像装置において、
    前記駆動回路領域に形成され、Ｎチャネル型ＭＯＳトランジスタで構成される選択トランジスタと、
    前記駆動回路領域に形成され、ゲートが前記選択トランジスタのドレインに接続された昇圧トランジスタと、
    前記駆動回路領域に形成され、前記昇圧トランジスタのゲートとソースとの間に接続された昇圧用容量と、
    前記周辺回路領域に形成され、Ｎチャネル型ＭＯＳトランジスタで構成される周辺ロジックトランジスタとを備え、
    前記昇圧トランジスタのゲート長を、前記選択トランジスタおよび前記周辺ロジックトランジスタのゲート長よりも長く、
    前記選択トランジスタのチャネル濃度を、前記昇圧トランジスタのチャネル濃度よりも低く、
    前記選択トランジスタと前記昇圧トランジスタと前記周辺ロジックトランジスタとがエンハンスメント型であることを特徴とする、ＭＯＳ型固体撮像装置。
  2. 前記選択トランジスタのゲート長を、前記周辺ロジックトランジスタのゲート長よりも長くした、請求項１記載のＭＯＳ型固体撮像装置。
  3. 前記周辺ロジックトランジスタのチャネル濃度を、前記昇圧トランジスタのチャネル濃度と等しくした、請求項１記載のＭＯＳ型固体撮像装置。
  4. 前記周辺ロジックトランジスタのチャネル濃度を、前記選択トランジスタのチャネル濃度と等しくした、請求項１記載のＭＯＳ型固体撮像装置。
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