JPS63139426A - 半導体ブ−トストラツプ回路 - Google Patents
半導体ブ−トストラツプ回路Info
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- JPS63139426A JPS63139426A JP61288407A JP28840786A JPS63139426A JP S63139426 A JPS63139426 A JP S63139426A JP 61288407 A JP61288407 A JP 61288407A JP 28840786 A JP28840786 A JP 28840786A JP S63139426 A JPS63139426 A JP S63139426A
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- 239000012535 impurity Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 4
- 229920005591 polysilicon Polymers 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
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- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体ブートストラップ回路に関し、特に電
源電圧に対する破壊耐圧を改善した半導体ブートストラ
ップ回路に関するものである。
源電圧に対する破壊耐圧を改善した半導体ブートストラ
ップ回路に関するものである。
［従来の技術］
第３図は、ダイナミックＲＡＭで多用されるバッファ回
路の一部である従来の半導体ブートストラップ回路を示
す回路図である。
路の一部である従来の半導体ブートストラップ回路を示
す回路図である。
初めにこの半導体ブートストラップ回路の構成について
説明する。
説明する。
図において、ＭｏＳトランジスタ１のドレインは電圧Ｖ
ｃｃの電源に接続される。ＭＯＳトランジスタ２のドレ
インは入力端子５に接続され、ＭＯＳトランジスタ２の
ゲート電極は電圧Ｖｃｃのｍ源に接続され、ＭＯＳトラ
ンジスタ２のソースはＭＯＳトランジスタ１のゲート電
極に接続される。入力端子５に入力信号Ａが入力される
。ＭＯＳトランジスタ１のソースはＭｏＳトランシタ３
のドレインに接続され、ＭＯＳトランジスタ３のゲート
電極は入力端子６に接続され、ＭＯＳトランジスタ３の
ソースは接地に接続される。入力端子６に入力信号、Ｂ
が入力される。コンデンサ４の一方電極はＭＯＳトラン
ジスタ１のゲート電極とＭＯＳトランジスタ２のソース
との接続点に接続され、コンデンサ４の他方電極はＭＯ
Ｓトランジスタ１のソースとＭｏＳトランジスタ３のド
レインとの接続点に接続される。Ｎ１．Ｎ２はノードで
あり、ノードＮ２は出力端子となる。
ｃｃの電源に接続される。ＭＯＳトランジスタ２のドレ
インは入力端子５に接続され、ＭＯＳトランジスタ２の
ゲート電極は電圧Ｖｃｃのｍ源に接続され、ＭＯＳトラ
ンジスタ２のソースはＭＯＳトランジスタ１のゲート電
極に接続される。入力端子５に入力信号Ａが入力される
。ＭＯＳトランジスタ１のソースはＭｏＳトランシタ３
のドレインに接続され、ＭＯＳトランジスタ３のゲート
電極は入力端子６に接続され、ＭＯＳトランジスタ３の
ソースは接地に接続される。入力端子６に入力信号、Ｂ
が入力される。コンデンサ４の一方電極はＭＯＳトラン
ジスタ１のゲート電極とＭＯＳトランジスタ２のソース
との接続点に接続され、コンデンサ４の他方電極はＭＯ
Ｓトランジスタ１のソースとＭｏＳトランジスタ３のド
レインとの接続点に接続される。Ｎ１．Ｎ２はノードで
あり、ノードＮ２は出力端子となる。
次にこの半導体ブートストラップ回路の動作について説
明する。
明する。
ここで、ＭｏＳトランジスタ１のしきい値電圧をｖＴＮ
ｌ、ＭＯＳトランジスタ２のしきい値電圧をＶＴ１１２
とする。
ｌ、ＭＯＳトランジスタ２のしきい値電圧をＶＴ１１２
とする。
まず、入力信号ＡがＶｌ、（接地電圧）レベル、入力信
号８がＶｃｅレベルであるとする。このとき、ＭＯＳト
ランジスタ２がオンしているのでノードＮ１の電圧が■
８．レベルとなってＭＯＳトランジスタ１はオフし、Ｍ
ＯＳトランジスタ３はオンしてノードＮ２の電圧はＶｓ
ｔレベルとなる。
号８がＶｃｅレベルであるとする。このとき、ＭＯＳト
ランジスタ２がオンしているのでノードＮ１の電圧が■
８．レベルとなってＭＯＳトランジスタ１はオフし、Ｍ
ＯＳトランジスタ３はオンしてノードＮ２の電圧はＶｓ
ｔレベルとなる。
次に、この状態から入力信号ＡがＶｃｅレベルになると
、ノードＮ１の電圧もこれと同時に上昇しＴ （Ｖｃ
ｃ −Ｖｔ Ｎ ２ ） Ｌ／ヘルドなり、ＭＯＳトラ
ンジスタ１がオンするようになる。このタイミングを入
力信号Ａのレベル−人力信号Ｂのレベル＝Ｖｃｃレベル
のタイミングと呼ぶことにする。
、ノードＮ１の電圧もこれと同時に上昇しＴ （Ｖｃ
ｃ −Ｖｔ Ｎ ２ ） Ｌ／ヘルドなり、ＭＯＳトラ
ンジスタ１がオンするようになる。このタイミングを入
力信号Ａのレベル−人力信号Ｂのレベル＝Ｖｃｃレベル
のタイミングと呼ぶことにする。
ここで、ＭＯＳトランジスタ１のチャンネル幅がＭｏ３
ｌ−ランジスタ３のチャンネル幅より十分小さければ
、ノードＮ２の電圧を十分低レベルに抑えることができ
る。このため、ノードＮ１の電圧〉ノードＮ２の電圧と
なり、コンデンサ４に電荷が蓄積される。このとき、Ｍ
ＯＳトランジスタ１゜２を通して異通１ＩＦｉＬが流れ
るが、ＭＯＳトランジスタ１のオン抵抗（数にΩ）はＭ
ＯＳトランジスタ３のオン抵抗（数１００Ω）より十分
大きいので、−通電流は数ｒＡＡに制限される。次に、
入力信号ＢがＶｓｓレベルになるとＭＯＳトランジスタ
３がオフする。このとき、ＭＯＳトランジスタ１は相変
わらずオンしているのでノードＮ２の電圧は上昇する。
ｌ−ランジスタ３のチャンネル幅より十分小さければ
、ノードＮ２の電圧を十分低レベルに抑えることができ
る。このため、ノードＮ１の電圧〉ノードＮ２の電圧と
なり、コンデンサ４に電荷が蓄積される。このとき、Ｍ
ＯＳトランジスタ１゜２を通して異通１ＩＦｉＬが流れ
るが、ＭＯＳトランジスタ１のオン抵抗（数にΩ）はＭ
ＯＳトランジスタ３のオン抵抗（数１００Ω）より十分
大きいので、−通電流は数ｒＡＡに制限される。次に、
入力信号ＢがＶｓｓレベルになるとＭＯＳトランジスタ
３がオフする。このとき、ＭＯＳトランジスタ１は相変
わらずオンしているのでノードＮ２の電圧は上昇する。
そして、コンデンサ４による容】結合でノードＮ１の電
圧も上昇するため、ノードＮ１の電圧＞ （Ｖｃ ｃ
＋ＶＴ Ｎ Ｉ ）レベルとなる。
圧も上昇するため、ノードＮ１の電圧＞ （Ｖｃ ｃ
＋ＶＴ Ｎ Ｉ ）レベルとなる。
これにより出力端子であるノードＮ２の電圧は■。、レ
ベルとなり、いわゆるブートストラップ効果を呈する。
ベルとなり、いわゆるブートストラップ効果を呈する。
［発明が解決しようとする問題点〕
ところで、ダイナミックＲＡＭの大容屋化、高速化のた
めＭｏ３ ｔ−ランジスタのゲート長のショートチャン
ネル化が進みつつあるが、この場合、ＭｏＳトランジス
タの特性上オン耐圧が減少する。
めＭｏ３ ｔ−ランジスタのゲート長のショートチャン
ネル化が進みつつあるが、この場合、ＭｏＳトランジス
タの特性上オン耐圧が減少する。
従来の半導体ブートストラップ回路では、高ＶＣＣレベ
ル時に入力信号Ａのレベル−人力信号Ｂのレベル−Ｖｃ
ｅレベルのタイミングで、ＭＯＳトランジスタ１のソー
ス、ドレイン間に加わる電圧がそのオン耐圧を越え、Ｍ
ｏＳトランジスタ１のオン抵抗が低Ｖｃｃレベル時のそ
れの数１０分の１になり、？！ｌ！源と接地間に過大な
口過電流（数１０１Ａ）が流れて半導体ブートストラッ
プ回路の破壊を招くという問題点があった。
ル時に入力信号Ａのレベル−人力信号Ｂのレベル−Ｖｃ
ｅレベルのタイミングで、ＭＯＳトランジスタ１のソー
ス、ドレイン間に加わる電圧がそのオン耐圧を越え、Ｍ
ｏＳトランジスタ１のオン抵抗が低Ｖｃｃレベル時のそ
れの数１０分の１になり、？！ｌ！源と接地間に過大な
口過電流（数１０１Ａ）が流れて半導体ブートストラッ
プ回路の破壊を招くという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高ＶＣＣレベル時に破壊しない半導体ブート
ストラップ回路を得ることを目的とする。
たもので、高ＶＣＣレベル時に破壊しない半導体ブート
ストラップ回路を得ることを目的とする。
［問題点を解決するための手段］
この発明に係るブートストラップ回路は、従来の半導体
ブートストラップ回路において、電源と、ｍ源と出力端
子間に介挿される第１ＭＯＳトランジスタの一方電極間
、または第１ＭＯＳトランジスタの他方電極と出力端子
間に抵抗を介挿したものである。
ブートストラップ回路において、電源と、ｍ源と出力端
子間に介挿される第１ＭＯＳトランジスタの一方電極間
、または第１ＭＯＳトランジスタの他方電極と出力端子
間に抵抗を介挿したものである。
［作用］
この発明においては、抵抗の介挿により、第１ＭＯＳト
ランジスタのソース、ドレイン間に加わる電圧が低減さ
れるので、第１ＭＯＳトランジスタのオン耐圧が実効的
に上昇するとともに、たとえ、第１ＭＯＳトランジスタ
のソース、ドレイン１ｍに加わる電圧がそのオン耐圧を
越えても、この抵抗により貫通′Ｒ流が制限される。
ランジスタのソース、ドレイン間に加わる電圧が低減さ
れるので、第１ＭＯＳトランジスタのオン耐圧が実効的
に上昇するとともに、たとえ、第１ＭＯＳトランジスタ
のソース、ドレイン１ｍに加わる電圧がそのオン耐圧を
越えても、この抵抗により貫通′Ｒ流が制限される。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の一実施例である半導体ブートスト
ラップ回路を示す回路図である。
ラップ回路を示す回路図である。
この実施例の構成が第３図の半導体ブートストラップ回
路の構成と異なる点は以下の点である。
路の構成と異なる点は以下の点である。
すなわち、電源とＭＯＳトランジスタ１のドレイン間に
不純物拡散層やポリシリコン膜からなる抵抗７が介挿さ
れており、この抵抗７の抵抗値Ｒは低Ｖｃｃレベル時の
ＭＯＳトランジスタ１のオン抵抗値と同程度かまたはそ
れ以下にされている。
不純物拡散層やポリシリコン膜からなる抵抗７が介挿さ
れており、この抵抗７の抵抗値Ｒは低Ｖｃｃレベル時の
ＭＯＳトランジスタ１のオン抵抗値と同程度かまたはそ
れ以下にされている。
このように抵抗７を介挿することにより、ＭＯＳトラン
ジスタ１のソース、ドレイン間に加わる電圧が低減され
るので、ＭＯＳトランジスタ１のオン耐圧が実効的に上
昇するとともに、たとえＭＯＳトランジスタ１のソース
、ドレイン間に加わる電圧がそのオン耐圧を越えても、
抵抗７により貫通電流が制限され、半導体ブートストラ
ップ回路の破壊耐圧は大幅に改善される。
ジスタ１のソース、ドレイン間に加わる電圧が低減され
るので、ＭＯＳトランジスタ１のオン耐圧が実効的に上
昇するとともに、たとえＭＯＳトランジスタ１のソース
、ドレイン間に加わる電圧がそのオン耐圧を越えても、
抵抗７により貫通電流が制限され、半導体ブートストラ
ップ回路の破壊耐圧は大幅に改善される。
また、抵抗７とＭＯＳ ｉ−ランジスタ１のオン抵抗の
直列抵抗値はＭＯＳトランジスタ２のオン抵抗値に比べ
て十分大きいので、入力信号Ａのレベル−人力信号Ｂの
レベル−Ｖｃｃレベルのタイミングで、ノードＮ１の電
圧〉ノードＮ２の電圧２Ｖｓｔレベルとなり、ブートス
トラップ効果が生じることは明らかである。
直列抵抗値はＭＯＳトランジスタ２のオン抵抗値に比べ
て十分大きいので、入力信号Ａのレベル−人力信号Ｂの
レベル−Ｖｃｃレベルのタイミングで、ノードＮ１の電
圧〉ノードＮ２の電圧２Ｖｓｔレベルとなり、ブートス
トラップ効果が生じることは明らかである。
また、抵抗７をノードＮ２の充電バスに直列に設けてい
るので、その充電遅延が考えられるが、抵抗７の抵抗値
Ｒを上記のように選んでいるのでこれは問題とならない
。
るので、その充電遅延が考えられるが、抵抗７の抵抗値
Ｒを上記のように選んでいるのでこれは問題とならない
。
なお、上記実施例では、電源とＭＯＳトランジスタ１の
ドレイン間に抵抗７を介挿する場合について示したが、
第２図の他の実施例に示すように、ＭＯＳトランジスタ
１のソースとノードＮ２間に抵抗７を介挿するようにし
てもよく、この場合にも上記実施例と同様の効果を奏す
る。
ドレイン間に抵抗７を介挿する場合について示したが、
第２図の他の実施例に示すように、ＭＯＳトランジスタ
１のソースとノードＮ２間に抵抗７を介挿するようにし
てもよく、この場合にも上記実施例と同様の効果を奏す
る。
［発明の効果］
以上のようにこの発明によれば、従来の半導体ブートス
トラップ回路において、電源と、Ｎ源と出力端子間に介
挿される第１ＭＯＳトランジスタの一方電極間、または
第１ＭＯＳトランジスタの他方電極と出力端子間に抵抗
を介挿するので、第１ Ｍ ＯＳ トランジスタのソー
ス、ドレイン間に加わる電圧が低減され、第１ ＭＯＳ
トランジスタのオン耐圧が実効的に上昇するとともに
、たとえ、第１ＭＯＳトランジスタのソース、トレイン
間に加わる電圧がそのオン耐圧が越えても、この抵抗に
より貫通電流が制限される。このため、高■。
トラップ回路において、電源と、Ｎ源と出力端子間に介
挿される第１ＭＯＳトランジスタの一方電極間、または
第１ＭＯＳトランジスタの他方電極と出力端子間に抵抗
を介挿するので、第１ Ｍ ＯＳ トランジスタのソー
ス、ドレイン間に加わる電圧が低減され、第１ ＭＯＳ
トランジスタのオン耐圧が実効的に上昇するとともに
、たとえ、第１ＭＯＳトランジスタのソース、トレイン
間に加わる電圧がそのオン耐圧が越えても、この抵抗に
より貫通電流が制限される。このため、高■。
。レベル時に破壊しない半導体ブートストラップ回路を
ＩＦ９ることができる。
ＩＦ９ることができる。
１３１図は、この発明の一実施例である半導体ブートス
トラップ回路を示す回路図である。 第２図は、この発明の他の実施例である半導体ブートス
［・ラップ回路を示Ｔ回路図である。 １３図は、従来の半導体ブートストラップ回路を示す回
路図である。 図において、１．２．３番ＪＭＯＳトランジスタ、４は
コンデンサ、５．６は入力端子、７は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。 第１ＵＥＪ ’１１５５ 第３回 ｓｓ 第２田 ｓｓ 手続補正書（自発） 昭和 年 月 日 特許庁長官殿
−ゝ１、事件の表示 特願昭６１−２８８４０７
号２、発明の名称 半導体ブートストラップ回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 、ｒ 〜′− ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり。 （２） 明細書第８頁第１９行の「ＭＯＳトランジスタ
２」を１−ＭｏＳ）ランジスタ３」に訂正する。 （３） 明細書第９頁第１４行と第１５行との間に、「
また、上記実施例では、３つのトランジスタから構成さ
れるブートストラップ回路を示したが、ＭＯＳ）ランジ
スタ１および３が同時にオンするタイミングをもつブー
トストラップ回路であれば同様の効果を奏することは言
うまでもない。 」を挿入する。 以上 ２、特許請求の範囲 （１） その一方電極が電源に接続され、その他方電極
が出力端子に接続される第１ＭＯＳトランジスタと、 その一方電極が第１入力端子に接続され、そのゲート電
極が電源に接続され、その他方電極が前記第１ＭＯＳ）
ランジスタのゲート電極に接続される第２ＭＯＳトラン
ジスタと、 その一方電極が前記出力端子に接続され、そのゲート電
極が第２入力端子に接続され、その他方電極が接地に接
続される第３ＭＯＳトランジスタと、 その一方電極が前記第１ＭＯＳトランジスタのゲート電
極と前記第２Ｍ０３）ランジスタの他方電極との接続点
に接続され、その他方電極が前記出力端子に接続される
コンデンサとを備えた半導体ブートストラップ回路にお
いて、 前記電源と前記第１ＭＯＳ）ランジスタの一方電極間、
または該第１ＭＯＳトランジスタの他方電極と前記出力
端子間に介挿される抵抗を備えたことを特徴とする半導
体ブートストラップ回路。 （２） 前記抵抗の抵抗値は前記第１ＭＯＳトランジス
タのオン抵抗値と同程度かまたはそれ以下である特許請
求の範囲第１項記載の半導体ブートストラップ回路。 （３） 前記抵抗は不純物拡散層からなる特許請求の範
囲第１項または第２項記載の半導体ブートストラップ回
路。 （４） 前記抵抗はポリシリコン膜からなる特許請求の
範囲第１項または第２項記載の半導体ブートストラップ
回路。
トラップ回路を示す回路図である。 第２図は、この発明の他の実施例である半導体ブートス
［・ラップ回路を示Ｔ回路図である。 １３図は、従来の半導体ブートストラップ回路を示す回
路図である。 図において、１．２．３番ＪＭＯＳトランジスタ、４は
コンデンサ、５．６は入力端子、７は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。 第１ＵＥＪ ’１１５５ 第３回 ｓｓ 第２田 ｓｓ 手続補正書（自発） 昭和 年 月 日 特許庁長官殿
−ゝ１、事件の表示 特願昭６１−２８８４０７
号２、発明の名称 半導体ブートストラップ回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 、ｒ 〜′− ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり。 （２） 明細書第８頁第１９行の「ＭＯＳトランジスタ
２」を１−ＭｏＳ）ランジスタ３」に訂正する。 （３） 明細書第９頁第１４行と第１５行との間に、「
また、上記実施例では、３つのトランジスタから構成さ
れるブートストラップ回路を示したが、ＭＯＳ）ランジ
スタ１および３が同時にオンするタイミングをもつブー
トストラップ回路であれば同様の効果を奏することは言
うまでもない。 」を挿入する。 以上 ２、特許請求の範囲 （１） その一方電極が電源に接続され、その他方電極
が出力端子に接続される第１ＭＯＳトランジスタと、 その一方電極が第１入力端子に接続され、そのゲート電
極が電源に接続され、その他方電極が前記第１ＭＯＳ）
ランジスタのゲート電極に接続される第２ＭＯＳトラン
ジスタと、 その一方電極が前記出力端子に接続され、そのゲート電
極が第２入力端子に接続され、その他方電極が接地に接
続される第３ＭＯＳトランジスタと、 その一方電極が前記第１ＭＯＳトランジスタのゲート電
極と前記第２Ｍ０３）ランジスタの他方電極との接続点
に接続され、その他方電極が前記出力端子に接続される
コンデンサとを備えた半導体ブートストラップ回路にお
いて、 前記電源と前記第１ＭＯＳ）ランジスタの一方電極間、
または該第１ＭＯＳトランジスタの他方電極と前記出力
端子間に介挿される抵抗を備えたことを特徴とする半導
体ブートストラップ回路。 （２） 前記抵抗の抵抗値は前記第１ＭＯＳトランジス
タのオン抵抗値と同程度かまたはそれ以下である特許請
求の範囲第１項記載の半導体ブートストラップ回路。 （３） 前記抵抗は不純物拡散層からなる特許請求の範
囲第１項または第２項記載の半導体ブートストラップ回
路。 （４） 前記抵抗はポリシリコン膜からなる特許請求の
範囲第１項または第２項記載の半導体ブートストラップ
回路。
Claims (4)
- （１）その一方電極が電源に接続される第１ＭＯＳトラ
ンジスタと、 その一方電極が第１入力端子に接続され、そのゲート電
極が電源に接続され、その他方電極が前記第１ＭＯＳト
ランジスタのゲート電極に接続される第２ＭＯＳトラン
ジスタと、 その一方電極が前記第１ＭＯＳトランジスタの他方電極
に接続され、そのゲート電極が第２入力端子に接続され
、その他方電極が接地に接続される第３ＭＯＳトランジ
スタと、 その一方電極が前記第１ＭＯＳトランジスタのゲート電
極と前記第２ＭＯＳトランジスタの他方電極との接続点
に接続され、その他方電極が前記第１ＭＯＳトランジス
タの他方電極と前記第３ＭＯＳトランジスタの一方電極
との接続点に接続されるコンデンサとを備えた半導体ブ
ートストラップ回路において、 前記電源と前記第１ＭＯＳトランジスタの一方電極間、
または該第１ＭＯＳトランジスタの他方電極と、該第１
ＭＯＳトランジスタの他方電極と前記第３ＭＯＳトラン
ジスタの一方電極との接続点間に介挿される抵抗を備え
たことを特徴とする半導体ブートストラップ回路。 - （２）前記抵抗の抵抗値は前記第１ＭＯＳトランジスタ
のオン抵抗値と同程度かまたはそれ以下である特許請求
の範囲第１項記載の半導体ブートストラップ回路。 - （３）前記抵抗は不純物拡散層からなる特許請求の範囲
第１項または第２項記載の半導体ブートストラップ回路
。 - （４）前記抵抗はポリシリコン膜からなる特許請求の範
囲第１項または第２項記載の半導体ブートストラップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288407A JPS63139426A (ja) | 1986-12-02 | 1986-12-02 | 半導体ブ−トストラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288407A JPS63139426A (ja) | 1986-12-02 | 1986-12-02 | 半導体ブ−トストラツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63139426A true JPS63139426A (ja) | 1988-06-11 |
Family
ID=17729809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288407A Pending JPS63139426A (ja) | 1986-12-02 | 1986-12-02 | 半導体ブ−トストラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63139426A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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