CN103326699B

CN103326699B - 半导体器件

Info

Publication number: CN103326699B
Application number: CN201310095065.4A
Authority: CN
Inventors: 竹前义博
Original assignee: Chuangshifang Electronic Japan Co Ltd
Current assignee: Chuangshifang Electronic Japan Co., Ltd.
Priority date: 2012-03-22
Filing date: 2013-03-22
Publication date: 2016-06-29
Anticipated expiration: 2033-03-22
Also published as: US20130249605A1; JP2013198125A; CN103326699A; US8836380B2

Abstract

一种半导体器件，包括：第一场效应晶体管（31），具有被赋予第一电位的一个端子；第二场效应晶体管（32），具有被赋予小于第一电位的第二电位的一个端子；控制器（1），控制第一场效应晶体管和第二场效应晶体管的每一个控制端子的每一个电位；电容元件（4），具有连接至第一场效应晶体管的控制端子的一端，该电容元件通过控制器的控制来充电；以及负载元件（5），连接在第一场效应晶体管的另一个端子与第二场效应晶体管的另一个端子之间。

Description

半导体器件

技术领域

本发明涉及一种半导体器件。

背景技术

与其它类型的半导体（例如，硅）相比，第III族氮化物半导体（例如，氮化镓（GaN））具有高耐压、高速运行、高耐热性以及低导通电阻的优点，因此期望将第III族氮化物半导体用于功率器件。例如，专利文件1公开了一种驱动电路，用以驱动被设置为功率半导体元件的GaN场效应晶体管（FET）。

而且，专利文件2公开了一种存储单元的字线驱动电路，其包括将FET的栅极电压与其源极电压耦合的电容。通过在GaN-FET的栅极端子与其源极端子之间设置电容性元件（例如，上述电容）能够形成驱动指示高电压的信号的自举升压（bootstrap）电路。

现有技术文件

专利文件

专利文件1：日本特开专利公开第2011-49741号

专利文件2：日本特开专利公开第2011-44186号

发明内容

解决问题

由于GaN-FET的栅极端子和源极端子通过肖特基结来结合，因而这些端子之间存在耐压不足的问题。因此，如上所述，当电容性元件被设置在GaN-FET的栅极端子和源极端子之间时，在这些端子之间提供的电压超过充电后的电容性元件的耐压值，因此会击穿FET。这个问题不仅限制了自举升压电路，还同样对的其它半导体器件（除GaN半导体之外的另外的半导体）产生影响。

本发明的一个方案的目的是要提供一种防止FET被击穿的半导体器件。

解决问题的手段

本文描述的半导体器件，包括：第一场效应晶体管，具有被赋予第一电位的一个端子；第二场效应晶体管，具有被赋予小于第一电位的第二电位的一个端子；控制器，其控制第一场效应晶体管和第二场效应晶体管的每一个控制端子的每一个电位；电容元件，具有连接至第一场效应晶体管的控制端子的一端，该电容元件通过控制器的控制来充电；以及负载元件，连接在第一场效应晶体管的另一个端子和第二场效应晶体管的另一个端子之间。

有益效果

根据本文描述的半导体器件，防止了FET的击穿。

附图说明

图1为根据比较实例的半导体器件的电路图；

图2为示出根据比较实例的半导体器件的运行的时序图（timingchart）；

图3为根据第一实施例的半导体器件的电路图；

图4为示出根据第一实施例的半导体器件的运行的时序图；

图5为示出图3的节点N4中的伏安特性的图；

图6为根据第二实施例的半导体器件的电路图；

图7为示出根据第二实施例的半导体器件的运行的时序图；以及

图8为根据第三实施例的半导体器件的电路图。

具体实施方式

图1为根据比较实例的半导体器件的电路图。该半导体器件包括控制器1、用于栅极控制的晶体管30、高压侧晶体管31、低压侧晶体管32以及电容元件4，并且例如用作自举升压电路。

电力从外部电源器件经由布线20和21被供应到该半导体器件。电位VCC被赋予布线21，以及低于电位VCC的电位VSS被赋予布线20。电位VCC高于电位VSS，并且例如是10伏。另一方面，电位VSS是地电位，并且例如是0伏。

控制器1是基于给定时序产生电压信号并输出所产生的电压信号的电压控制电路。从布线21将电位VCC赋予电源端子Vd，从布线20将电位VSS赋予接地端子Vs，使得控制器1运行。控制器1分别从输出端子OUT1和OUT2输出具有给定图案（pattern）的电压信号。该半导体器件基于电压信号产生输出信号Vout。这里，假设输出端子OUT1和OUT2的附近（vicinity）是节点N1和N2。

用于栅极控制的晶体管30、高压侧晶体管31以及低压侧晶体管32的每一个是包括GaN半导体的场效应晶体管（FET）。由于GaN半导体由特定组分生成且基本上不能使用p型半导体，因而N沟道的FET被选择作为晶体管30和31的每一个。这样，与其它MOS-FET相比，该半导体器件能够通过使用GaNFET驱动高压信号。晶体管30至32是增强型。

用于栅极控制的晶体管30的漏极端子连接至控制器1的输出端子OUT1，用于栅极控制的晶体管30的源极端子连接至高压侧晶体管31的栅极端子。用于栅极控制的晶体管30的栅极端子连接至布线21，电位VCC被赋予用于栅极控制的晶体管30的栅极端子。这里，假设电容元件4的一端与将用于栅极控制的晶体管30的源极端子和高压侧晶体管31的栅极端子耦合的布线之间的连接点是节点N3。

高压侧晶体管31的漏极端子连接至布线21，电位VCC被赋予高压侧晶体管31的漏极端子。高压侧晶体管31的源极端子连接至低压侧晶体管32的漏极端子。这里，假设电容元件4的另一端与将高压侧晶体管31的源极端子和低压侧晶体管32的漏极端子耦合的布线之间的连接点是节点N4。节点N4连接至自举升压电路的输出电压Vout的输出端。

低压侧晶体管32连接至布线20，并且电位VSS被赋予低压侧晶体管32的源极端子。低压侧晶体管32的栅极端子连接至控制器1的另一个输出端子OUT2。通过上述连接配置，控制器1控制高压侧晶体管31和低压侧晶体管32的每一个栅极端子（即，控制端子）的电位。

电容元件4的一端连接至高压侧晶体管31的栅极端子，电容元件4的另一端连接至低压侧晶体管32的漏极端子。因此，控制器1控制高压侧晶体管31和低压侧晶体管32的每一个栅极端子的电位，使得高压侧晶体管31和低压侧晶体管32处于导通状态。据此，电容元件4被充电。即，电容元件4通过控制器1的控制来充电。电容元件4可以是其它电容性元件，例如，高压侧晶体管31的栅极端子与源极端子之间的寄生电容或布线电容。

图2为示出根据比较实例的半导体器件的运行的时序图。在图2的每一个图中，横轴表示时间轴。另一方面，纵轴V1至V4分别表示节点N1至N4上的电位。这里，节点N1上的电位V1与控制器1从输出端子OUT1输出的电压信号的电压值对应。另一方面，节点N2上的电位V2与控制器1从输出端子OUT2输出的电压信号的电压值对应。

在时间段t1期间，电位V1通过控制器1从电位VSS上升到电位VCC。这种情况下，由于用于栅极控制的晶体管30的栅极端子的电位是电位VCC，并且用于栅极控制的晶体管30的源极端子的电位低于电位VCC，因而用于栅极控制的晶体管30处于导通状态。

另一方面，由于电位V2通过控制器1维持在电位VCC，因而低压侧晶体管32的栅极端子的电位是电位VCC。这种情况下，由于低压侧晶体管32的源极端子的电位是电位VSS，因而低压侧晶体管32处于导通状态，并且电位V4维持在电位VSS。

因此，因电位V1的上升，电容元件4被充电，并且电位V3从电位VSS上升到电位VCC-Vth。这里，电位VCC-Vth是用于栅极控制的晶体管30的阈值电压。从而，高压侧晶体管31的栅极端子的电位是电位VCC-Vth，并且其源极端子的电位是电位VSS，使得高压侧晶体管31处于导通状态。

在时间段t2期间，电压VCC-Vth通过充电电容元件4被施加到高压侧晶体管31的栅极端子与源极端子（在下文中，称为“栅极与源极之间”）之间。此时，当电压VCC-Vth大于高压侧晶体管31的栅极与源极之间的耐压值时，高压侧晶体管31被击穿。例如，当GaN-FET的耐压是大约6伏而电压VCC和VCC-Vth分别是10伏和1伏时，9伏的电压被施加到GaN-FET的栅极和源极之间，从而出现了上述问题。

这个问题由高压侧晶体管31和低压侧晶体管32的每一个均是N沟道FET所造成。即，高压侧晶体管31和低压侧晶体管32两者在时间段t2期间都处于导通状态，使得超过耐压值的电压被施加到高压侧晶体管31的栅极与源极之间。另一方面，由于在CMOS（互补金属氧化物半导体）的情况下不需要自举升压电路，因而不会出现同样的问题。

在图2的时间段t3期间，电位V2受控制器1控制而成为电位VSS，使得低压侧晶体管32处于断开状态。因此，电位V4通过导通状态的高压侧晶体管31上升，并变为电位VCC。此时，输出电压Vout也同样上升。因电位V4的上升，电位V3通过充电电容元件4的电压VCC-Vth而上升并变为超过电位VCC的电位。即使由于电位V3的上升而施加了超过高压侧晶体管31的栅极与源极之间的耐压的电压，但电流会从栅极端子流到源极端子，因此不会出现问题。

电位V3的上述上升可以通过节点N3的寄生电容值CN3来控制。当假设电容元件4的电容值是C1时，根据计算公式“VCC×{C1/（C1+CN3）}”而获得在时间段t3中上升的电位V3。这里，由于节点N3的寄生电容值CN3通过高压侧晶体管31来唯一确定，因而可以通过适当地设定电容元件4的电容值C1将电位V3的上升控制到不出问题的程度（nonproblematicextent）。在时间段t3逝去之后，电位V1和V2分别受控而成为电位VSS和VSS。电位V4从电位VCC变为电位VSS。

如上所述，根据比较实例的半导体器件，在图2的时间段t2期间，高电压被施加到高压侧晶体管31的栅极与源极之间。如下所述的第一实施例改善了这一点。

图3为根据第一实施例的半导体器件的电路图。在图3中，与上述图1对应的组件（componentelement）由相同的附图标记来表示，并且省略对这些组件的说明。

在根据第一实施例的半导体器件中，负载晶体管5被设置在高压侧晶体管31的源极端子与低压侧晶体管32的漏极端子之间，使得在高压侧晶体管31的栅极与源极之间施加的电压得以减小。这里，假设负载晶体管5的漏极端子与高压侧晶体管31的源极端子之间的连接点是节点N5。

负载晶体管5是栅极端子和源极端子彼此连接的耗尽型场效应晶体管。因此，即使栅极与源极之间的电压是“0”，负载晶体管5也能够流出漏极电流。这里，负载晶体管5是包括GaN半导体的FET。

图4为示出根据第一实施例的半导体器件的运行的时序图。在图4中，除了已由图2示出的内容之外，还示出图3中的节点N5的电位V5。

在时间段t1期间，因电位V1的上升，节点N5通过负载晶体管5的漏极电流来充电，并且电位V5上升。

如上所述，由于高压侧晶体管31和低压侧晶体管32这两者在时间段t2期间都处于导通状态，在晶体管31和32之间会流动直通电流（throughcurrent）。此时，漏极电流也流到连接在晶体管31与晶体管32之间的负载晶体管5。因此，负载晶体管5在漏极与源极之间产生恒定电压E0，并且电位V5变成电压E0。即，因直通电流而在布线20（Vss）与布线21（Vcc）之间产生的电压被负载晶体管5分压。

这样，由于在节点N5产生电位E0，因而高压侧晶体管31的源极端子的电位在时间段t2期间上升。此时，与比较实例一样，电位VCC-Vth被赋予高压侧晶体管31的栅极端子，使得高压侧晶体管31的栅极与源极之间的电压得以减小。因此，得以调节电位E0，使得栅极与源极之间的电压小于栅极与源极之间的耐压值，因此而防止了高压侧晶体管31的击穿。这里，由于低压侧晶体管32在时间段t3期间处于断开状态，因而电位V5上升，并变成电位VCC。

在第一实施例中，负载晶体管5可以是漏极端子和栅极端子彼此连接的增强型FET。然而，这种情况下，在时间段t3之后，电位V4比电位VCC小了负载晶体管5的阈值电压。

同样，在该实施例中，可以设置其它负载元件以代替负载晶体管5。例如，由于电阻元件也能够产生恒压，因而也能够获得如上所述的相同效果。在以下说明中，通过将电阻元件和FET彼此进行比较来描述电阻元件和FET各自的优点。

图5为示出图3的节点N4中的伏安特性的图。在图5中，实线表示FET（即，负载晶体管5）的特性。另一方面，虚线表示电阻元件的特性。而且，图5示出这样的过程：其中，在图4的时间段t3期间，电位V4从电位VSS上升到电位VCC，并且节点N4被充电。这里，假设此时直通电流Id的初始值是“Id0”。

当电阻元件被采用为负载元件时，直通电流Id基于欧姆定律从“Id0”线性减小到“0”。相反，当采用FET时，流动的是差不多恒定的直通电流Id0，直到电位V4达到FET的夹断（pinch-off）电压Vp为止。因此，在使用FET的情况下时间段t3期间的节点N4的充电时间短于使用电阻元件的情况下的充电时间。因此，当考虑基于给定时序控制输出电压Vout（即，电位V4）的自举升压电路的功能时，更期望使用FET。相反，当考虑制造成本时，更期望使用电阻元件。

在上述第一实施例中，利用高压侧晶体管31和低压侧晶体管32来驱动电容元件4，但是电容元件4的驱动方法不限于此。图6为根据第二实施例的半导体器件的电路图。在图6中，与上述图3对应的组件由相同的附图标记来表示，并且省略对这些组件的说明。

根据第二实施例的半导体器件还包括驱动电容元件4的高压侧驱动晶体管61和低压侧驱动晶体管62。

例如，高压侧驱动晶体管61和低压侧驱动晶体管62的每一个是包括GaN半导体的FET。电位VCC经由布线21被赋予高压侧驱动晶体管61的漏极端子。而且，高压侧驱动晶体管61的栅极端子连接至节点N5，即，高压侧晶体管31与负载晶体管5之间的触点。

另一方面，低压侧驱动晶体管62的漏极端子连接至高压侧驱动晶体管61的源极端子。电位VSS经由布线20被赋予低压侧驱动晶体管62的源极端子。低压侧驱动晶体管62的栅极端子连接至控制器1的输出端子OUT2。通过上述连接配置，除了控制除晶体管31和32之外，控制器1还控制高压侧驱动晶体管61和低压侧驱动晶体管62的每一个栅极端子（即，控制端子）的电位。

电容元件4的一端连接至高压侧晶体管31的栅极端子，电容元件4的另一端连接至低压侧驱动晶体管62的漏极端子。因此，电容元件4通过高压侧驱动晶体管61和低压侧驱动晶体管62来驱动。这里，假设电容元件4的另一端与将高压侧驱动晶体管61的源极端子和低压侧驱动晶体管62的漏极端子耦合的布线之间的连接点是节点N6。

图7为示出根据第二实施例的半导体器件的运行的时序图。在图7中，除已由图4示出的内容之外，还示出了图6中的节点N6的电位V6。

由于电位V2在时间段t1期间是电位VCC，因而低压侧驱动晶体管62处于导通状态。

接下来，由于电位V5在时间段t2期间是电位E0，因而高压侧驱动晶体管61以及低压侧驱动晶体管62这两者都处于导通状态。从而，电容元件4通过节点N6上的电流（其利用晶体管61和62放大）来充电，因此电位V3上升。

这样，电容元件4利用晶体管61和62来驱动，使得节点N4上的负载的以减少。因此，晶体管31、32和5的漏极电流在先前步骤能够被设置得很小，使得能够减小在时间段t2期间晶体管31、32和5的直通电流。这里，由于电位V2在时间段t3期间变为电位VSS，因而晶体管62处于断开状态，并且电位V6上升。

图8为根据第三实施例的半导体器件的电路图。在图8中，与上述图3对应的组件由相同的附图标记来表示，并且省略对这些组件的说明。

根据第三实施例的半导体器件将控制电路7添加到根据第一实施例的半导体器件。在上述时序图中，控制电路7包括彼此串联连接的多个控制晶体管71和72，并在时间段t3期间执行用于抑制电位V3的上升的控制。这里，图8示出两个控制晶体管71和72，但是晶体管的数量可以取决于电位V3的控制变量来确定。

控制晶体管71和72的每一个是由GaN半导体制成的FET并且是增强型。在控制晶体管71和72的每一个中，栅极端子连接至漏极端子。控制晶体管71的源极端子和控制晶体管72的漏极端子彼此连接。控制晶体管71的漏极端子连接至节点N3，而控制晶体管72的源极端子连接至布线21。

在该时序图中的时间段t3之后，使用控制晶体管71和72的至少一个来执行用于抑制电位V3的上升的控制，使得能够防止将超过高压侧晶体管31的栅极与源极之间的耐压的电压施加到其间。

如上所述，控制器1控制晶体管30至32、61、62、71和72的每一个的栅极端子的电位，使得半导体器件将电容元件4充电。然后，当晶体管31和32这两者都处于导通状态时，设置在晶体管31和32之间的负载晶体管5通过直通电流产生恒压，使得高压侧晶体管31的源极端子的电位上升。因此，由充电电容元件4产生的高压侧晶体管31的栅极与源极之间的电压减小。

这里，在上述实施例中，晶体管5、30至32、61、62、71和72的每一个包括GaN半导体，但不限于此。晶体管5、30至32、61和62的每一个可以包括另一种半导体（例如，CMOS）。这种情况下，FETs5、30至32、61、62、71和72的每一个可以是任何类型的P沟道和N沟道。

虽已针对优选实施例详细描述了本发明，然而对于本领域技术人员而言，显然能够基于本发明的基本技术理念和教示而采用各种修改模式。

Claims

1.一种半导体器件，其特征在于包括：

第一场效应晶体管，具有被赋予第一电位的一个端子；

第二场效应晶体管，具有被赋予小于所述第一电位的第二电位的一个端子；

控制器，控制所述第一场效应晶体管和所述第二场效应晶体管的每一个控制端子的每一个电位；

电容元件，具有连接至所述第一场效应晶体管的所述控制端子的一端，所述电容元件通过所述控制器的控制来充电；

负载元件，连接在所述第一场效应晶体管的另一个端子与所述第二场效应晶体管的另一个端子之间；

第三场效应晶体管，具有被赋予所述第一电位的一个端子；以及

第四场效应晶体管，具有连接至所述第三场效应晶体管的另一个端子的一个端子，并且所述第四场效应晶体管的另一个端子被赋予所述第二电位；

其中，所述电容元件的另一端连接至所述第四场效应晶体管的所述一个端子，以及

所述控制器还控制所述第三场效应晶体管和所述第四场效应晶体管的每一个控制端子的每一个电位；

其中所述第三场效应晶体管和所述第四场效应晶体管的每一个包括GaN半导体。