JPH02141991A - 半導体記憶回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ半導体記憶回路装置に関し、特にＭＯＳ
型スタティックＲＡＭの回路及び装置の構造に関する。

〔従来の技術〕

従来、ＭＯ８型スタティック’ＲＡＭ　（ＳＲＡＭとす
る。）の記憶回路としては第４図（ａ）示す回路が用い
られた。第４図（ａ）においてＮチャンネルＭＯＳ）ラ
ンジスタＴ４１は節点Ｘと接地電位の配線Ｇ４１の間に
接続され、ＮチャンネルＭＯＳトランジスタＴ４２は節
点Ｙと配線Ｇ４１のの間に接続される。ＰチャンネルＭ
ＯＳトランジスタＴ４３は節点Ｘと電源（以後ｖ０゜と
する。）の間に、ＰチャンネルＭＯ３）ランジスタＴ４
４は節点ＹとＶＣＣの間にそれぞれ接続される。ＭＯＳ
）ランジスタＴ４１及びＴ４３のゲート電極は節点Ｙに
、ＭＯＳ）ランジスタＴ４２及びＴ４４のゲート電極は
節点Ｘに接続される。ＭＯＳ）ランジスタＴ４１とＴ４
３で、また、ＭＯＳ）ランジスタＴ４２とＴ４４でそれ
ぞれ第１．第２の相補型ＭＯＳインバータが構成され、
この第１及び第２のインバータが記憶動作を行なう双安
定回路を構成する。

節点Ｘと列線Ｂの間にはＮチャンネルＭＯＳ）ランジス
タＴ４５が、節点Ｙと列線百の間にはＮチャンネルＭＯ
Ｓ）ランジスタＴ４６が接続され、ＭＯＳ）ランジスタ
Ｔ４５及びＴ４６のゲート電極は行線Ｗに接続される。

ＭＯＳ）ランジスタＴ４５、Ｔ４６は節点Ｘ、Ｙと列線
Ｂ、百の間で読み出し、書き込みを行なう際に導通する
双方向性トランスファゲートである。

〔発明が解決しようとする課題〕

第４図（ａ）に示す従来のＳＲＡＭの記憶回路は、配線
Ｇ４１に正電圧方向のノイズが発生した場合、双安定回
路の記憶情報が破壊される危険性があった。以下、この
現象について説明する。

第４図（ａ）において、今、節点Ｘが接地電位。

節点Ｙが■。。に保持されているとする。ここに、配線
Ｇ４１に第４図（ｂ）に示す様なノイズが発生したとす
ると、ＭＯＳ）ランジスタＴ４１は導通しており、節点
Ｘにもノイズが表われる。このノイズ電圧がＭＯＳ）ラ
ンジスタＴ４２のしきい値電圧ｖＴ以上の場合、ＭＯＳ
）ランジスタＴ４２が導通して節点Ｙの電位を引き下げ
る。

各トランジスタの製造上のバラツキ、各節点の負荷容量
の違いによっては節点Ｘ、Ｙが同電位になり、配線Ｇ４
１のノイズが消えても第４図（ｂ）に点線で示した様に
もとの電位に回復せず、破線で示した様に電位が逆転し
てしまう危険性があった。

上述した従来の記憶回路に対して、本発明においてはＭ
ＯＳ）ランジスタによるノイズのしゃ断回路を設け、ノ
イズに対する保持能力を強化した半導体記憶回路が得ら
れる。

〔課題を解決するための手段〕

本発明の半導体記憶回路は、第１の電源と第１の節点の
間に接続された第１導電型の第１のＭＯＳトランジスタ
と、第１の電源と第２の節点の間に接続された第１導電
型の第２のＭＯＳ）ランジスタと、第１の節点と第３の
節点の間に接続された第１導電型の第３のＭＯＳ）ラン
ジスタと、第２の節点の間に接続された第１導電型の第
４のＭＯＳトランジスタと、第３の節点と第２の電源の
間に接続された第１の抵抗性素子と、第４の節点と第２
の電源の間に接続された第２の抵抗性素子を有し、第３
の節点には第２及び第３のＭＯＳ）ランジスタのゲート
電極が接続され、第４の節点には第１及び第４のＭＯＳ
トランジスタのゲートが接続され、第３及び第４のＭＯ
Ｓ）ランジスタのしきい値電圧の絶対値は第１及び第２
のＭＯＳトランジスタのしきい値電圧の絶対値以下の値
であることを特徴としている。

また、本発明を半導体基板上に形成する場合、第３のＭ
ＯＳ）ランジスタのゲート電極を構成する第１の導体層
は第３の節点を構成する第３のＭＯＳトランジスタのド
レインの不純物拡散層と、第４のＭＯＳ）ランジスタの
ゲート電極を構成する第２の導電層は第４の節点を構成
する第４のＭＯＳトランジスタのドレインの不純物拡散
層と、それぞれ直接に接続した、あるいは、第３及び第
４のＭＯＳ）ランジスタのチャンネル長を第１及び第２
のＭＯＳ）ランジスタのチャンネル長より短かくした半
導体記憶装置であることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。第１図にお
いて、ＮチャンネルＭＯＳ）ランジスタＴ１は節点Ａと
接地配線Ｇ１の間に、ＮチャンネルＭＯＳ）ランジスタ
Ｔ２は節点Ｂと配線Ｇ１の間に接続される。Ｎチャンネ
ルＭＯＳ）ランジスタＴ３は節点ＣとＡの間に、Ｎチャ
ンネルＭＯＳトランジスタＴ４は節点りとＢの間に接続
される。

ＰチャンネルＭＯ８）ランジスタＴ５は電源ＶＯＣと節
点Ｃの間に、ＰチャンネルＭＯ８）ランジスタＴ６はＶ
。０と節点りの間に接続される。ＭＯＳトランジスタＴ
Ｉ、Ｔ４及びＴ５のゲート電極は節点りに、ＭＯＳ）ラ
ンジスタＴ２．Ｔ３．Ｔ６のゲート電極は節点Ｃに接続
される。ＭＯＳ）ランジスタＴｌ、Ｔ３．Ｔ５の組み合
せと、ＭＯＳトランジスタＴ２．Ｔ４．Ｔ６の組み合せ
で双安定回路を構成する。節点Ｃ及びＤには従来例と同
じくトランスファゲートが接続されるが、本発明にとっ
ての真に重要な部分ではないので省略する。

また、ＭＯＳトランジスタＴ３．Ｔ４のしきい値電圧ｖ
Ｔ２とＭＯＳ）ランジスタＴｌ、Ｔ２のしきい値電圧の
関係は、０　（Ｖ）＜ＶＴ２≦ｖＴ１である。

次にノイズに対する動作について第２図に示すタイミン
グチャートを用いて説明する。

今、トランスファゲートを通して節点ＣのＶＣＣに節点
りを接地電位に書き込んであるとする。この時、ＭＯＳ
）ランジスタＴ２．Ｔ３．Ｔ５が導通し、ＭＯＳ）ラン
ジスタＴｌ、Ｔ４．Ｔ６は非導通となる。節点Ｂは接地
電位となり、節点ＡはＶＣＣＶＴ□の電位となる。

ここで配線Ｇ１に第２図に示す様なノイズが発生すると
、ＭＯＳ）ランジスタＴ２が導通しているので節点Ｂに
もノイズが表われる。この時、節点Ｂは節点りより電位
が高くなるのでＭＯＳトランジスタＴ４は節点Ｂがドレ
イン、節点Ｃがソースとなる。しかし、この状態でＭＯ
Ｓ）ランジスタＴ４はゲート・ソースが短絡されており
、しきい値電圧は正であるので導通せず、節点りの電位
は変化しない。また、節点りが接地電位のままであるの
で、ＭＯＳ）ランジスタＴＩは導通せず節点Ａ及びＣの
電位に影響はない。

また、節点りがＶ　ＣＯｒ節点Ｃが接地電位である時は
ＭＯＳ）ランジスタＴ３が前記のＭＯＳ）ランジスタＴ
４の同じ働きをする。

次に読み出しを行なう場合であるが、通常ＳＲＡＭの読
み出しはＶ。。に充電されている列線を接地電位側の節
点を通して放電させることにより信号を造る。

前記のように節点りが接地電位である場合、読み出し信
号により聞いたトランスファゲートを通し列線から節点
りに電荷が流入し電位を上昇させる。これによりＭＯＳ
）ランジスタＴ４はドレイン、ゲートが同時に昇圧し、
しきい値電圧Ｖ　ｙ　２を越えた時点で導通し、ＭＯＳ
）ランジスタＴ２より接地配線Ｇ１に電流を流す。この
時、しきい値電圧ＶＴ２が小さければＭＯＳ）ランジス
タＴ４が容易に導通し、列線電位の放電を速やかにする
。

また、節点りの電位上昇も小さくなるのでＭＯＳトラン
ジスタＴ２を導通させることがない。

以上の様な理由によりしきい値電圧ＶＴ２は０（ｖ　）
　＜　ｖ　ｔ　２≦ｖＴ＋とする必要がある。

第３図（ａ）は第１図の回路の破線ａで囲まれた部分を
半導体基板上に形成した際の構造の一実施例を示す断面
図である。ｌはＰ型の半導体基板、２はゲート絶縁膜、
３は第１図のＭＯＳ）ランジスタＴ１のソースとなるＮ
型拡散層、４はＭＯＳトランジスタＴ１のゲート電極と
なるＮ型多結晶シリコン、５はＭＯＳ）ランジスタＴ１
のドレイン、節点Ａ、ＭＯ３）ランジスタＴ３のソース
となるＮ型拡散層、６はＭＯＳ）ランジスタＴ３のゲー
ト電極となるＮ型多結晶シリコンで、ゲート絶縁膜２の
開孔部で基板１と接続される。７はＮ型多結晶シリコン
より拡散されるＮ型拡散層で、ＭＯ８！−ランジスタＴ
３のドレイン並びに節点Ｃの一部を形成する。８は絶縁
層である。

ここで、５．．６．７で形成されるＭＯＳ）ランジスタ
Ｔ３のチャンネルはゲート絶縁膜２の開孔部端部から始
まり、チャンネル長は１２０部分となる。ＭＯＳトラン
ジスタのしきい値電圧は第３図（ｂ）に示す様にチャン
ネル長が短かくなると急激に低下する短チャンネル効果
がある。ｌ！として短チャンネル効果の起きる範囲で、
（ＩＩは短チャンネル効果の影響の少ない所を選ぶと、
Ｖτ２＜ＶＴＩを容易に達成できる。

〔発明の効果〕

以上説明したように本発明は、ノイズしゃ断の為のＭＯ
Ｓ）ランジスタを設けたことにより、接地配線のノイズ
による記憶の破壊を防げる効果がある。

また、ノイズしゃ新月ＭＯＳトランジスタのしきい値電
圧を小さくすることにより読み出し時の速度を従来と変
わらない速さにできる。

【図面の簡単な説明】

第１図は本発明の一実施例のＳＲＡＭの回路図、第２図
は第１図のノイズに対するタイミングチャートを示す図
、第３図（ａ）は第１図の破線ａで囲まれた部分を半導
体基板上に形成した場合の断面構造を示す図、第３図（
ｂ）はＭＯＳ）ランジスタのチャンネル長としきい値電
圧の関係を示す図、第４図（ａ）は従来例のＳＲＡＭの
回路図、第４図（ｂ）は従来例のノイズに対するタイミ
ングチャートである。 Ｔ１〜Ｔ６．Ｔ４１〜Ｔ４６・・・・・・ＭＯＳ）ラン
ジスタ、Ａ〜Ｄ、Ｘ、Ｙ・・・・・・節点、Ｇｌ、Ｇ４
１・・・・・・接地配線、ＶＣＣ・・・・・・電源、Ｂ
、Ｂ・・・・・・列線、Ｗ・・・・・・行線、１・・・
・・・Ｐ型基板、２・・・・・・ゲート絶縁膜、３．５
・・・・・・Ｎ型拡散層、４，６・・・・・・多結晶シ
リコン％　７・・・・・・６から拡散されたＮ型拡散層
、８・・・・・・絶縁膜、１１．β、・・・・・・チャ
ンネル長、ＶＴＩ　＊　ｖＴ、　＋ｖＴ・・・・・・し
きい値電圧。 代理人　弁理士　　内　原　　　晋 茅　Ｉ　ＴＭ ＶＣＣ− Ｖ（Ｃ− ＶｎＣアｌ、Ｔ２）、≧Ｖｒ２（Ｔ３．ｒ４）＞。 ７ＮＤ− ｃｃ− ｉＮＤ− （α】 第 図 ｈ＞１２ 第 閃 （シ） ｃｃ　− ｃｃ− ｍ−−一 ＮＤ−

Claims (3)

【特許請求の範囲】
1. （１）第１の電源と第１の節点の間に接続された第１導
   電型の第１のＭＯＳトランジスタと、前記第１の電源と
   第２の節点の間に接続された第１導電型の第２のＭＯＳ
   トランジスタと、前記第１の節点と第３の節点の間に接
   続された第１導電型の第３のＭＯＳトランジスタと、前
   記第２の節点と第４の節点の間に接続された第１導電型
   の第４のＭＯＳトランジスタと、前記第３の節点と第２
   の電源の間に接続された第１の抵抗性素子と、前記第４
   の節点と前記第２の電源の間に接続された第２の抵抗性
   素子を有し、前記第３の節点には前記第２及び第３のＭ
   ＯＳトランジスタのゲート電極が接続され、前記第４の
   節点には前記第１及び第４のＭＯＳトランジスタのゲー
   トが接続され、前記第３及び第４のＭＯＳトランジスタ
   のしきい値電圧の絶対値は前記第１及び第２のＭＯＳト
   ランジスタのしきい値電圧の絶対値以下の値であること
   を特徴とする半導体記憶回路
2. （２）半導体基板上に形成された請求項１記載の半導体
   記憶回路において、前記第３のＭＯＳトランジスタのゲ
   ート電極を構成する第１の導体層は前記第３の節点を構
   成する第３のＭＯＳトランジスタのドレインの不純物拡
   散層と、前記第４のＭＯＳトランジスタのゲート電極を
   構成する第２の導体層は前記第４のＭＯＳトランジスタ
   のドレインの不純物拡散層と、それぞれ直接に接続され
   たことを特徴とする半導体記憶装置
3. （３）半導体基板上に形成された請求項１記載の半導体
   記憶回路において、前記第３及び第４のＭＯＳトランジ
   スタのチャンネル長は、前記第１及び第２のＭＯＳトラ
   ンジスタのチャンネル長より短かいチャンネル長を有す
   ることを特徴とする半導体記憶装置