JPS6028262A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6028262A JPS6028262A JP58136130A JP13613083A JPS6028262A JP S6028262 A JPS6028262 A JP S6028262A JP 58136130 A JP58136130 A JP 58136130A JP 13613083 A JP13613083 A JP 13613083A JP S6028262 A JPS6028262 A JP S6028262A
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- JP
- Japan
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- electrode
- potential
- current
- memory cell
- fet
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、小屋化してもアルファ粒子などの放射性粒子
によって引き起されるソフトエラーの発生が少ないスタ
ティック屋牛導体メモリセルに関するものである。
によって引き起されるソフトエラーの発生が少ないスタ
ティック屋牛導体メモリセルに関するものである。
アルファ粒子などの放射性粒子が半導体内に入射すると
、半導体内部には多量の電荷が生成される。これらの電
荷が半導体メモリセル内部の電極に流入すると１その電
極の電位を変化させ、その結果ソフトエラーを起す。半
導体メモリセル内の電極が取り扱う電荷量が大きい時は
、このような内部生成電荷の流入の影響は小さく、この
メモリセルがソフトエラーを起すことは少ない。しかし
半導体メモリセルが小型化されると、メモリセル内電極
の取り扱う電荷量が減少するため、ソフトエラーの問題
が重大となる。
、半導体内部には多量の電荷が生成される。これらの電
荷が半導体メモリセル内部の電極に流入すると１その電
極の電位を変化させ、その結果ソフトエラーを起す。半
導体メモリセル内の電極が取り扱う電荷量が大きい時は
、このような内部生成電荷の流入の影響は小さく、この
メモリセルがソフトエラーを起すことは少ない。しかし
半導体メモリセルが小型化されると、メモリセル内電極
の取り扱う電荷量が減少するため、ソフトエラーの問題
が重大となる。
従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つこと、によってソフトエラー
を防いでいた。しかしメモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め従来の半導体メモリセルではその大きさも、その消費
電力もある値以上に保たなければならなかった。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つこと、によってソフトエラー
を防いでいた。しかしメモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め従来の半導体メモリセルではその大きさも、その消費
電力もある値以上に保たなければならなかった。
このことはこの半導体メモリセルの小型化およびこの半
導体メモリセルを使ったメモリ装置の集積化にとって大
きな障害となっていた。
導体メモリセルを使ったメモリ装置の集積化にとって大
きな障害となっていた。
本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ンフ
トエラ一対策のために小型化、集積化が制限されること
の少ない半導体メモリセルを提供することである。
引き起されるソフトエラーの発生が極めて少なく、ンフ
トエラ一対策のために小型化、集積化が制限されること
の少ない半導体メモリセルを提供することである。
本発明による半導体メモリセルは、
第１通電気極、第２通電電極、ゲート電極を有する第１
導電屋の第１ ＦＥＴと、 第１ ＰＥＴの第１通電電極に接続された第１通電電極
、第１ ＰＢＴのゲート電極に接続された第２通電電極
、第１ ＦＥＴの第２通電電極に接続されたゲート電極
を有する第１導電塁の第２ＦＥＴと、第１通電電極、第
２通電電極、ゲート電極を有する第２導電屋の第３ Ｆ
ＥＴと、 第３ ＦＦ１Ｔの第１通電電極に接続された第１通電電
極、第３ ＦＥＴのゲート電極に接続された第２通電気
極、第３ ＦＥＴの第２通電電極に接続されたゲート電
極を肩する第２導電屋の第４ ＦＥＴと箋 第１ ＦＥＴの第２通電電極と第３ ＦＥＴの第２通電
電極の間に接続された第１ダイオードと、第２に’ＥＴ
の第２通電電極と第４ＦＥＴの第２通電電極の間に接続
された第２ダイオードと、第１ＦＥＴ のゲート電極と
第２ＦＥＴのゲート電極の間に接続された容量と、 第３ ＦＦ１Ｔのゲート電極と第４ＦＥＴのゲート電極
の間に接続された容量と〆 を備えたことを特徴とする。
導電屋の第１ ＦＥＴと、 第１ ＰＥＴの第１通電電極に接続された第１通電電極
、第１ ＰＢＴのゲート電極に接続された第２通電電極
、第１ ＦＥＴの第２通電電極に接続されたゲート電極
を有する第１導電塁の第２ＦＥＴと、第１通電電極、第
２通電電極、ゲート電極を有する第２導電屋の第３ Ｆ
ＥＴと、 第３ ＦＦ１Ｔの第１通電電極に接続された第１通電電
極、第３ ＦＥＴのゲート電極に接続された第２通電気
極、第３ ＦＥＴの第２通電電極に接続されたゲート電
極を肩する第２導電屋の第４ ＦＥＴと箋 第１ ＦＥＴの第２通電電極と第３ ＦＥＴの第２通電
電極の間に接続された第１ダイオードと、第２に’ＥＴ
の第２通電電極と第４ＦＥＴの第２通電電極の間に接続
された第２ダイオードと、第１ＦＥＴ のゲート電極と
第２ＦＥＴのゲート電極の間に接続された容量と、 第３ ＦＦ１Ｔのゲート電極と第４ＦＥＴのゲート電極
の間に接続された容量と〆 を備えたことを特徴とする。
次に因を参照しながら、本発明の半導体メモリセルの動
作原理および効果を説明する。第１図は本発明のメモリ
セルをΔ（Ｏ８ＦＥＴとシリコン接合ダイオード等を用
いて構成した一例を示している。
作原理および効果を説明する。第１図は本発明のメモリ
セルをΔ（Ｏ８ＦＥＴとシリコン接合ダイオード等を用
いて構成した一例を示している。
この図の１０１，１０２はＰ型チャネルＭＯ８ＦＥＴ。
１０３．１０４ はＮ厘チャネルＭＯ８ＦＥＴ 、３０
５゜１０６は順方向に接続されたシリコン接合ダイオー
ド、１０７，１０８は辿択ケートとして使用されるＮ型
チャネルＭＯ８ＦＥＴ 、１０９，１１０ は電源線、
Ｉｌｌ、１１２ はワード線、１１３，１１４ はビッ
ト線、１１５，１１６は容量をそれぞれ示す。
５゜１０６は順方向に接続されたシリコン接合ダイオー
ド、１０７，１０８は辿択ケートとして使用されるＮ型
チャネルＭＯ８ＦＥＴ 、１０９，１１０ は電源線、
Ｉｌｌ、１１２ はワード線、１１３，１１４ はビッ
ト線、１１５，１１６は容量をそれぞれ示す。
この図の例では、Ｎ屋チャネルＭＯ８ＦＥＴ １０３゜
１０４．１０７，１０８ （７）閾値電圧はＩＶ、ｐｙ
ｔチャネルＭ０８ＦＨＴ ｚθ１，１０２の閾値電圧は
−ＩＶと仮定する。さらに電源線１０９，１１０にはそ
れぞれｓｖ、ｏｖの一定電位が供給されており、 シリ
コン接合ダイオード１０５，１０６は第２図に示される
ようにしきい値電圧が約０．７Ｖの順方向電流−電圧特
性をもつものと仮定する。
１０４．１０７，１０８ （７）閾値電圧はＩＶ、ｐｙ
ｔチャネルＭ０８ＦＨＴ ｚθ１，１０２の閾値電圧は
−ＩＶと仮定する。さらに電源線１０９，１１０にはそ
れぞれｓｖ、ｏｖの一定電位が供給されており、 シリ
コン接合ダイオード１０５，１０６は第２図に示される
ようにしきい値電圧が約０．７Ｖの順方向電流−電圧特
性をもつものと仮定する。
今、Ｎ型チャネルＭＯ８ＦＥＴ １０７．１０８はオフ
状態で節点Ｎ２の電位と節点Ｎ４がそれぞれ５Ｖ、４．
３Ｖ の場合を考える。このときＮ型チャネルＭＯ８Ｆ
ＥＴ ｌｏ ３はオン、Ｐ呈チャネルＭＯ８−ＦＥＴＩ
ＯＩはオフ状態にある。そのため節点Ｎ３の電位はすみ
やかにｏｙとなり１ｍ点Ｎ１の電位はすみやかに０．７
■ぐらいになる。
状態で節点Ｎ２の電位と節点Ｎ４がそれぞれ５Ｖ、４．
３Ｖ の場合を考える。このときＮ型チャネルＭＯ８Ｆ
ＥＴ ｌｏ ３はオン、Ｐ呈チャネルＭＯ８−ＦＥＴＩ
ＯＩはオフ状態にある。そのため節点Ｎ３の電位はすみ
やかにｏｙとなり１ｍ点Ｎ１の電位はすみやかに０．７
■ぐらいになる。
その結果、Ｐ Ｍ＋ ＋ ２ルＭＯ８ＦＥＴ １０２１
；！オン、Ｎ厘チャネルＭＯ８ＦＦｉＴ １０４はオフ
状態になり、そのため、節点Ｎ２の電位は５ＶＳ 節点
Ｉく４の電位は４．３■が保持される。
；！オン、Ｎ厘チャネルＭＯ８ＦＦｉＴ １０４はオフ
状態になり、そのため、節点Ｎ２の電位は５ＶＳ 節点
Ｉく４の電位は４．３■が保持される。
このようにして節点Ｎ２．Ｎ４が高電位、節点Ｎｌ、Ｎ
３が低電位の状態は安定であり一いつまでも保持される
。
３が低電位の状態は安定であり一いつまでも保持される
。
また本メモリセルが対称であることがら容易にわかるよ
うに、節点Ｎｌ、Ｎ３が高電位で節点Ｎ２゜Ｎ４が低電
位という逆の状態も同様に安定である。
うに、節点Ｎｌ、Ｎ３が高電位で節点Ｎ２゜Ｎ４が低電
位という逆の状態も同様に安定である。
本メモリセルはこの２つの安定状態を２進情報に対応さ
せてメモリセルとしての機能する。
せてメモリセルとしての機能する。
書き込み読み出し動作はワード線１１１，１１２を高電
位にし、Ｎ型チャネルＭＯ８ＦＥＴ １０７゜１０８を
オン状態にし、ビット線１１３，１１４を通して行なわ
れる。
位にし、Ｎ型チャネルＭＯ８ＦＥＴ １０７゜１０８を
オン状態にし、ビット線１１３，１１４を通して行なわ
れる。
アルファ粒子等の放射性粒子の入射によって半導体内に
生成された電荷がこの半導体内部の電極に流入すると、
該電極の電位は、該電極とその周囲の半導体との間の電
位差を減らす方向に変化する。よってもともと半導体内
部電極とその周囲半導体とが同電位の場合には、該電極
電位はアルファ粒子等の影響を受けない。
生成された電荷がこの半導体内部の電極に流入すると、
該電極の電位は、該電極とその周囲の半導体との間の電
位差を減らす方向に変化する。よってもともと半導体内
部電極とその周囲半導体とが同電位の場合には、該電極
電位はアルファ粒子等の影響を受けない。
第１図のメモリセルの例では、節点ＮＩ、Ｎ２を構成す
る半導体領域をＰ警手導体に限り、それに隣接する半導
体領域を５■の電位に保たれたＮ警手導体に限ることが
できる・同様に節点Ｎ５ｅＮ４を構成する半導体領域を
Ｎｆｆ１半導体に限り、それに隣接する半導体領域をＯ
Ｖの電位に保たれたＰａ半導体に限ることができた。
る半導体領域をＰ警手導体に限り、それに隣接する半導
体領域を５■の電位に保たれたＮ警手導体に限ることが
できる・同様に節点Ｎ５ｅＮ４を構成する半導体領域を
Ｎｆｆ１半導体に限り、それに隣接する半導体領域をＯ
Ｖの電位に保たれたＰａ半導体に限ることができた。
節点Ｎ２．Ｎ４が高電位、節点Ｎｌ、Ｎ３が低電位にあ
る状態でα粒子等の放射性粒子が入射した場合を考える
。節点Ｎ２．Ｎ３の電位は周囲の半導体領域と同電位で
あるから、上記の理由により、ここにα粒子等が入射し
ても本メモリセルの状態が坂されることはない。尚１α
粒子等の入射が２つ以上の節点に同時に影響を及ぼず可
能性は極めて低いため、ここでは考えないことにする。
る状態でα粒子等の放射性粒子が入射した場合を考える
。節点Ｎ２．Ｎ３の電位は周囲の半導体領域と同電位で
あるから、上記の理由により、ここにα粒子等が入射し
ても本メモリセルの状態が坂されることはない。尚１α
粒子等の入射が２つ以上の節点に同時に影響を及ぼず可
能性は極めて低いため、ここでは考えないことにする。
次に、この状態で、α粒子等が貸Ｏ点Ｎ１に入射した場
合を考える。この場合、節点Ｎ１を構成するＰ屋半導体
領域にはα粒子等によって生成されたホールが流入し、
この電位は周囲の８厘領域の電位とほぼ同じ約５ｖまで
急激に上昇する。正確には１節点Ｎ１とその周囲のＮ屋
半導体領域との間に形成されたＰＮ接合ダイオードに順
方向電流がある程度流れる電圧まで、節点Ｎ１の電位は
上昇する。ここではこの値を５．７■とし、 節点Ｎｌ
の電位が５．７ｖに上昇した場合を想定する。このよう
にＰｉ領領域ポテンシャルが周囲のＮｆｆ１領域のポテ
ンシャルより高くなると、α粒子等によって生成された
ホールの流入は止才る。
合を考える。この場合、節点Ｎ１を構成するＰ屋半導体
領域にはα粒子等によって生成されたホールが流入し、
この電位は周囲の８厘領域の電位とほぼ同じ約５ｖまで
急激に上昇する。正確には１節点Ｎ１とその周囲のＮ屋
半導体領域との間に形成されたＰＮ接合ダイオードに順
方向電流がある程度流れる電圧まで、節点Ｎ１の電位は
上昇する。ここではこの値を５．７■とし、 節点Ｎｌ
の電位が５．７ｖに上昇した場合を想定する。このよう
にＰｉ領領域ポテンシャルが周囲のＮｆｆ１領域のポテ
ンシャルより高くなると、α粒子等によって生成された
ホールの流入は止才る。
そのため、節点Ｎ１に流入するα粒子等によって生成さ
れたホールの流れは初めの数ナノ秒は大きいものの、そ
の後は小さくなり、一般に本メモリセルを構成するＭＯ
ＳＦＥＴ のオン電流に比べると無視できるようになっ
てしまう。
れたホールの流れは初めの数ナノ秒は大きいものの、そ
の後は小さくなり、一般に本メモリセルを構成するＭＯ
ＳＦＥＴ のオン電流に比べると無視できるようになっ
てしまう。
このようにして節Ａ、Ｎ１の電位が５．７Ｖ になると
、ダイオード１０５を通して磁流が流れ、節点Ｎ３の電
位はすみやかに５．ＯＶぐらいまで上昇する。さらにＮ
２．Ｎ４の電位も、Ｎｌ、Ｎ３の電位変化の影響を容量
１１・５，１１６を通して受け、上昇する。簡単のため
、容量１１５，１１６の値はともに００１節点Ｎ２．Ｎ
４につながる全容量の値がともにＣＮの場合を想定する
と、節点Ｎ２．Ｎ４の電位変化はそれぞれ となる。なお、ここでΔＶＮＩ、ΔｖＮ３はそれぞれα
粒子等の入射の影響による節点Ｎ１とＮ３の電位変化で ΔｖＮｌ ＝ΔｖＮ、 （シ５■） であり、Δｔαはα粒子等生成電流のうち無視できない
初期の大電流流入時間、１１゜６、■□。４はそれぞれ
Δｔａ の間のダイオード１０６ およびＭＯＳＦＥＴ
１０４ を流れる電流である。そのためｃｏを追白に
大きく、工、。４．■、。６を小さくする設計（例えば
ＭＯＳＦＥＴのゲート長を長くする、ゲート幅を狭くす
る、ゲート酸化膜厚を厚くする等を行なえば、上記節点
Ｎ２．Ｎ４の電位変化量を０，７■以上に出来る。そし
て、α粒子等入射後Δｔａ経過後には節点Ｎ２．Ｎ４の
電位は節点Ｎ３の電位５■よりも高くできる〇 ここで、もしＣｏ１０ｓの比が十分大きくでき、１０５
．１０６のダイオードが、第２図にその特性を示すよう
に逆方向電流を流さない特性をもつならば、節点Ｎ４の
電位は５．７ｖや６■以上にもできる。このことはＮ３
の電位５■とＮ４の電位との差に余裕をもたせられるこ
とであり、設計を容易にする。
、ダイオード１０５を通して磁流が流れ、節点Ｎ３の電
位はすみやかに５．ＯＶぐらいまで上昇する。さらにＮ
２．Ｎ４の電位も、Ｎｌ、Ｎ３の電位変化の影響を容量
１１・５，１１６を通して受け、上昇する。簡単のため
、容量１１５，１１６の値はともに００１節点Ｎ２．Ｎ
４につながる全容量の値がともにＣＮの場合を想定する
と、節点Ｎ２．Ｎ４の電位変化はそれぞれ となる。なお、ここでΔＶＮＩ、ΔｖＮ３はそれぞれα
粒子等の入射の影響による節点Ｎ１とＮ３の電位変化で ΔｖＮｌ ＝ΔｖＮ、 （シ５■） であり、Δｔαはα粒子等生成電流のうち無視できない
初期の大電流流入時間、１１゜６、■□。４はそれぞれ
Δｔａ の間のダイオード１０６ およびＭＯＳＦＥＴ
１０４ を流れる電流である。そのためｃｏを追白に
大きく、工、。４．■、。６を小さくする設計（例えば
ＭＯＳＦＥＴのゲート長を長くする、ゲート幅を狭くす
る、ゲート酸化膜厚を厚くする等を行なえば、上記節点
Ｎ２．Ｎ４の電位変化量を０，７■以上に出来る。そし
て、α粒子等入射後Δｔａ経過後には節点Ｎ２．Ｎ４の
電位は節点Ｎ３の電位５■よりも高くできる〇 ここで、もしＣｏ１０ｓの比が十分大きくでき、１０５
．１０６のダイオードが、第２図にその特性を示すよう
に逆方向電流を流さない特性をもつならば、節点Ｎ４の
電位は５．７ｖや６■以上にもできる。このことはＮ３
の電位５■とＮ４の電位との差に余裕をもたせられるこ
とであり、設計を容易にする。
α粒子等入射の影響が無視できるようになった時、各節
点の電位は５■以上であるから、Ｐ型チャネ＃ＭＯ８Ｆ
ＥＴ １０１．１０２ はオフ、Ｎ屋チャネルＭＯ８Ｆ
ＥＴ １０３．１０４はオフであり、節点Ｎ４の電位は
節点Ｎ３の電位よりも高い状態となる。
点の電位は５■以上であるから、Ｐ型チャネ＃ＭＯ８Ｆ
ＥＴ １０１．１０２ はオフ、Ｎ屋チャネルＭＯ８Ｆ
ＥＴ １０３．１０４はオフであり、節点Ｎ４の電位は
節点Ｎ３の電位よりも高い状態となる。
そツタめ、病）点Ｎ３．Ｎ４（７）電位差ｉ、ｔＭＯ８
ＦＥＴ１０３．１０４で構成される差動増幅器によって
増幅されることになる。
ＦＥＴ１０３．１０４で構成される差動増幅器によって
増幅されることになる。
すなわち節点Ｎ３の電位はＮ４よりも低いため下がり、
０■となり、節点Ｎ４の電位は節点Ｎ３そしてＮ１の電
位低下によってＭＯｓＦＢＴ １０２がオンするため、
高電位に引き上げられる。
０■となり、節点Ｎ４の電位は節点Ｎ３そしてＮ１の電
位低下によってＭＯｓＦＢＴ １０２がオンするため、
高電位に引き上げられる。
このようにして節点Ｎｌにα粒子等の放射性粒子が入射
しても、本メモリセルの状態が壊されることはない。こ
のことは節点Ｎ４にα粒子等が入射した場合にも、本メ
モリセルがもう一方の状態、すなわち節点Ｎ１ｔＮａが
高電位で節点Ｎ２．Ｎ４が低電位の状態、の場合にも全
く同様に成立する。
しても、本メモリセルの状態が壊されることはない。こ
のことは節点Ｎ４にα粒子等が入射した場合にも、本メ
モリセルがもう一方の状態、すなわち節点Ｎ１ｔＮａが
高電位で節点Ｎ２．Ｎ４が低電位の状態、の場合にも全
く同様に成立する。
但し、容［１１５，１１６と各節点の容量の比と各ＭＯ
８ＦＥＴのチャネルを流は上記＋ＩＬ （２１式で説明
した関係を各場合にも満すように設計されなければなら
ない。このように設計されれば、本メモリセルはα粒子
等の入射によって記憶状態が壊されることの少ないメモ
リセルとなる。
８ＦＥＴのチャネルを流は上記＋ＩＬ （２１式で説明
した関係を各場合にも満すように設計されなければなら
ない。このように設計されれば、本メモリセルはα粒子
等の入射によって記憶状態が壊されることの少ないメモ
リセルとなる。
本メモリセルの動作を説明するため、第１図の実施例で
はダイオードとしてシリコン接合ダイオードを用いたが
、本発明はこれに限る必要はない。
はダイオードとしてシリコン接合ダイオードを用いたが
、本発明はこれに限る必要はない。
第２図にそ、の特性を示すように、順方向電流が顕著に
流れはじめるしきい値電圧があれば他のダイオードであ
っても構わない。例えばカリウム砒素接合ダイオードで
も構わないし、２つ以上のシリコン接合ダイオードを並
列または直列につないだものでも構わないし、第３図に
その実施例を示すようにＭＯＳＦＥＴの一方の通電電極
とゲート電極を併合させたダイオードでも構わない。例
えばシリコン接合ダイオードを使えば、従来のＣＭＯＳ
スタティックメモリセルで金属−シリコンオーム性コン
タクト部をシ躍ットキコンタクトに変えるだけで済み、
面積の点でも有利である。
流れはじめるしきい値電圧があれば他のダイオードであ
っても構わない。例えばカリウム砒素接合ダイオードで
も構わないし、２つ以上のシリコン接合ダイオードを並
列または直列につないだものでも構わないし、第３図に
その実施例を示すようにＭＯＳＦＥＴの一方の通電電極
とゲート電極を併合させたダイオードでも構わない。例
えばシリコン接合ダイオードを使えば、従来のＣＭＯＳ
スタティックメモリセルで金属−シリコンオーム性コン
タクト部をシ躍ットキコンタクトに変えるだけで済み、
面積の点でも有利である。
第３図は本発明のメモリセルの他の実施例を示している
。第１図のシリコン接合ダイオード１０５゜１０６の代
りに、一方の通電電極とゲート電極を併合したＮ型チャ
ネルＭＯ８ＦＥＴで構成したダイオードが使われている
他は第１図の実施例と同じである。各部を示す番号の１
桁目は第１図のそれと対応している。この実施例ではダ
イオードのＮＲ電圧特性を、ＭＯＳＦＥＴ のしきい値
電圧やゲイン定数を変えることにより、自由に変えられ
る％歓がある。
。第１図のシリコン接合ダイオード１０５゜１０６の代
りに、一方の通電電極とゲート電極を併合したＮ型チャ
ネルＭＯ８ＦＥＴで構成したダイオードが使われている
他は第１図の実施例と同じである。各部を示す番号の１
桁目は第１図のそれと対応している。この実施例ではダ
イオードのＮＲ電圧特性を、ＭＯＳＦＥＴ のしきい値
電圧やゲイン定数を変えることにより、自由に変えられ
る％歓がある。
但し第３図の実施例では節点Ｎｌ’、Ｎ２’をＰ警手導
体に限ることができず、α粒子等の入射によってこれら
の節点電位は低から高がかりでなく高から低へら変化し
つる。
体に限ることができず、α粒子等の入射によってこれら
の節点電位は低から高がかりでなく高から低へら変化し
つる。
しかし、細点Ｎｌ’、Ｎ２’の電位の高から低への電圧
変化は、ＭＯＳＦＥＴ ３０１，３０２ を、ｔ７にし
、ダイオード３０５，３０６が逆方向バイアスされるた
め節点Ｎ３’、Ｎ４’へは伝わらない。
変化は、ＭＯＳＦＥＴ ３０１，３０２ を、ｔ７にし
、ダイオード３０５，３０６が逆方向バイアスされるた
め節点Ｎ３’、Ｎ４’へは伝わらない。
そのため、節点Ｎ３’、Ｎ４’の電位差はα粒子等入射
前のままに保たれ、この場合もソフトエラーは生じない
。
前のままに保たれ、この場合もソフトエラーは生じない
。
以上本発明の半導体メモリセルの動作を説明するため電
源電圧としてＯＶ、５Ｖ、ＰＮ接合ダイオードの順方向
しきい値電圧０．７Ｖを使い、第１図の実施例で節点Ｎ
１を中心に説明したが、本発明の半導体メモ？セルの効
果は他の場合も同様である。
源電圧としてＯＶ、５Ｖ、ＰＮ接合ダイオードの順方向
しきい値電圧０．７Ｖを使い、第１図の実施例で節点Ｎ
１を中心に説明したが、本発明の半導体メモ？セルの効
果は他の場合も同様である。
第１図は本発明の半導体メモリセルをＭＯＳＦＥＴとシ
リコン接合ダイオードを用いて構成した一例を示す回路
図。第２図は第１図で用いたシリコン接合ダイオードの
順方向電流−電圧特性を示す図。 第３図は本発明の半導体メモリセルの他の実施例を示す
回路図。 １０１．３０１，１０２，３０２・−・・・山・Ｐ型チ
ャネルＭＯ８ＦＥＴ 。 １０３．３０３，１０４，３０４，１０７． ３０７，
１０８，３０８・・・・・・・・・Ｎ型チャネルＭＯ８
ＦＥＴ。 １０５．１０６・・・・・・・・・シリコン接合ダイオ
ード、３０５．３Ｑ６・・・・・・・・・一方の通ｔＴ
！極とゲート電極を併合して構成したダイオード、 １０９．３０９，１１０，３１０・・・・・・・・・電
源線、１１１．３１１．ｌ１２，３１２・・・・・・・
・・ワード線、１１３．３１３，１１４，３１４・・・
・・・・・・ピッド線、１１５．３１５，１１６，３１
６・・・・・・・・・容量。 糖１図 第２図 電丘（Ｖ） 第３図 １４
リコン接合ダイオードを用いて構成した一例を示す回路
図。第２図は第１図で用いたシリコン接合ダイオードの
順方向電流−電圧特性を示す図。 第３図は本発明の半導体メモリセルの他の実施例を示す
回路図。 １０１．３０１，１０２，３０２・−・・・山・Ｐ型チ
ャネルＭＯ８ＦＥＴ 。 １０３．３０３，１０４，３０４，１０７． ３０７，
１０８，３０８・・・・・・・・・Ｎ型チャネルＭＯ８
ＦＥＴ。 １０５．１０６・・・・・・・・・シリコン接合ダイオ
ード、３０５．３Ｑ６・・・・・・・・・一方の通ｔＴ
！極とゲート電極を併合して構成したダイオード、 １０９．３０９，１１０，３１０・・・・・・・・・電
源線、１１１．３１１．ｌ１２，３１２・・・・・・・
・・ワード線、１１３．３１３，１１４，３１４・・・
・・・・・・ピッド線、１１５．３１５，１１６，３１
６・・・・・・・・・容量。 糖１図 第２図 電丘（Ｖ） 第３図 １４
Claims (1)
- 【特許請求の範囲】 第１通電電極、第２通電電極、ゲート電極を有する第１
導電型の第１１；’ＥＴと、 第１ ＦＥＴのＭ１通電電極に接続された捲１通電電極
、第１ ＦＦ１Ｔのゲート電極に接続された第２通電電
極、第１ ＦＥＴの第２通電電極に接続されたゲート電
極を有する第１４電型の第２ ＦＢＴと、 第１通電電極、第２通電電極、ゲート電極を有する第２
導電製の第３ＦＢＴと、 第３ ＦＢＴの第１通電電極に接続された第１通電電極
、第３ＦＥＴのゲート電極に接続された第２通電電極、
第３ＦＥＴ第２通電電極に接続されたゲート電極を有す
る第２導ｔｆｆｉの第４ＦＥ’！’と、第１ ＦＥＴの
第２通電電極と第３ＦＥＴの第２通電電極の間に接続さ
れた第１ダイオードと１第２ ＦＥＴの第２通電電極と
第４ ＦＥＴの第２通電電極の間に接続された第２ダイ
オードと、第１ ＦＥＴのゲート電極と第２ ＦＥＴの
ゲート電極の間ｌこ接続された容量と、 第３ ＦＥＴのゲート電極と電４１Ｔのゲート電極の間
に接続された容量と、を備えたことを特徴とする半導体
メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136130A JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136130A JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028262A true JPS6028262A (ja) | 1985-02-13 |
| JPH065714B2 JPH065714B2 (ja) | 1994-01-19 |
Family
ID=15168006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136130A Expired - Lifetime JPH065714B2 (ja) | 1983-07-26 | 1983-07-26 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065714B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141991A (ja) * | 1988-11-21 | 1990-05-31 | Nec Corp | 半導体記憶回路及び半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117266A (en) * | 1979-02-26 | 1980-09-09 | Rca Corp | Integrated circuit structure |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
-
1983
- 1983-07-26 JP JP58136130A patent/JPH065714B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117266A (en) * | 1979-02-26 | 1980-09-09 | Rca Corp | Integrated circuit structure |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141991A (ja) * | 1988-11-21 | 1990-05-31 | Nec Corp | 半導体記憶回路及び半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065714B2 (ja) | 1994-01-19 |
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