KR900001773B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 반도체 집적회로의 일 실시예를 표시한 회로도.
제2도는 반도체 집적회로의 구성단면도.
제3도는 종래의 반도체 집적회로를 표시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
5, 19 : 채널 FET 100 : 백 게이트전압 공급회로
본 발명은 절연게이트형 전계효과 트랜지스터(이하 FET라고 약칭한다)를 사용한 반도체 집적회로에 관한 것이다.
제3도 종래의 1비트의 다이나믹형 메모리셀과 그것을 선택하기 위한 디코오더회로를 가진 반도체 집적회로를 표시한 회로도로서, 이 도면에 있어서 1은 2진정보의 ＂1＂, ＂0＂을 전하의 유무에 대응시켜서 기억하는 축적용량, 2, 3은 각기 전기 축적용량(1)의 전극, 4는 일정전압이 공급되는 전압공급단자, 5는 전기축적용량(1)의 데이터의 해독출력, 기억입력을 제어하는 쌍방향성의 N채널 FET, 6, 7, 8, 9는 각기 전기 N채널 FET(5)의 드레인(또는 소스) 전극, 소스(또는 드레인)전극, 게이트전극, 백게이트전극, 10, 13, 14는 접속점, 11은 메모리셀 데이터를 전달하는 비트선, 12는 메모리셀을 선택하기 위한 신호가 공급되는 워드선이고, 전극(3)이 전압공급단자(4)에 접속되고, 전극(2)이 N채널 FET(5)의 소스(또는 드레인)전극(7)과 접속점(10)에서 접속된 축적용량(1)과 드레인(또는 소스)전극(6)이 접속점(14)에서 비트선(11)과 접속되고 게이트전극(8)이 접속점(13)에서 워드선(12)과 접속되고 백게이트(9)이 일정전압이 공급되는 전압공급단자(15)와 접속된 N채널 FET(5)등으로 1비트의 다이나믹 메모리셀이 형성되어 있다.
또한 16은 전기 워드선(12)을 선택하기 위하여 가해진 어드레스신호(A1, A1, …, An, An)를 해독하기 위한 디코오더회로로서 어드레스신호(A1, A1, …, An, An)가 가하여지는 단자(17)를 보유하고 이들 단자(17)에 각기 접속된 어드레스신호(A1, A1, …, An, An)에 따라서 작동한다. 18은 전기 디코오더회로(16)의 출력단자, 19는 N채널 FET로서 출력단자(18)의 레벨에 따라 신호입력단자(24a)에 가하여진 클록신호 ø를 워드선(12)에 결합한다.
20, 21, 22, 23은 각각 N채널 FET(19)의 드레인(또는 소스)전극, 소스(또는 드레인)전극, 게이트전극, 백게이트전극이고, 드레인(또는 소스)전극(20)은 클록신호 ø가 인가되는 신호입력단자(24a)에 접속되며 소스(또는 드레인)전극(21)은 워드선(12)에 접속되며 게이트전극(22)은 출력단자(18)에 접속되며 백게이트전극(23)은 전압공급단자(15)에 접속되어있다.
다음은 동작에 대하여 설명한다.
메모리셀에서 데이터를 판독출력하는 동작에서는 어드레스신호(A1, A1, …, An, An)에 의하여 이 디코오더회로(16)가 선택되면 출력단자(18)의 레벨이 ＂H＂(＂1＂)로되고 N채널 FET(19)가 ＂온＂이 된다. 다음은 클록신호 ø가 ＂L＂레벨에서 ＂H＂레벨로 변화하면 N채널 FET(19)가 ＂온＂되어있으므로 워드선(12)의 레벨이 ＂L＂에서 ＂H＂로 된다.
이것에 의하여 N채널 FET(5)가 ＂온＂하여 전극(2)과 비트선(11)이 접속되어 비트선(11)에 메모리셀에서 데이터가 판독출력된다. 이 판독출력동작을 빠르게 하기 위하여서는 N채널 FET(5) 및 (19)의 ＂온＂ 저항을 가능한한 작게할 것이 필요하다. 그렇게 하기위한 방법의 한가지로 N채널 FET(5) 및 (19)의 드레시홀드전압TH5 및 VTH19를 가능한한 작게하면 된다.
일방 메모리셀은 데이터를 유지하는 동작도 할 필요가 있다. 이 경우 워드선(12)의 레벨은 ＂L＂가 되고 N채널 FET(5)가 ＂오프＂상태가 된다. 만일 이때 동일 비트선(11)에 접속된 다른 셀(도시 없음)에서 ＂L＂레벨이 판독출력된 경우, 비트선(11)의 레벨은 ＂L＂ 즉 ＂0＂이 된다.
메모리셀에서의 데이터의 판독출력 속도를 빠르게 하기 위하여 N채널 FET(5)의 드레시홀드 전압 VTH5를 작게한 경우 게이트 전극(8)의 전압이 드레시홀드 전압 VTH5보다도 작거나 미소한 리이크전류가 N채널 FET(5)의 소스(또는 드레인)전극(7)에서 드레인(또는 소스)전극(6)으로 흐른다.
이 때문에 비트선(11)의 전위가 0이어서 축적용량(1)에 ＂H＂레벨이 축적되어 있다고 하면 전극(2)에 축적된 전하가 N채널 FET(5)를 통하여 비트선(11)에 서서히 흘러서 축적용량(1)은 최종적으로 ＂L＂레벨이 된다. 즉 메모리셀 데이터의 소실이 생긴 것이 되고 기억회로가 오동작한 것이 된다. 이것을 방지하기 위하여 일반적으로 N채널 FET(5)의 드레시홀드전압 VTH5를 N채널 FET19의 두레시홀드전압 VTH19보다도 높게 설정하는 것이 실시되었다. 예를들면 선택적으로 N채널 FET(5)의 채널영역에 P형의 불순물을 이온주입등으로 주입하고 채널영역의 불순물농도를 진하게하여 드레시홀드전압 VTH5를 높게하는 방법이 사용되었다.
상기와 같은 종래의 반도체 집적회로에서는 드레시홀드전압의 상이한 FET를 동일 반도체 기판상에 형성할 경우, 이온주입을 선택적으로 주입하기 때문에 사진제판공정을 1공정증가할 필요가 있어 생산비가 증가되는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 창안된 것으로서 생산제조비를 증가시키는 일 없이 동일 반도체 기판상에 형성된 FET의 드레시홀드전압을 제어할 수 있는 반도체 집적회로를 얻고져함을 목적으로 한 것이다.
본 발명에 의한 반도체 집적회로는 드레시홀드 전압을 타의 FET와 상이하게하는 FET의 백게이트전극에 타의 FET와 상이한 백게이트전압을 인가하는 백게이트전압 공급회로를 접속한 것이다.
본 발명에 있어서는 백게이트전극에 인가되는 백게이트전압을 상이하게 하므로서 FET동지간의 드레시홀드전압에 차이가 생긴다.
제1도는 본 발명의 반도체 집적회로의 일실시예를 예시한 회로도로서 도면에 있어 제3도와 동일 부호는 동일부분을 표시하고 24b는 클록신호등의 교류신호가 공급되는 신호입력단자, 25는 결합용량, 26, 27은 각각 전기 결합용량(25)의 전극, 28은 방전용 N채널 FET, 29, 30, 31, 32는 각각 전기 방전용 N채널 FET(28)의 드레인전극, 소스 전극, 게이트전극 및 백게이트전극, 33은 정류용 N채널 FET, 34, 35, 36, 37은 각각 전기 정류용 N채널 FET(33)의 드레인 전극, 소스전극, 게이트전극 및 백게이트 전극, 100은 백게이트전압 공급회로이다. 결합용량(25)의 전극(26)은 신호입력단자(24b)에 접속되며 전극(27)은 방전용 N채널 FET(28)의 드레인 전극(29) 및 게이트전극(31)에 접속되어있다. 또한 방전용 N채널 FET(28)의 소스전극(30)은 전압공급 단자(4)에 접속되어있다.
정류용 N채널 FET(33)의 드레인 전극(34)과 게이트전극(36)및 백 게이트 전극(37)은 상호접속되어서 N채널 FET(5)의 백게이트전극(9)에 접속되며 소스전극(35)은 드레인 전극(29)에 접속되어 있었다. 또한, N채널 FET(19)의 백게이트전극(23)은 전압공급단자(4)에 접속되어있다.
결합용량(25), 방전용 N채널 FET(28) 및 정류용 N채널 FET(33)로 구성된 회로는 신호입력단지(24b)에 입력되는 교류신호 øc를 받아서 부의 직류전압을 발생하는 회로로서 일반에 알려져 있다. 직류전압은 접속점(38)에 나타나 백게이트전압이되는 그 값 VBG는 교류신호 øc의 진폭음 VCC, 방전용 N채널 FET(28) 및 정류용 N채널 FET(33)의 드레시홀드전압을 VTH로 하면
Figure kpo00001
로 표시된다.
이제 Vcc=5[V], VTH=0.5[V]로 하면
Figure kpo00002
일방 백게이트전압이 가하여진 FET의 드레시홀드전압 VTH는
Figure kpo00003
으로 표시된다.
상식에서 K1, VSS는 정수이고, øS는 2øF[øF는 페르미포텐셜(Fermi Potent
ial)], 즉 -0.6[V]이다.
N채널 FET(5), (19)의 채널부의 P형 반도체 영역의 불순물농도를 1×1015(cm-3)게이트산화막두께를 300Å로하면, 정수K1은 약 0.15가 된다. 따라서 N채널 FET(5)의 드레시홀드전압 VTH5는
Figure kpo00004
가 된다.
또한 N채널 FET (19)의 드레시홀드전압 VTH19는 백게이트전극(23)이 전자공급단자(4)에 접속되어 있고, VBG=0이기 때문에
Figure kpo00005
가 된다.
그리고 N채널 FET(5)와 (19)의 드레스홀드전압 VTH의 차는
Figure kpo00006
로 할 수가 있다.
제2도는 제1도에 표시한 본 발명의 반도체 집적회로를 반도체기판상에 형성한 때의 구성단면도이다. 이 도면에 있어서 제1도와 동일부호는 동일부분을 표시하고 40은 높은 비저항의 N형 반도체기판 (이하 단순히 기판이라고한다), 41, 42는 전기기판(40)의 일주표면상에 선택적으로 설치된 비교적 높은 비저항의 P형 반도체 영역으로서 통상 웰 이라고 호칭되고 있다. 43, 44는 전기기판(40)의 일주표면상에 선택적으로 설치된 낮은 비저항의 P형 반도체 영역으로서 다결성 실리콘등으로 형성된 게이트전극(45)과 게이트산화막(46)과를 게이트로하는 P채널 FET의 소스전극 및 드레인 전극이 된다. 47, 48, 49는 각각 P형 반도체 영역(43), (44) 및 게이트전류(45)에 접속된 단자이고 50은 전기기판(40)에서 취출된 전극이다.
제2도에 표시한 P채널 FET는 본 발명에는 직접 관계하지 않고 있지만 상보형의 FET가 집적된 반도체 집적회로를 상정하여 그 일례로하여 표시한 것이다.
더우기 제1도에 있어서는 N채널 FET(5), (19)를 사용하여 설명하였지만 P채널 FET에 대하여서도 동일하게 실시할 수 있고 이 경우에는 백게이트전압의 극성 및 제2도의 반도체의 도전형을 역으로 할 필요가 있다.
또한 N채널 FET(5)의 백게이트전압원으로서 외부에서 가하여지는 교류신호 øc를 사용하였지만 칩상에서 발생한 전압을 사용하는 것도 가능하다.
본 발명은 상기에서 설명한 바와 같이 드레시 홀드전압을 FET와 상이하게 하는 FET의 백게이트전극에 타의 FET와 상이한 백게이트전압을 인가하는 백게이트전압공급회로를 접속하므로서 제조공정을 증가함이 없이 상이한 드레시홀드전압의 FET를 구성할 수 있고 고속동작이 가능하며 오동작이 생기지 않는 반도체 집적회로를 실현시킬 수 있는 효과가 있다.

Claims (1)

  1. 백게이트전극을 구비한 복수의 FET를 보유한 반도체 집적회로에 있어서 전기 FET중에 드레시홀드전압을 타의 FET와 상이하게 하는 FET의 백게이트전극에 전기 타의 FET와 상이한 백게이트전압을 인가하는 백게이트전압공급회로를 접속한 것을 특징으로한 반도체 집적회로.
KR1019860006557A 1986-01-22 1986-08-08 반도체 집적회로 KR900001773B1 (ko)

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JP13087 1986-01-22

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