DE3701186A1 - Integrierte schaltungseinrichtung - Google Patents

Integrierte schaltungseinrichtung

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Description

Die Erfindung bezieht sich auf eine integrierte Schaltungseinrichtung vom Halbleitertyp, und insbesondere bezieht sie sich auf eine integrierte Schaltungseinrichtung (IC), die eine Mehrzahl von Feldeffekttransistoren (FETs) aufweist, von denen mindestens einer eine Back-Gate-Elektrode aufweist.
In Fig. 1 ist ein Schaltdiagramm mit einer konventionellen dynamischen Speicherzelle und einem Decodierer zum Auswählen einer Speicherzelle gezeigt. Diese dynamische Speicherzelle weist einen Kondensator 1 zum Speichern von Ladung, die einer Binärspeicherinformation von "1" oder "0" entspricht, und einen N-Kanal-FET 5 zum beidseitigen Steuern von Lesen und Schreiben von Daten auf. Eine Elektrode 2 des Kondensators 1 ist durch einen Verbindungspunkt 10 mit einer Source- (oder Drain-)Elektrode 7 des FET 5 verbunden, während die andere Elektrode 3 mit einem Anschluß 4 verbunden ist, der mit einer gegebenen Spannung versorgt wird. Eine Drain- (oder Source-) Elektrode 6 des FET 5 wird durch einen Verbindungspunkt 14 mit einer Bit-Leitung 11 zum Übertragen von Daten verbunden. Eine Gate-Elektrode 8 des FET 5 ist durch einen Verbindungspunkt 13 mit einer Wortleitung 12 verbunden, die mit einem Signal zum Auswählen einer Speicherzelle versorgt wird. Eine Back-Gate-Elektrode 9 des FET 5 ist mit einem Anschluß 15 verbunden, der mit einer gegebenen Spannung versorgt wird.
Ein Decodierer 16 weist Eingangsanschlüsse 17 und einen Ausgangsanschluß 18 auf. Die Eingangsanschlüsse 17 empfangen Adreßsignale (A 1, A 1, . . ., A n , A n ) zum Auswählen einer Wortleitung 12. Ein N-Kanal-FET 19 überträgt ein Taktsignal ϕ auf einem Signaleingangsanschluß 24 a an die Wortleitung 12 in Abhängigkeit von dem Potentialpegel an dem Ausgangsanschluß 18. Der FET 19 hat eine Drain- (oder Source-)Elektrode 20 mit dem Signaleingangsanschluß 24 a verbunden, eine Source- (oder Drain-)Elektrode 21 mit der Wortleitung 12 verbunden, eine Gate-Elektrode 22 mit dem Ausgangsanschluß 18 verbunden und eine Back-Gate-Elektrode 23 mit einem Spannungsanschluß 15 verbunden.
Wenn im Betrieb des Datenlesens aus der Speicherzelle der Decodierer 16 durch die Adreßsignale (A 1, A 1, ..., A n , A n ) ausgewählt ist, wird der Pegel des Ausgangsanschlusses 18 "H" ("1"), und der FET 19 wird eingeschaltet. Wenn das Taktsignal sich von dem "L"-Pegel zu dem "H"-Pegel verändert, verändert sich der Pegel der Wortleitung 12 von "L" in "H", wenn der FET 19 eingeschaltet ist. Da der FET 5 eingeschaltet ist, ist zu diesem Zeitpunkt die Elektrode 2 mit der Bit- Leitung 11 verbunden, und Daten werden aus der Speicherzelle ausgelesen. Damit diese Lesetätigkeit schneller durchgeführt wird, ist es wünschenswert, daß beide FETs 5 und 19 leicht eingeschaltet werden können. Damit dieses erreicht wird, sollen die Schwellspannungen V TH5 und V TH19 der entsprechenden FETs 5 und 19 so niedrig wie nötig gesetzt werden.
Auf der anderen Seite muß die Speicherzelle Daten halten, auch wenn der Pegel auf der Bit-Leitung 11 "L" ist. Wenn der Pegel auf der Wortleitung 12 "L" wird, wird der FET 5 abgeschaltet. Wenn der Pegel "L" von einer anderen (nicht gezeigten) Zelle durch die gleiche Bit-Leitung 11 gelesen wird, wird der Pegel auf der Bit-Leitung 11 "L", d. h. "0". In dem Fall, daß die Schwellspannung V TH5 des FET 5 niedriger eingestellt wird, damit die Lesetätigkeit schneller durchgeführt wird, wird ein kleiner Leckstrom von der Source-Elektrode 7 des FET 5 zu der Drain-Elektrode 6 fließen, obwohl die Spannung der Gate-Elektrode 8 niedriger als die Schwellspannung V TH5 ist. Wenn das Potential der Bit-Leitung 11 "0" ist und der "H"-Pegel in dem Kondensator 1 gespeichert ist, fließt als Resultat die gespeicherte Ladung nach und nach von der Elektrode 2 zu der Bit-Leitung 11 durch den FET 5, und schließlich nimmt der Kondensator 1 den "L"-Pegel an. Das heißt, die Daten in der Speicherzelle veschwinden. Das bedeutet eine fehlerhafte Tätigkeit der Speicherschaltung.
Damit solche fehlerhafte Tätigkeit verhindert wird, wird im allgemeinen die Schwellspannung V TH5 des FET 5 höher als die Schwellspannung V TH19 des FET 19 eingestellt. Zu diesem Zweck wird der Kanalbereich des N-Kanal-FET 5 ausgewählt mit P- Typ-Dotierung durch Ionenimplantation oder ähnliches dotiert. Dieser zusätzliche Schritt in dem Herstellungsverfahren beinhaltet eine Erhöhung der Kosten.
Einige integrierte Schaltungseinrichtungen mit FETs, die Back-Gate-Elektroden haben, sind in der japanischen Offenlegungsschrift, Amtsblatt Nr. 72 691/1979, beschrieben.
Im Hinblick auf den oben beschriebenen Stand der Technik ist es Aufgabe der Erfindung, eine integrierte Schaltungseinrichtung mit FETs vorzusehen, deren Schwellspannungen gesteuert werden können, ohne eine Kostenerhöhung zu erzeugen.
Die erfindungsgemäße integrierte Schaltungseinrichtung weist einen Kondensator, eine Mehrzahl von FETs, von denen einer eine Back-Gate-Elektrode aufweist und mit dem Kondensator eine Speicherzelle bildet, und eine Spannungsversorgungsschaltung auf, die die Back-Gate-Elektrode mit einer vorgeschriebenen Spannung versorgt, wodurch der Absolutwert der Schwellspannung des FETs in der Speicherzelle niedriger gemacht werden kann als die Schwellspannung des verbleibenden FETs oder der verbleibenden FETs.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Schaltdiagramm einer integrierten Schaltungseinrichtung nach dem Stand der Technik;
Fig. 2 ein Schaltungsdiagramm einer erfindungsgemäßen integrierten Schaltungseinrichtung; und
Fig. 3 eine Schnittansicht einer erfindungsgemäßen integrierten Schaltungseinrichtung.
In den Figuren bedeuten die gleichen Bezugszeichen die gleichen Teile.
In Fig. 2 ist ein Schaltdiagramm einer erfindungsgemäßen integrierten Schaltungseinrichtung gezeigt. Diese Figur ist ähnlich der Fig. 1, sie weist jedoch eine Back-Gate-Spannungsversorgungsschaltung 100 auf. Eine Elektrode 26 eines Koppelkondensators 25 ist mit einem Signaleingangsanschluß 24 b verbunden, während die andere Elektrode 27 des Kondensators 25 mit einer Drain-Elektrode 29 und einer Gate-Elektrode 31 eines Entladungs-FET 28 eines N-Kanal-Types verbunden ist. Eine Source-Elektrode 30 des FET 28 ist mit einem Spannungsanschluß 4 verbunden. Eine Drain-Elektrode 34, eine Gate- Elektrode 36 und eine Back-Gate-Elektrode 37 eines Gleichrichter- FETs 33 eines N-Kanal-Types sind zusammen an einem Verbindungspunkt 38 geführt und mit der Back-Gate-Elektrode 9 des FET 5 verbunden, während eine Source-Elektrode 35 des FET 33 mit der Drain-Elektrode 29 des FET 28 verbunden ist. Eine Back-Gate-Elektrode 32 des FET 28 ist ebenfalls mit dem Verbindungspunkt 38 verbunden.
Diese Schaltung 100 ist im allgemeinen bekannt als eine, die ein Wechselsignal ϕ c an dem Signaleingangsanschluß 24 b empfängt und eine negative Gleichspannung erzeugt. Die Gleichspannung tritt an dem Verbindungspunkt 38 auf und wird als Back-Gate-Spannung V BG benutzt. Die Back-Gate-Spannung V BG wird durch die Amplitude V CC des Wechselsignales d c und die Schwellspannung V TH des Entladungs-FET 28 und des Gleichrichter- FET 33 nach der folgenden Gleichung (1) bestimmt:
V BG = -(V CC - 2V TH ). (1)
Unter der Annahme, daß V CC = 5 V und V TH = 0,5 V sei, wird der Wert für V BG wie folgt erhalten:
V BG = -4 V. (2)
Weiterhin wird die Schwellspannung V TH der FETs, an die eine Back-Gate-Spannung V BG angelegt wird, durch die folgende Gleichung (3) bestimmt:
V TH = K 1 √|d S + V BG | + V SS , (3)
worin K 1 und V SS Konstanten sind und ϕ S gleich 2 ϕ F
(ϕ F : Fermi-Potential) sind, d. h. -0,6 V. Wenn die Dotierungskonzentration in dem Kanalbereich der FETs 5 und 19 1 × 1015 cm-3 beträgt, und die Dicke der Gate-Oxidschicht 300 Å beträgt, wird die Konstante K 1 etwa 0,15. Daher wird der Wert von V TH5 wie folgt bestimmt:
V TH5 = 0,15 × √|-0,6-4| + V SS
= 0,32 + V SS . (4)
Andererseits ist die Back-Gate-Elektrode 23 des FET 19 mit dem Spannungsanschluß 4 verbunden, und daher ist V BG = 0. Daher wird ein Wert für V TH19 wie folgt bestimmt:
V TH19 = 0,15 × √|-0,6| + V SS
= 0,11 + V SS . (5)
Folglich kann die Differenz der Schwellspannungen zwischen den FETs 5 und 19 wie folgt berechnet werden:
V TH5 - V TH19 = 0,32 - 0,11 = 0,21 V. (6)
Folglich ist die Bedingung von V TH5 ≦λτ V TH19 realisiert.
In Fig. 3 ist eine Teilschnittansicht einer erfindungsgemäßen integrierten Schalteinrichtung gezeigt. In dieser Figur werden die gleichen Bezugszeichen für gleiche Teile benutzt wie in Fig. 2. Töpfe (wells) 41 und 42 vom P-Typ mit einem relativ hohen Widerstand werden ausgewählt auf einer Hauptoberfläche eines N-Typ-Halbleitersubstrates 40 eines hohen Widerstandes gebildet. Töpfe 43 und 44 vom P-Typ eines niedrigen Widerstandes werden auf derselben Hauptoberfläche des Substrates 40 gebildet, um eine Source-Elektrode bzw. eine Drain-Elektrode eines P-Kanal-FET zu bilden. Der P-Kanal-FET wird mit einer Gate-Oxidschicht 46 und einer Gate-Elektrode 45 aus Polysilizium oder ähnlichem versehen. Anschlüsse 47, 48 und 49 werden mit der Source-Elektrode 43, der Drain- Elektrode 44 bzw. der Gate-Elektrode 45 verbunden. Ein Anschluß 50 führt von dem N-Substrat 40 heraus. Der P-Kanal- FET in Fig. 3 bezieht sich nicht direkt auf die Erfindung, er wird jedoch als ein Beispiel für einen komplementären FET in einer integrierten Schaltungseinrichtung gezeigt.
Obwohl in Fig. 2 N-Kanal-FETs 5 und 19 beschrieben sind, können ebenso P-Kanal-FETs eingesetzt werden. In diesem Fall sollten die Polarität der Back-Gate-Spannung und der Leitungstyp des in Fig. 3 gezeigten Halbleiters invertiert werden.
Obwohl das Wechselsignal ϕ C von außerhalb des Halbleiterchips zugeführt wird, kann es auch intern erzeugt werden.

Claims (2)

1. Integrierte Schaltungseinrichtung mit
einem Kondensator (1), und
einer Mehrzahl von Feldeffekttransistoren, von denen einer (5) eine Back-Gate-Elektrode (6) aufweist und mit dem Kondensator (1) eine Speicherzelle darstellt,
gekennzeichnet durch eine Spannungsversorgungsschaltung (100), die die Back-Gate-Elektrode (9) mit einer vorgeschriebenen Spannung versorgt, wodurch der absolute Wert der Schwellspannung des Feldeffekttransistors (5) in der Speicherzelle niedriger gemacht wird als der von den verbleibenden Feldeffekttransistoren.
2. Integrierte Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die verbleibenden Feldeffekttransistoren auch Back-Gate-Elektroden aufweisen.
DE19873701186 1986-01-22 1987-01-16 Integrierte schaltungseinrichtung Ceased DE3701186A1 (de)

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