JPS58192358A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明に、半導体集積回路装置に関する。
ガえば、第１図に示す工うなり／Ａ采俟回路にオＬｎテ
、Ｄ／ Ａ Ｒ＊勧ｆ’Ｆ−中に基準電圧ｖｒｅｆ＋抵
抗Ｒ〜２°Ｒ及びＨ２の調音、再調壷を何なう場合、人
カディジタル偏号Ｄ・〜Ｄ、とは無関係に１９１螢剛の
仕慧のディジタル信号を形成するため４人力ビット崩ス
イッチＭＯ８ＦＥＴ（絶縁ケート型亀界効釆トランジス
タ）ＧＬＯ％Ｑｎと並列杉麿のスイッチＭ Ｏ８Ｆ Ｅ
Ｔ Ｑ、’〜Ｑｎ’及び庫タリ形９のスイッチＭ Ｏ
８Ｆ Ｋ Ｔ Ｑ６’〜Ｑｎ＃を設けることが考えられ
る。このようにすると、トランスフアゲ−）ＭＯ８ＰＩ
ＣＴＱｏ’〜Ｑ 、／及びＱ６“〜Ｑｎ＃の追加のみで
構成できるため、ガえば、アンドゲート回路とオアゲー
ト回路とを組み合せた入力切換ゲート回路を用すて、上
記ビット用ＭＯ８ＦＪ！！ＴＱ。
、Ｄ／ Ａ Ｒ＊勧ｆ’Ｆ−中に基準電圧ｖｒｅｆ＋抵
抗Ｒ〜２°Ｒ及びＨ２の調音、再調壷を何なう場合、人
カディジタル偏号Ｄ・〜Ｄ、とは無関係に１９１螢剛の
仕慧のディジタル信号を形成するため４人力ビット崩ス
イッチＭＯ８ＦＥＴ（絶縁ケート型亀界効釆トランジス
タ）ＧＬＯ％Ｑｎと並列杉麿のスイッチＭ Ｏ８Ｆ Ｅ
Ｔ Ｑ、’〜Ｑｎ’及び庫タリ形９のスイッチＭ Ｏ
８Ｆ Ｋ Ｔ Ｑ６’〜Ｑｎ＃を設けることが考えられ
る。このようにすると、トランスフアゲ−）ＭＯ８ＰＩ
ＣＴＱｏ’〜Ｑ 、／及びＱ６“〜Ｑｎ＃の追加のみで
構成できるため、ガえば、アンドゲート回路とオアゲー
ト回路とを組み合せた入力切換ゲート回路を用すて、上
記ビット用ＭＯ８ＦＪ！！ＴＱ。
〜Ｑｎｔ−制−する場合に比べて、素子数を少なくする
ことができる。
ことができる。
しかし 第１図の（２）路に、また素子数が多く改善の
余地が残されていることが、本願発明者の研究によって
明らかにされた。
余地が残されていることが、本願発明者の研究によって
明らかにされた。
この発明の目的に、周年な４１１成により、多機能化が
図られるスイッチングＭＯ８ＦＩＴｋ言む牛４捧集槓回
路鉄［ｔ−提供することにるる。
図られるスイッチングＭＯ８ＦＩＴｋ言む牛４捧集槓回
路鉄［ｔ−提供することにるる。
この発明に従えば、菓子分離領域にスイッチングＭ０８
ＦＩｉＴが形成されるとともに、この素子分離−城【コ
レクタ領域とするスイッチングパイボー２トランジスタ
が形成され、このバイポーラトランジスタのオン／オフ
動作ｅこより上Ｂ（：ＭＯ８ＦＩＳＴのバックケートバ
イアス電圧が切り換えらｔＬる。
ＦＩｉＴが形成されるとともに、この素子分離−城【コ
レクタ領域とするスイッチングパイボー２トランジスタ
が形成され、このバイポーラトランジスタのオン／オフ
動作ｅこより上Ｂ（：ＭＯ８ＦＩＳＴのバックケートバ
イアス電圧が切り換えらｔＬる。
以下、この発明を実施ガとともに瞳細に説明する。
第２図は、この発明に係る半導体集積回鮎装瀘の一実施
例を示す概略ＩＩＩＴ面図でめる。
例を示す概略ＩＩＩＴ面図でめる。
この実施ガでに、バイポーラモノリシックＩＯに、この
発明の一！Ｉ！施ガか通用される。特に限定されな込が
、１チツプのシリコンＭｔｌ 上Ｖこすニア回路とディ
ジタル回路を混在式せるバイポーラ・ＭＯ８半導体製造
方法に工って仄の各半導体素子か形成される。
発明の一！Ｉ！施ガか通用される。特に限定されな込が
、１チツプのシリコンＭｔｌ 上Ｖこすニア回路とディ
ジタル回路を混在式せるバイポーラ・ＭＯ８半導体製造
方法に工って仄の各半導体素子か形成される。
ｐ−型基板ｌ上にｎ−型エピタキシャル成長層２が形成
される。そして、上記ｐ−基敬１に遜するｐ＋製製分領
領域３囲まｎた上記エピタキシャル成長層２が素子分離
領域としてオリ柑δれる。なお、この素子分鎮懺域２と
ｐ−型、ｆ叡ｌとの間にａ、上記エピタキシャル戚黄層
２を形成するに先立って、予め選択的に形成されπγλ
型コレクタ埋込ｗＩ４が設けられている。
される。そして、上記ｐ−基敬１に遜するｐ＋製製分領
領域３囲まｎた上記エピタキシャル成長層２が素子分離
領域としてオリ柑δれる。なお、この素子分鎮懺域２と
ｐ−型、ｆ叡ｌとの間にａ、上記エピタキシャル戚黄層
２を形成するに先立って、予め選択的に形成されπγλ
型コレクタ埋込ｗＩ４が設けられている。
この素子分離憤城２Ｖこに、スイッチングＭＯ８ＦＨＴ
と、スイッチングバイポーラトランジスタが形成される
。
と、スイッチングバイポーラトランジスタが形成される
。
−１えは、通常のペース拡散１株によって、バイポーラ
トランジスタのベース領域７と、Ｍ０８ＦＫＴのソース
、ドレイン領域５とが同時に形成さｎる。そして、上記
ベース領域７と、素イ分雌賞城２とには、通冨のエミッ
タ拡触工根によってエミッタ１１１１１１Ｂと、オーミ
ックコンタクト鎖環９とが同時に形成ちれる。
トランジスタのベース領域７と、Ｍ０８ＦＫＴのソース
、ドレイン領域５とが同時に形成さｎる。そして、上記
ベース領域７と、素イ分雌賞城２とには、通冨のエミッ
タ拡触工根によってエミッタ１１１１１１Ｂと、オーミ
ックコンタクト鎖環９とが同時に形成ちれる。
また、上記ソース、ドレイン−城５間の素子分−幀Ｍ２
の表１にに、薄い絶縁膜を力゛してゲート’ＩＩＥ極６
が形成場れている。
の表１にに、薄い絶縁膜を力゛してゲート’ＩＩＥ極６
が形成場れている。
！７（、オーばツクコンタクト餉域りには、プルアップ
抵抗ＨＰｔ介して用足のバイアス１圧＋Ｖが印７ＪＯさ
くシ、工ａｙり領域８［曇Ｊ、僧地電位（０ボルト〕ρ
五式力Ｃ式７Ｌでいる。
抵抗ＨＰｔ介して用足のバイアス１圧＋Ｖが印７ＪＯさ
くシ、工ａｙり領域８［曇Ｊ、僧地電位（０ボルト〕ρ
五式力Ｃ式７Ｌでいる。
この４４織的におけ゛る半導体接直の等ＩＪ１１回路図
が【 第３図に示１ｎている。
が【 第３図に示１ｎている。
この回路図から明らかなように、バイポーラトランジス
タＴがオンしているとさｒｉｃは、ＭＯ８ＦＥＴＱのバ
ックゲートバイアス電圧は、上記トランジスタＱ′に通
してＯボルトの電圧が与えられることＫなる。すなわち
、このトランジスタ丁を飽１ＦｒＪｉｌｌ域Ｔ：オン８
４ｒｂＣとＶＣＬＤ、Ｍｏ５ＦＫＴＱのバックゲートバ
イアス電圧は、ｖＯｌｉ （８ａｔ ）となり、略Ｏホ
ルトとなる。
タＴがオンしているとさｒｉｃは、ＭＯ８ＦＥＴＱのバ
ックゲートバイアス電圧は、上記トランジスタＱ′に通
してＯボルトの電圧が与えられることＫなる。すなわち
、このトランジスタ丁を飽１ＦｒＪｉｌｌ域Ｔ：オン８
４ｒｂＣとＶＣＬＤ、Ｍｏ５ＦＫＴＱのバックゲートバ
イアス電圧は、ｖＯｌｉ （８ａｔ ）となり、略Ｏホ
ルトとなる。
一方、バイポーラトランジスタＴｉオフさせた場合には
、プルアップａ抗ＲＰ會介してバイアス電圧十ＶがＭＯ
ＥＩＦｌｅＴＱのバックケートバイアス電圧として与え
られることになる。したがって、ＭＯｌｉｌｌｆｌＴＱ
のバックゲートに定バイアス電圧が与えらｎることにな
るので、このＭｏ８ＦｆｆｉＴＱのしきい鍮電圧が＾く
なる。
、プルアップａ抗ＲＰ會介してバイアス電圧十ＶがＭＯ
ＥＩＦｌｅＴＱのバックケートバイアス電圧として与え
られることになる。したがって、ＭＯｌｉｌｌｆｌＴＱ
のバックゲートに定バイアス電圧が与えらｎることにな
るので、このＭｏ８ＦｆｆｉＴＱのしきい鍮電圧が＾く
なる。
このように、ＭＯ８７１：ＴＱＯ、ハイホーラトランジ
スタＴＯオン／オフにょｖ１典なる２つのしきい噛電圧
ｒ付つことになる。したがって、Ｍｏ５ＦＫＴＱのゲー
トに印加さ扛るテイジタル伽号りのオン電圧か上に、両
しきい臘電圧の中間の電圧に眩にすることにより、ゲー
トに印加さ扛るディジタル１１１号りがオン電圧の下で
も、トランジスタ丁のオフに１９、オフさせることかで
きる。
スタＴＯオン／オフにょｖ１典なる２つのしきい噛電圧
ｒ付つことになる。したがって、Ｍｏ５ＦＫＴＱのゲー
トに印加さ扛るテイジタル伽号りのオン電圧か上に、両
しきい臘電圧の中間の電圧に眩にすることにより、ゲー
トに印加さ扛るディジタル１１１号りがオン電圧の下で
も、トランジスタ丁のオフに１９、オフさせることかで
きる。
＠４図は、この発明をＤ／ム変変面回路通用した場合の
一実施ｆｌｋ示す回路図である。
一実施ｆｌｋ示す回路図である。
仁の実施例では、入カビット用スイッチＭＯ８ν罵テＱ
・〜Ｑｎ及び駒螢ビット用スイッチＭＯ８ＦＭテＱ・Ｉ
〜Ｑｎ’１Ｋ、七れぞｎ上記嵩子分１１１憤域に形成さ
れπスイッチＭＯ８Ｆ］ＣＴで構成されて、ｒＪ応する
ビット毎に並列婦続されている。
・〜Ｑｎ及び駒螢ビット用スイッチＭＯ８ＦＭテＱ・Ｉ
〜Ｑｎ’１Ｋ、七れぞｎ上記嵩子分１１１憤域に形成さ
れπスイッチＭＯ８Ｆ］ＣＴで構成されて、ｒＪ応する
ビット毎に並列婦続されている。
ｔた、それぞれの累子分＃１１１ｉｌ＃Ｉ域には、上記
同様のバイポーラトランジスタＴ 、 ？’か形成され
プルアップ抵抗ＲＰ、Ｒ，’とともに、上記ＭＯ８１Ｆ
１１ｆＴＱ・〜Ｑｎ＊ Ｑｏ’〜Ｑｎ′のパックケート
バイアス切り侯回路１−＊放している。
同様のバイポーラトランジスタＴ 、 ？’か形成され
プルアップ抵抗ＲＰ、Ｒ，’とともに、上記ＭＯ８１Ｆ
１１ｆＴＱ・〜Ｑｎ＊ Ｑｏ’〜Ｑｎ′のパックケート
バイアス切り侯回路１−＊放している。
上記トランジスタＴ、τ′のペースには、これらのトラ
ンジスタＴ 、Ｔ”ｉ相補的に動作さぜるため、互いに
２Ｉ！相の劉ｍ＊′＠ｏ、ｖか印加されてｂる。
ンジスタＴ 、Ｔ”ｉ相補的に動作さぜるため、互いに
２Ｉ！相の劉ｍ＊′＠ｏ、ｖか印加されてｂる。
なン、Ｄ／ム変変面回路構成する演鼻増−回路ＯＰに、
バイポーラトランジスタでｌＩＩ成嘔れた公知の差動ト
ランジスタｊＩ幅回ｗ１か朗いられる。
バイポーラトランジスタでｌＩＩ成嘔れた公知の差動ト
ランジスタｊＩ幅回ｗ１か朗いられる。
この実Ｎガ１３１路の動作【久に覗明する。
今、制御偏号Ｃ１ｔノ・イレベル、したがって１！Ｉｌ
＋ ＃信号ａｔローレベルにすると、トランジスタＴか
オフし、トランジスタＴ′がオフする。
＋ ＃信号ａｔローレベルにすると、トランジスタＴか
オフし、トランジスタＴ′がオフする。
このため、入力ビツト用スイッチＭＯｆｌＦＩＣＴＱ、
、％ｌ；Ｌｎのバックゲート電圧が略０ボルトになるた
め、これらのＭ Ｏ８Ｆ Ｋ Ｔ Ｑ、。〜Ｑｎのケー
トに印加される人力ビット１６号Ｄ・〜ＤｎＶｃ応じて
これらのＭＯ８ＦＩＣＴＱ・〜Ｑ、が動作する。
、％ｌ；Ｌｎのバックゲート電圧が略０ボルトになるた
め、これらのＭ Ｏ８Ｆ Ｋ Ｔ Ｑ、。〜Ｑｎのケー
トに印加される人力ビット１６号Ｄ・〜ＤｎＶｃ応じて
これらのＭＯ８ＦＩＣＴＱ・〜Ｑ、が動作する。
一方、トランジスタＴ′のオフにエフ、調金ビット用ス
イッチＭＯ８ＰＩＣ？Ｑｓ’〜Ｑｎ’［、そのゲートに
印加されるｉＩ！Ｉ！１ビット傷号ＤＯ′〜Ｄｎ′Ｖｃ
無関係に丁べてオフさせることかできる。
イッチＭＯ８ＰＩＣ？Ｑｓ’〜Ｑｎ’［、そのゲートに
印加されるｉＩ！Ｉ！１ビット傷号ＤＯ′〜Ｄｎ′Ｖｃ
無関係に丁べてオフさせることかできる。
したがって、基準電圧ｖｒｅｆＴＦ：入カビツＨ！Ｉ号
Ｄｏ％ＤＫ応じて冨み付けされ７を抵抗Ｒ〜２ ｎ ａ
Ｋ伝えることになるため、Ｄ／Ａ変供された出力電圧ｖ
ＯＵＴｋ傅ることかできる。
Ｄｏ％ＤＫ応じて冨み付けされ７を抵抗Ｒ〜２ ｎ ａ
Ｋ伝えることになるため、Ｄ／Ａ変供された出力電圧ｖ
ＯＵＴｋ傅ることかできる。
また、上記入力ビット信号り、−％−Ｄｎ及び調螢ビッ
ト偏号Ｄ 、ｌ〜Ｄｎ’ ｋ印加した拭動で、制御値−
ＱＯ’にローレベル、ｏ２ＩＳイレペルに・ｌ−ルト）
２ンジスタがオフ、トランジスタＴ′がオンに切り侠わ
る。このため、入力ビツト用スイッチＭＯ８ＦＩＴＱ・
〜Ｑｎのパックゲート電圧かバイアス電圧＋ｖＫ変化シ
、ｌｌｌ１１ヒツト用スイッチＭ０８１ＦＫＴＱ０’〜
Ｑｎ′のパックゲート電圧か０ボルトに変化する。した
がって、人力ビット用スイッチＭ０８７ＩＣＴＱ・〜ｑ
ｎは、七のケートに印加される入力ビット信号り、％Ｄ
ｎＫ無ｒａ係に丁べてオフするのに対し、調督ビット用
スイッチＭＯ８ＦＫ Ｔ Ｑ、’〜Ｑ ｎｌに、そのゲ
ートに叩加芒九′ｆＣ鉤企用ビット信号Ｄ・′〜Ｄｎ’
Ｋ従って動作することになる。これにより、基準電圧
ｖｒ、ｆ、抵抗Ｒ〜２ｎＲ及ヒＲ，ノ＆１ｌ１１！１ｔ
−行ナウコトカテキル。
ト偏号Ｄ 、ｌ〜Ｄｎ’ ｋ印加した拭動で、制御値−
ＱＯ’にローレベル、ｏ２ＩＳイレペルに・ｌ−ルト）
２ンジスタがオフ、トランジスタＴ′がオンに切り侠わ
る。このため、入力ビツト用スイッチＭＯ８ＦＩＴＱ・
〜Ｑｎのパックゲート電圧かバイアス電圧＋ｖＫ変化シ
、ｌｌｌ１１ヒツト用スイッチＭ０８１ＦＫＴＱ０’〜
Ｑｎ′のパックゲート電圧か０ボルトに変化する。した
がって、人力ビット用スイッチＭ０８７ＩＣＴＱ・〜ｑ
ｎは、七のケートに印加される入力ビット信号り、％Ｄ
ｎＫ無ｒａ係に丁べてオフするのに対し、調督ビット用
スイッチＭＯ８ＦＫ Ｔ Ｑ、’〜Ｑ ｎｌに、そのゲ
ートに叩加芒九′ｆＣ鉤企用ビット信号Ｄ・′〜Ｄｎ’
Ｋ従って動作することになる。これにより、基準電圧
ｖｒ、ｆ、抵抗Ｒ〜２ｎＲ及ヒＲ，ノ＆１ｌ１１！１ｔ
−行ナウコトカテキル。
この夷？ｌＩｉ例でに、上述の工うに韮夕Ｕ形態の人力
ビット用ＭＯ８ＦＩＣＴＱｏ〜Ｑｎ及び１Ｊ１４１ビッ
ト用ＭＯ８ＦＩＴＱｅ’〜Ｑ 、／で構成できるから、
スインチＭＯ８ＰＩＣＴｌｊ第１図の回路に比べて、ｎ
＋１ｉ１ｉ剛諷することかできる。ヤして、こ几ら°の
入力ビット信号Ｄ・〜Ｄｎと、１ビット侶号の
艷切り供えｔｌ トランジスタＴ、Ｔ’のオン／オフ
−作制御のみで他めて（資）単に行なうことができる。
ビット用ＭＯ８ＦＩＣＴＱｏ〜Ｑｎ及び１Ｊ１４１ビッ
ト用ＭＯ８ＦＩＴＱｅ’〜Ｑ 、／で構成できるから、
スインチＭＯ８ＰＩＣＴｌｊ第１図の回路に比べて、ｎ
＋１ｉ１ｉ剛諷することかできる。ヤして、こ几ら°の
入力ビット信号Ｄ・〜Ｄｎと、１ビット侶号の
艷切り供えｔｌ トランジスタＴ、Ｔ’のオン／オフ
−作制御のみで他めて（資）単に行なうことができる。
上記トランジスタＴ 、 Ｔ’框、それぞれの素子分離
領域にスイッチＭ ＯＢ Ｆ Ｋ Ｔ Ｑ、 ｏ〜Ｑ
ｎ＊ ｌａｇ’〜Ｑ 、１とそれぞれ一体的に形成でき
るから、高集積度の下に構成できる。
領域にスイッチＭ ＯＢ Ｆ Ｋ Ｔ Ｑ、 ｏ〜Ｑ
ｎ＊ ｌａｇ’〜Ｑ 、１とそれぞれ一体的に形成でき
るから、高集積度の下に構成できる。
第５図に、この発明の他の一実施例を示す鞘略構造断面
図である。
図である。
この実施例でに、相補型ＭＯ８集横回路に、この発明が
通用されてｂる。
通用されてｂる。
すなわち、ｎ−型基板１′に形ａきれたｐ型の素子分離
領域（フェル）２′に、ｎ型半導体領域５が形成され、
ｎチャンネルＭＯ８ＦＥＴのソース。
領域（フェル）２′に、ｎ型半導体領域５が形成され、
ｎチャンネルＭＯ８ＦＥＴのソース。
ドレインか構成される。このソース、ドレイン間か彰成
さｎている。このｎチャンネルＭＯ８１Ｆ］ｅＴ［、上
述のようなバンクゲートバイアスを圧切侠砿舵１に付加
するため、素子分離領域２′全コレクタとするバイボー
ラトランジスタが形成８ｎる。
さｎている。このｎチャンネルＭＯ８１Ｆ］ｅＴ［、上
述のようなバンクゲートバイアスを圧切侠砿舵１に付加
するため、素子分離領域２′全コレクタとするバイボー
ラトランジスタが形成８ｎる。
すなわち、七のベース領域としてのｎ型鎖環７と、エミ
ッタとしてのｐ十型鎖環８か形ｈ！ｉ、芒ルる。
ッタとしてのｐ十型鎖環８か形ｈ！ｉ、芒ルる。
また、素子分離領域２’［に、オーミックコンタクト用
領域９が形成されてｂる。
領域９が形成されてｂる。
上記トランジスタのエミッタ領域８に、接地電位（０ボ
ルト）が与えられ、ベース領域？［ｒｉ制御信号Ｃが臼
加嘔れてｂる。そして、オーミックコンタクト用＠＠９
ＫＦ１、プルアップ抵抗ＲＰＩｔ介して、負のバイアス
電圧−Ｖが印加されてしる。
ルト）が与えられ、ベース領域？［ｒｉ制御信号Ｃが臼
加嘔れてｂる。そして、オーミックコンタクト用＠＠９
ＫＦ１、プルアップ抵抗ＲＰＩｔ介して、負のバイアス
電圧−Ｖが印加されてしる。
この実施例Ｋｓる半導体装置の等価回路図が第６図に示
これている。
これている。
第６図から明らかなように１バイポーラトランジスタＴ
′のオンに１５、ＭＯ８１ＦＩＩｉＴＱ’ のバンク
ゲートＫ Ｆｘ 、略Ｏボルトのバックケートバイアス
電圧か与えられる霞め、そのしき込臘電圧ｆｔトさくす
ることかできる。一方、パイボー２トランジｘｐＴ’の
ｔ７ＫＬす、ＭｏＢ′ＩＰＩＣＴＱ′のバックゲート［
ｑ、−Ｖのバックゲートバイアス電圧が与えられるため
、そのしき−一電Ｈ−七大きくすることができる。し７
ｔかつて、第２図（第３図）と１１１１価な徐舵を持つ
スイッチＭＯ８１ＦＩＩｔＴとして使用することができ
る。
′のオンに１５、ＭＯ８１ＦＩＩｉＴＱ’ のバンク
ゲートＫ Ｆｘ 、略Ｏボルトのバックケートバイアス
電圧か与えられる霞め、そのしき込臘電圧ｆｔトさくす
ることかできる。一方、パイボー２トランジｘｐＴ’の
ｔ７ＫＬす、ＭｏＢ′ＩＰＩＣＴＱ′のバックゲート［
ｑ、−Ｖのバックゲートバイアス電圧が与えられるため
、そのしき−一電Ｈ−七大きくすることができる。し７
ｔかつて、第２図（第３図）と１１１１価な徐舵を持つ
スイッチＭＯ８１ＦＩＩｔＴとして使用することができ
る。
この夷ＩＩａ的の１うに、素子分離領域に形成されπス
イッチＭＯ８ＦＩＴ［、バイポーラトランジスタ全組み
合せた場合には、ＭＯＳＦＥＴのゲート電圧の他ドバイ
ボーラトランジスタのペース電圧、＊”換えれば、ＭＯ
８Ｆｌ’ｒのバックゲート電圧を組み合せ７ｔ２つのパ
ラメータによジ、ＭＯＳＦＥＴのスイッチ動作を制御で
きるため、エフ複雑なスイッチ憬舵を簡単な構成にエリ
待たせることができる。
イッチＭＯ８ＦＩＴ［、バイポーラトランジスタ全組み
合せた場合には、ＭＯＳＦＥＴのゲート電圧の他ドバイ
ボーラトランジスタのペース電圧、＊”換えれば、ＭＯ
８Ｆｌ’ｒのバックゲート電圧を組み合せ７ｔ２つのパ
ラメータによジ、ＭＯＳＦＥＴのスイッチ動作を制御で
きるため、エフ複雑なスイッチ憬舵を簡単な構成にエリ
待たせることができる。
したかって、第４図に示すようなディジタル１ｇ号の切
り換えのためのトランスファゲート回路の他に、Ｉｍ珊
ケート回路における駆動ＭＯ８ＦＥＴ□としてのスイッ
チＭＯ１３ＦＩＣ？に通用するものであってもより０こ
の場合、−場ゲート回路の躯助ＭＯ１ＩＦＫ’ｒ′ｉｋ
、人カゲート電圧に無′＠貸にオフさせる機能を付加す
ることかできるため、七の出力−でワイヤードオＩｗｉ
ｌ場を利用すること等により回路の簡素化全図ることが
できる。
り換えのためのトランスファゲート回路の他に、Ｉｍ珊
ケート回路における駆動ＭＯ８ＦＥＴ□としてのスイッ
チＭＯ１３ＦＩＣ？に通用するものであってもより０こ
の場合、−場ゲート回路の躯助ＭＯ１ＩＦＫ’ｒ′ｉｋ
、人カゲート電圧に無′＠貸にオフさせる機能を付加す
ることかできるため、七の出力−でワイヤードオＩｗｉ
ｌ場を利用すること等により回路の簡素化全図ることが
できる。
この発明は、スイッチＭＯ８ＦＥＴとスイッチバイポー
ラトランジスタτ徴合化し７ｔ！Ｉ′ｒ＃ｔな牛尋体集
槓回路Ｉ＆直として広く利用できるものである。
ラトランジスタτ徴合化し７ｔ！Ｉ′ｒ＃ｔな牛尋体集
槓回路Ｉ＆直として広く利用できるものである。
第１図に、この発明に先立って考えらｎ ′ｆｒＤ／
Ａ変換回路の一ガを示す回路図、 ＃Ｉ２図に、この発明の一実施例ｒボ丁歇略断面図、 ＃Ｉ３図に、その等価回路凶、 第４９框、この発明’ｉ Ｄ ／ Ａ変換回路に通用し
た場合の−＊ｔＮＭ％Ｊｋ示す回路図、第５図は、この
発明の他の一央り例倉示す槓略断１図、 第６図に、七の等他回路でである。 １ 、１’・・・基板、２．２’・・・素子分＃１１領
域、３・・・分離領域、４・・・コレクタ埋込層、５・
・・ソース、ドレイン、６・・・ゲート電極、７・・・
ベース、８・・・工ばツタ、９・・・オーミックコンタ
クト。 第 １ 図 第 ２ 図 第 ４ 図 十ゾ 第 ５ 図 第 ６ 図
Ａ変換回路の一ガを示す回路図、 ＃Ｉ２図に、この発明の一実施例ｒボ丁歇略断面図、 ＃Ｉ３図に、その等価回路凶、 第４９框、この発明’ｉ Ｄ ／ Ａ変換回路に通用し
た場合の−＊ｔＮＭ％Ｊｋ示す回路図、第５図は、この
発明の他の一央り例倉示す槓略断１図、 第６図に、七の等他回路でである。 １ 、１’・・・基板、２．２’・・・素子分＃１１領
域、３・・・分離領域、４・・・コレクタ埋込層、５・
・・ソース、ドレイン、６・・・ゲート電極、７・・・
ベース、８・・・工ばツタ、９・・・オーミックコンタ
クト。 第 １ 図 第 ２ 図 第 ４ 図 十ゾ 第 ５ 図 第 ６ 図
Claims (1)
- 素子分ｍｓ域に形成されたスイッチングＭＯ８ＰＥＴと
、上記菓子分離領域をコレクター城と共用するスイッチ
ングバイポーラトランジスタとをｔみ、上ｆｆｉ ／（
イボーラトランジスタをオン／オフさせて上記ＭＯ８Ｆ
ＩＣＴのバックゲートバイアス電圧を切り換えるものと
したことを％章とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075343A JPS58192358A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075343A JPS58192358A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192358A true JPS58192358A (ja) | 1983-11-09 |
Family
ID=13573508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075343A Pending JPS58192358A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229870A (ja) * | 1986-01-22 | 1987-10-08 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117127U (ja) * | 1976-02-28 | 1977-09-06 | ||
| JPS5391869A (en) * | 1976-11-15 | 1978-08-12 | Lundqvist Oskar Harald | Rack assembly and construction |
-
1982
- 1982-05-07 JP JP57075343A patent/JPS58192358A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117127U (ja) * | 1976-02-28 | 1977-09-06 | ||
| JPS5391869A (en) * | 1976-11-15 | 1978-08-12 | Lundqvist Oskar Harald | Rack assembly and construction |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229870A (ja) * | 1986-01-22 | 1987-10-08 | Mitsubishi Electric Corp | 半導体集積回路 |
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