JPH0351107B2 - - Google Patents
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- JPH0351107B2 JPH0351107B2 JP58195149A JP19514983A JPH0351107B2 JP H0351107 B2 JPH0351107 B2 JP H0351107B2 JP 58195149 A JP58195149 A JP 58195149A JP 19514983 A JP19514983 A JP 19514983A JP H0351107 B2 JPH0351107 B2 JP H0351107B2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
本発明は、半導体本体を備え、かつ１個又は複
数個のエンハンスメント・モード電界効果トラン
ジスタを設けた電圧レベルシフト装置を有する集
積半導体構体であつて、前記各電界効果トランジ
スタがソースと、ドレインと、ソース及びドレイ
ン間に延在するチヤンネル領域と、ソースをドレ
インに接続する電界効果トランジスタの主電流通
路を制御するゲート電極とを有し、ゲート電極を
ドレインに結合し、回路通路により入力ノードを
出力ノードに接続しかつ回路通路が前記各電界効
果トランジスタの主電流通路を含み、回路通路で
は前記各電界効果トランジスタがドレインに比べ
入力ノードの近くに接続したソースを有し、ソー
ス及びドレインを１導電形式としかつ半導体本体
の半導体基板領域に収容する集積半導体構体に関
する。この種の半導体構体は米国特許第4163161
号に記載されている。
数個のエンハンスメント・モード電界効果トラン
ジスタを設けた電圧レベルシフト装置を有する集
積半導体構体であつて、前記各電界効果トランジ
スタがソースと、ドレインと、ソース及びドレイ
ン間に延在するチヤンネル領域と、ソースをドレ
インに接続する電界効果トランジスタの主電流通
路を制御するゲート電極とを有し、ゲート電極を
ドレインに結合し、回路通路により入力ノードを
出力ノードに接続しかつ回路通路が前記各電界効
果トランジスタの主電流通路を含み、回路通路で
は前記各電界効果トランジスタがドレインに比べ
入力ノードの近くに接続したソースを有し、ソー
ス及びドレインを１導電形式としかつ半導体本体
の半導体基板領域に収容する集積半導体構体に関
する。この種の半導体構体は米国特許第4163161
号に記載されている。
幾つかの普通の回路では、入力電圧に応答して
異なるレベルの出力電圧を発生させるため一連の
同様な極性の絶縁ゲート電界効果トランジスタを
使用している。
異なるレベルの出力電圧を発生させるため一連の
同様な極性の絶縁ゲート電界効果トランジスタを
使用している。
米国特許第4152716号には、一連の電界効果ト
ランジスタ（以下FETと称する）列を導電性分
圧装置とするMOS（金属酸化物半導体）回路が開
示されている。これにおいては一連のFET列の
一端におけるFETのドレインに入力電圧を供給
する一方、他端におけるFETのソースを接続し、
一連のFET列の両端間の１個のFETから出力電
圧を導出している。これらFETは著しい飽和状
態で作動させて、出力電圧がFETの実効コンダ
クタンスに応じた入力電圧の所定部分電圧となる
ようにしている。この分圧装置は良好な分圧を行
うように思われるが、一連のFET列の第２の端
部におけるFETのソースを固定電圧に結合する
必要があるから、その動作はオープン・エンデツ
ド動作とはならず、これはCMOS（相補MOS）の
如き低電力用途には欠点となる。
ランジスタ（以下FETと称する）列を導電性分
圧装置とするMOS（金属酸化物半導体）回路が開
示されている。これにおいては一連のFET列の
一端におけるFETのドレインに入力電圧を供給
する一方、他端におけるFETのソースを接続し、
一連のFET列の両端間の１個のFETから出力電
圧を導出している。これらFETは著しい飽和状
態で作動させて、出力電圧がFETの実効コンダ
クタンスに応じた入力電圧の所定部分電圧となる
ようにしている。この分圧装置は良好な分圧を行
うように思われるが、一連のFET列の第２の端
部におけるFETのソースを固定電圧に結合する
必要があるから、その動作はオープン・エンデツ
ド動作とはならず、これはCMOS（相補MOS）の
如き低電力用途には欠点となる。
この米国特許第4152716号による上記分圧装置
における直列接続FETの各々は典型的にはＮチ
ヤンネル装置であり、そのソース及びドレインは
それ自体のＰ形井戸に配設される。各FETのソ
ースはそれ自体の井戸に短絡される。すべてのＰ
形井戸は入力電圧に結合する如く示されたＮ形半
導体基板の表面に沿つて配設される。半導体構体
におけるPN接合における最大逆電圧差は入力電
圧における基板と大地電位における特定の井戸と
の間に存在し、井戸が欠如する場合における如く
この特定の井戸におけるFETのソースに対する
境界に沿つては存在しない。この電圧差は井戸・
基板接合降伏電圧VBDW-Sに制限される。典型的な
場合これはソース／ドレイン境界におけるPN接
合の降伏電圧VBDS/Dより著しく大きい。その結果、
井戸により入力電圧を大地電圧よりVBDS/D以上高
くすることができる。
における直列接続FETの各々は典型的にはＮチ
ヤンネル装置であり、そのソース及びドレインは
それ自体のＰ形井戸に配設される。各FETのソ
ースはそれ自体の井戸に短絡される。すべてのＰ
形井戸は入力電圧に結合する如く示されたＮ形半
導体基板の表面に沿つて配設される。半導体構体
におけるPN接合における最大逆電圧差は入力電
圧における基板と大地電位における特定の井戸と
の間に存在し、井戸が欠如する場合における如く
この特定の井戸におけるFETのソースに対する
境界に沿つては存在しない。この電圧差は井戸・
基板接合降伏電圧VBDW-Sに制限される。典型的な
場合これはソース／ドレイン境界におけるPN接
合の降伏電圧VBDS/Dより著しく大きい。その結果、
井戸により入力電圧を大地電圧よりVBDS/D以上高
くすることができる。
またこの米国特許第4152716号には、そのすべ
てのソース及びドレインをＮ形半導体基板の表面
に沿つて単一のＰ形井戸に配設する一連のＮチヤ
ンネルFET列を含む他のMOS分圧装置が記載さ
れている。この分圧装置はこの米国特許における
前記分圧装置とは相違しており、入力電圧をこの
分圧装置における各FETのゲート電極に供給し
ている。この場合この入力電圧は大地電圧より
VBDS/D以上高くすることはできない。
てのソース及びドレインをＮ形半導体基板の表面
に沿つて単一のＰ形井戸に配設する一連のＮチヤ
ンネルFET列を含む他のMOS分圧装置が記載さ
れている。この分圧装置はこの米国特許における
前記分圧装置とは相違しており、入力電圧をこの
分圧装置における各FETのゲート電極に供給し
ている。この場合この入力電圧は大地電圧より
VBDS/D以上高くすることはできない。
先に参照した米国特許第4163161号には各FET
のドレインをソースに接続した一連のＮ絶縁ゲー
ト・エンハンスメント・モードFET列を使用す
ることにより特定レベルの出力電圧を発生する他
のMOS回路が開示されている。これらFETは電
圧調整装置における帰還ループの一部を構成する
Ｐチヤンネル装置とするのが好適である。調整さ
れた電圧はFETの一端における第1FETのソース
へ入力電圧として供給される。出力電圧はFET
列の他端における最終即ち第Ｎ番目のFETのド
レインから、入力電圧（調整された）とは複合
FET閾電圧即ち個々のFETの閾電圧の和に等し
い量だけ相違する電圧レベルで供給される。この
出力電圧により１個のNPNバイポーラトランジ
スタを制御し、このバイポーラトランジスタによ
り、第1FETのソースに接続したエミツタを有す
る他のNPNバイポーラトランジスタを制御して、
入力電圧を複合閾電圧に応じたレベルに安定化す
るようにしている。この米国特許ではFET列に
おける少なくとも２個のFETが常に使用される
が、その動作原理は、１個だけのFETが存在す
る状態にも適用できる。
のドレインをソースに接続した一連のＮ絶縁ゲー
ト・エンハンスメント・モードFET列を使用す
ることにより特定レベルの出力電圧を発生する他
のMOS回路が開示されている。これらFETは電
圧調整装置における帰還ループの一部を構成する
Ｐチヤンネル装置とするのが好適である。調整さ
れた電圧はFETの一端における第1FETのソース
へ入力電圧として供給される。出力電圧はFET
列の他端における最終即ち第Ｎ番目のFETのド
レインから、入力電圧（調整された）とは複合
FET閾電圧即ち個々のFETの閾電圧の和に等し
い量だけ相違する電圧レベルで供給される。この
出力電圧により１個のNPNバイポーラトランジ
スタを制御し、このバイポーラトランジスタによ
り、第1FETのソースに接続したエミツタを有す
る他のNPNバイポーラトランジスタを制御して、
入力電圧を複合閾電圧に応じたレベルに安定化す
るようにしている。この米国特許ではFET列に
おける少なくとも２個のFETが常に使用される
が、その動作原理は、１個だけのFETが存在す
る状態にも適用できる。
この米国特許第4163161号には、FETを、半導
体本体のＮ形半導体基板領域の表面に沿つて配設
するＰ形ソース及びドレインと共に普通の態様で
形成することが開示されている。基板領域を入力
電圧に維持した場合、基板領域の（入力）電圧及
び第Ｎ番目のFETのドレインにおける出力電圧
の差は当該半導体構体におけるPN接合に存在す
る最大逆電圧差になる。この電圧差はVBDS/Dに制
限される。即ち出力電圧をVBDS/Dより小さい値だ
け基板電圧から相違させ、これに対応して入力電
圧の最大値を制限するようにしている。しかしこ
れは一層高い入力電圧を必要とする場合には不利
である。
体本体のＮ形半導体基板領域の表面に沿つて配設
するＰ形ソース及びドレインと共に普通の態様で
形成することが開示されている。基板領域を入力
電圧に維持した場合、基板領域の（入力）電圧及
び第Ｎ番目のFETのドレインにおける出力電圧
の差は当該半導体構体におけるPN接合に存在す
る最大逆電圧差になる。この電圧差はVBDS/Dに制
限される。即ち出力電圧をVBDS/Dより小さい値だ
け基板電圧から相違させ、これに対応して入力電
圧の最大値を制限するようにしている。しかしこ
れは一層高い入力電圧を必要とする場合には不利
である。
本発明は、各FETのドレインをゲート電極に
結合したＮ個のエンハンスメント・モードFET
を設けたレベルシフト装置を有する半導体構体を
対象とする。これらFETは第１乃至第Ｎ番目の
FETとして通し番号を付して示し、これはＮが
１に等しい場合も同じである。入力電圧は第
1FETのソースに供給し、これとレベルの異なる
出力電圧を第Ｎ番目のFETのドレインから導出
する。Ｎが１より大きい場合にはFETは同様の
極性のものとし、第Ｎ番目を除く各FETのドレ
インを次のFETのソースに結合する。
結合したＮ個のエンハンスメント・モードFET
を設けたレベルシフト装置を有する半導体構体を
対象とする。これらFETは第１乃至第Ｎ番目の
FETとして通し番号を付して示し、これはＮが
１に等しい場合も同じである。入力電圧は第
1FETのソースに供給し、これとレベルの異なる
出力電圧を第Ｎ番目のFETのドレインから導出
する。Ｎが１より大きい場合にはFETは同様の
極性のものとし、第Ｎ番目を除く各FETのドレ
インを次のFETのソースに結合する。
本発明の半導体構体では各FETのソース及び
ドレインは半導体本体の半導体基板領域に配設す
る。この基板領域は第１導電形式とし、第１導電
形式と反対の第２導電形式の１次井戸を含んでい
る。各FETのソース及びドレインは第１導電形
式とし、１次井戸に配設する。
ドレインは半導体本体の半導体基板領域に配設す
る。この基板領域は第１導電形式とし、第１導電
形式と反対の第２導電形式の１次井戸を含んでい
る。各FETのソース及びドレインは第１導電形
式とし、１次井戸に配設する。
この井戸及び基板領域で構成した１次ダイオー
ドを、ほぼ固定された基準電圧を供給する基準電
圧源及び各FETのチヤンネルの間に結合する。
導通方向に接続したダイオードを、入力電圧及び
基準電圧の差の絶対値が出力電圧及び基準電圧の
差の絶対値を越えるよう構成した回路で逆バイア
スするようにする。
ドを、ほぼ固定された基準電圧を供給する基準電
圧源及び各FETのチヤンネルの間に結合する。
導通方向に接続したダイオードを、入力電圧及び
基準電圧の差の絶対値が出力電圧及び基準電圧の
差の絶対値を越えるよう構成した回路で逆バイア
スするようにする。
井戸従つてFETのチヤンネルは入力電圧に維
持すると好適である。かかる態様において、井戸
における入力電圧及び基板領域の電圧の差は半導
体構体のPN接合において生ずる最大逆電圧差と
なる。この差はVBDM-Sに制限され、この電圧は、
先に述べたように、VBDS/Dより著しく高い。従つ
て入力電圧は基板電圧に固定されない。これによ
り、前記米国特許第4163161号に比べ大きい電圧
動作範囲が得られる。井戸内では第Ｎ番目の
FETのドレイン境界における入出力電圧の差は
ソース／ドレイン境界における最大逆電圧差とな
る。従つて、出力電圧は入力電圧からVBDS/Dより
小さい値だけ相違させる必要がある。
持すると好適である。かかる態様において、井戸
における入力電圧及び基板領域の電圧の差は半導
体構体のPN接合において生ずる最大逆電圧差と
なる。この差はVBDM-Sに制限され、この電圧は、
先に述べたように、VBDS/Dより著しく高い。従つ
て入力電圧は基板電圧に固定されない。これによ
り、前記米国特許第4163161号に比べ大きい電圧
動作範囲が得られる。井戸内では第Ｎ番目の
FETのドレイン境界における入出力電圧の差は
ソース／ドレイン境界における最大逆電圧差とな
る。従つて、出力電圧は入力電圧からVBDS/Dより
小さい値だけ相違させる必要がある。
出力電圧は入力電圧と、Ｎ個のFETの複合閾
電圧との和に等しくする。これによりいわゆるオ
ープン・エンデツド動作が得られ、前記米国特許
第4163161号における低電力用に限られるという
欠点が除去される。これは、Ｎが１より大きい場
合、第Ｎ番目以外の各FETのドレインを次の
FETのソースとほぼ合体することにより適切に
達成される。
電圧との和に等しくする。これによりいわゆるオ
ープン・エンデツド動作が得られ、前記米国特許
第4163161号における低電力用に限られるという
欠点が除去される。これは、Ｎが１より大きい場
合、第Ｎ番目以外の各FETのドレインを次の
FETのソースとほぼ合体することにより適切に
達成される。
本発明の半導体構体は、基板領域が第２導電形
式の装置井戸を含んでいる用途に好適である。こ
の装置井戸に同様な極性の装置井戸のソース及び
ドレインを配設する。入力電圧は典型的には外部
供給電圧であり、一方、出力電圧はこのFETの
ソース及び通常、装置井戸にも供給されるレベル
シフトされたオン・チツプ供給電圧である。この
FETのドレイン電圧が基板電圧（これは集積回
路における基準電圧）になり得る場合、出力電圧
及び基板電圧の差はVBDS/Dに制限される。これは
前記米国特許第4163161号で得られるものより著
しく良好である。
式の装置井戸を含んでいる用途に好適である。こ
の装置井戸に同様な極性の装置井戸のソース及び
ドレインを配設する。入力電圧は典型的には外部
供給電圧であり、一方、出力電圧はこのFETの
ソース及び通常、装置井戸にも供給されるレベル
シフトされたオン・チツプ供給電圧である。この
FETのドレイン電圧が基板電圧（これは集積回
路における基準電圧）になり得る場合、出力電圧
及び基板電圧の差はVBDS/Dに制限される。これは
前記米国特許第4163161号で得られるものより著
しく良好である。
本発明の半導体構体は既に少なくとも２個の井
戸を含んでいるから、単に井戸の外部の基板領域
に反対極性FETのソース及びドレインを設ける
ことにより簡単にCMOSに適用できる。各FET
は絶縁ゲート装置であり、そのソース及びドレイ
ンは基板領域の表面に沿つて配設する。
戸を含んでいるから、単に井戸の外部の基板領域
に反対極性FETのソース及びドレインを設ける
ことにより簡単にCMOSに適用できる。各FET
は絶縁ゲート装置であり、そのソース及びドレイ
ンは基板領域の表面に沿つて配設する。
入力電圧が他のオン・チツプ装置に対する電源
として作用しないようにすることが所望される。
この場合、入力電圧と基板電圧との差は2VBDS/Dに
制限される。これも前記米国特許第4163161号で
得られるものより著しく良好である。
として作用しないようにすることが所望される。
この場合、入力電圧と基板電圧との差は2VBDS/Dに
制限される。これも前記米国特許第4163161号で
得られるものより著しく良好である。
或いは又、基板領域が第２導電形式の第２の装
置井戸を含むようにする。第２の装置井戸には同
様な極性の第２装置FETのソース及びドレイン
を配設する。この入力電圧はこのFETのソース
及び通常、第２装置井戸にも供給する。この
FETのドレイン電圧を基板電圧にすることがで
きる場合、入力電圧及び基板電圧の差は更に
VBDS/Dに制限される。これにより、動作範囲を喪
失するも付加的な設計融通性が得られる。
置井戸を含むようにする。第２の装置井戸には同
様な極性の第２装置FETのソース及びドレイン
を配設する。この入力電圧はこのFETのソース
及び通常、第２装置井戸にも供給する。この
FETのドレイン電圧を基板電圧にすることがで
きる場合、入力電圧及び基板電圧の差は更に
VBDS/Dに制限される。これにより、動作範囲を喪
失するも付加的な設計融通性が得られる。
次に図面につき本発明の実施例を説明する。
第１図は、外部入力供給電圧VDDIを一層電圧レ
ベルの低いオン・チツプ出力供給電圧VDDOに変換
する電圧レベルシフト装置１０を有するCMOS
構体の実施例を示す。またこの構体は電圧VDDO
と、この電圧VDDOより低いほぼ固定された基準電
圧VSSとの間で作動する普通のCMOS反転装置１
２を備えている。電圧レベシフト装置１０及び反
転装置１２に対応する回路図を第２図に示してあ
る。
ベルの低いオン・チツプ出力供給電圧VDDOに変換
する電圧レベルシフト装置１０を有するCMOS
構体の実施例を示す。またこの構体は電圧VDDO
と、この電圧VDDOより低いほぼ固定された基準電
圧VSSとの間で作動する普通のCMOS反転装置１
２を備えている。電圧レベシフト装置１０及び反
転装置１２に対応する回路図を第２図に示してあ
る。
電圧レベルシフト装置１０はＮ個の直列接続し
たＰチヤンネル・エンハンスメント・モード絶縁
ゲートFET（電界効果トランジスタ）から成り、
ここでＮは正の整数である。第１及び２図には、
一例として３個のかかるFETQ１，Ｑ２及びＱ３
を示してある。これらの各FETはそのゲート電
極Ｇ１，Ｇ２又はＧ３に接続したドレインＤ１，
Ｄ２又はＤ３を有している。入力供給電圧VDDIは
第1FETQ１のソースＳ１に供給する一方、出力
供給電圧VDDOは第３（又は第Ｎ）FETQ3のドレイ
ンＤ３から導出する。各FETQ１，Ｑ２又はＱ３
のチヤンネルは電圧VDDIに短絡結合する。特に、
これらFETのチヤンネル及びソースＳ１は逆バ
イアスされた１次PNダイオードDPのカソードに
接続し、このダイオードのアノードは基準電圧
VSSに結合する。
たＰチヤンネル・エンハンスメント・モード絶縁
ゲートFET（電界効果トランジスタ）から成り、
ここでＮは正の整数である。第１及び２図には、
一例として３個のかかるFETQ１，Ｑ２及びＱ３
を示してある。これらの各FETはそのゲート電
極Ｇ１，Ｇ２又はＧ３に接続したドレインＤ１，
Ｄ２又はＤ３を有している。入力供給電圧VDDIは
第1FETQ１のソースＳ１に供給する一方、出力
供給電圧VDDOは第３（又は第Ｎ）FETQ3のドレイ
ンＤ３から導出する。各FETQ１，Ｑ２又はＱ３
のチヤンネルは電圧VDDIに短絡結合する。特に、
これらFETのチヤンネル及びソースＳ１は逆バ
イアスされた１次PNダイオードDPのカソードに
接続し、このダイオードのアノードは基準電圧
VSSに結合する。
反転装置１２は反転回路の形態に配設した一対
のエンハンスメント・モード絶縁ゲートFETQ４
及びＱ５から成り、これらFETのドレインＤ４
及びＤ５を互に接続して、同じく互に接続したゲ
ート電極Ｇ４及びＧ５に供給した論理電圧入力信
号VINAと反対の論理値の論理電圧出力信号VOUTA
を発生するようにする（VINA及びVOUTAは第１図
には図示せず）。FETQ４はＰチヤンネル装置で
あり、そのソースＳ４には電圧VDDOが供給され、
そのチヤンネルは電圧VDDOに対し短絡される。ま
たこのFETQ４のチヤンネル及びソースは逆バイ
アスされる装置であるPNダイオードDAのカソ
ードに接続し、このダイオードのアノードは基準
電圧VSSに結合する。FETQ５は相補形Ｎチヤン
ネル装置であり、そのソースＳ５及びチヤンネル
の両方を基準電圧に維持する。
のエンハンスメント・モード絶縁ゲートFETQ４
及びＱ５から成り、これらFETのドレインＤ４
及びＤ５を互に接続して、同じく互に接続したゲ
ート電極Ｇ４及びＧ５に供給した論理電圧入力信
号VINAと反対の論理値の論理電圧出力信号VOUTA
を発生するようにする（VINA及びVOUTAは第１図
には図示せず）。FETQ４はＰチヤンネル装置で
あり、そのソースＳ４には電圧VDDOが供給され、
そのチヤンネルは電圧VDDOに対し短絡される。ま
たこのFETQ４のチヤンネル及びソースは逆バイ
アスされる装置であるPNダイオードDAのカソ
ードに接続し、このダイオードのアノードは基準
電圧VSSに結合する。FETQ５は相補形Ｎチヤン
ネル装置であり、そのソースＳ５及びチヤンネル
の両方を基準電圧に維持する。
再び第１図を参照すると、電圧レベルシフト装
置１０及び反転装置１２は、Ｐ形領域、Ｎ形領域
及び絶縁領域が形成されるＰ形単結晶シリコン半
導体基板領域１６を含む半導体本体のほぼ平坦な
表面１４に沿つて配設する。このＰ形領域１６は
基準電圧VSSに維持する。電圧レベルシフト装置
１０、反転装置１２及び他のかかるオン・チツプ
装置における単結晶導電素子は、二酸化シリコン
の凹部の形態の絶縁領域１８の部分によつて表面
１４に沿つて互に横方向に分離された１個又は複
数個の能動半導体領域にそれぞれ配設する。酸化
物分離領域１８は表面１４の下へ約6000オングス
トロームわたり延設し、かつ表面１４の上へ約
4000オングストロームにわたり延設する。
置１０及び反転装置１２は、Ｐ形領域、Ｎ形領域
及び絶縁領域が形成されるＰ形単結晶シリコン半
導体基板領域１６を含む半導体本体のほぼ平坦な
表面１４に沿つて配設する。このＰ形領域１６は
基準電圧VSSに維持する。電圧レベルシフト装置
１０、反転装置１２及び他のかかるオン・チツプ
装置における単結晶導電素子は、二酸化シリコン
の凹部の形態の絶縁領域１８の部分によつて表面
１４に沿つて互に横方向に分離された１個又は複
数個の能動半導体領域にそれぞれ配設する。酸化
物分離領域１８は表面１４の下へ約6000オングス
トロームわたり延設し、かつ表面１４の上へ約
4000オングストロームにわたり延設する。
電圧レベルシフト装置１０ではFETQ１のドレ
インＤ１をFETQ２のソースＳ２と一体に構成
し、FETQ２のドレインＤ２をFETQ３のソース
Ｓ３と一体に構成する。ソース／ドレイン素子Ｓ
１，Ｄ１／Ｓ２，Ｄ２／Ｓ３及びＤ３のすべて
は、１個の能動半導体領域において表面１４に沿
つて配設された浅いＰ＋領域である。これらの素
子のすべては表面１４の下で下側シリコン内へ約
3000オングストロームにわたり延設する。
インＤ１をFETQ２のソースＳ２と一体に構成
し、FETQ２のドレインＤ２をFETQ３のソース
Ｓ３と一体に構成する。ソース／ドレイン素子Ｓ
１，Ｄ１／Ｓ２，Ｄ２／Ｓ３及びＤ３のすべて
は、１個の能動半導体領域において表面１４に沿
つて配設された浅いＰ＋領域である。これらの素
子のすべては表面１４の下で下側シリコン内へ約
3000オングストロームにわたり延設する。
Ｐ＋領域Ｓ１，Ｄ１／Ｓ２，Ｄ２／Ｓ３及びＤ
３のすべてが、ダイオードDPを規定するため表
面１４の下約５ミクロンにわたり基板領域１６内
に延設する深いＮ形井戸２０に配設されることが
重要である。従つて井戸２０に酸化物領域１８の
底部の下を下方へ延設する。また井戸２０は横方
向には、電圧レベルシフト装置１０のための能動
領域を規定する絶縁領域１８の側壁を越えて延設
する。
３のすべてが、ダイオードDPを規定するため表
面１４の下約５ミクロンにわたり基板領域１６内
に延設する深いＮ形井戸２０に配設されることが
重要である。従つて井戸２０に酸化物領域１８の
底部の下を下方へ延設する。また井戸２０は横方
向には、電圧レベルシフト装置１０のための能動
領域を規定する絶縁領域１８の側壁を越えて延設
する。
反転装置１２においてソースＳ４及びドレイン
Ｄ４は１個の半導体能動領域において表面１４に
沿つて配設された高導電性の浅いＰ＋領域であ
る。ソースＳ４及びドレインＤ４は表面１４の下
をＰ＋領域にＳ１，Ｄ１／Ｓ２，Ｄ２／Ｓ３及び
Ｄ３とほぼ同じ深さにわたり延設し、かつダイオ
ードDAを規定するため井戸２０とほぼ同じ深さ
にわたり延設する深いＮ形井戸２２内に配設す
る。ソースＳ５及びドレインＤ５は他の能動半導
体領域において表面１４に沿つて配設された高導
電性の浅いＮ＋領域である。ソースＳ５及びドレ
インＤ５は表面１４の下を基板領域１６内へ約
3000オングストロームにわたり延設する。
Ｄ４は１個の半導体能動領域において表面１４に
沿つて配設された高導電性の浅いＰ＋領域であ
る。ソースＳ４及びドレインＤ４は表面１４の下
をＰ＋領域にＳ１，Ｄ１／Ｓ２，Ｄ２／Ｓ３及び
Ｄ３とほぼ同じ深さにわたり延設し、かつダイオ
ードDAを規定するため井戸２０とほぼ同じ深さ
にわたり延設する深いＮ形井戸２２内に配設す
る。ソースＳ５及びドレインＤ５は他の能動半導
体領域において表面１４に沿つて配設された高導
電性の浅いＮ＋領域である。ソースＳ５及びドレ
インＤ５は表面１４の下を基板領域１６内へ約
3000オングストロームにわたり延設する。
酸化領域１８の直ぐ下には井戸２０又は２２を
囲む高導電性Ｐ＋領域２４を配設し、この領域２
４は領域１８沿いのドープされたシリコンの反転
を防止するように作動する。また反転防止領域２
４は、FETQ５に対する能動領域を規定する領域
１８の部分の側壁上へ部分的に延設する。
囲む高導電性Ｐ＋領域２４を配設し、この領域２
４は領域１８沿いのドープされたシリコンの反転
を防止するように作動する。また反転防止領域２
４は、FETQ５に対する能動領域を規定する領域
１８の部分の側壁上へ部分的に延設する。
第１図において×印で示したように、各FETQ
１，Ｑ２，Ｑ３，Ｑ４又はＱ５のチヤンネルに注
入されたＰ形不純物はその閾電圧を制御するよう
作用する。
１，Ｑ２，Ｑ３，Ｑ４又はＱ５のチヤンネルに注
入されたＰ形不純物はその閾電圧を制御するよう
作用する。
各FETQ１，Ｑ２，Ｑ３，Ｑ４又はＱ５に対す
るチヤンネルの上には酸化シリコンの誘導体層２
６の対応部分を配設し、その上にはドープされた
多結晶シリコン（ポリシリコン）の絶縁ゲート、
Ｇ１，Ｇ２，Ｇ３，Ｇ４又はＧ５を配設する。酸
化物層２６の厚さは約500オングストロームであ
る。ゲートＧ１〜Ｇ５の厚さはそれぞれ約4000オ
ングストロームである。
るチヤンネルの上には酸化シリコンの誘導体層２
６の対応部分を配設し、その上にはドープされた
多結晶シリコン（ポリシリコン）の絶縁ゲート、
Ｇ１，Ｇ２，Ｇ３，Ｇ４又はＧ５を配設する。酸
化物層２６の厚さは約500オングストロームであ
る。ゲートＧ１〜Ｇ５の厚さはそれぞれ約4000オ
ングストロームである。
絶縁領域１８の上と、ゲートＧ１〜Ｇ５によつ
て覆われていない誘電体層２６の上に、約1.2ミ
クロンの平均厚さを有する８％の燐でドープした
二酸化シリコン（ベイボツクス（Vapox）、商品
名）導電層２８を配設する。また導電層２８はゲ
ートＧ１〜Ｇ５を囲み、かつ部分的にゲートＧ１
〜Ｇ５の上に配設する。導電層２８の上には約１
％のシリコンと共にアルミニウムから成る導電パ
ターン３０を配設し、この導電パターンは導電層
２８及び誘電体層２６における開口を介して表面
１４まで下方へ延設し、また導電層２８における
開口を介してゲートＧ１〜Ｇ５まで下方へ延設し
て、電圧レベルシフト装置１０及び反転装置１２
における種々の素子の間の適当な電気相互接続を
形成するようにする。また、約１ミクロンの厚さ
を有する導電パターン３０は電圧VDDI，VINA（第
１図には図示せず）、VSS，VDDO及びVOUTAに対す
る電気接続を形成する。
て覆われていない誘電体層２６の上に、約1.2ミ
クロンの平均厚さを有する８％の燐でドープした
二酸化シリコン（ベイボツクス（Vapox）、商品
名）導電層２８を配設する。また導電層２８はゲ
ートＧ１〜Ｇ５を囲み、かつ部分的にゲートＧ１
〜Ｇ５の上に配設する。導電層２８の上には約１
％のシリコンと共にアルミニウムから成る導電パ
ターン３０を配設し、この導電パターンは導電層
２８及び誘電体層２６における開口を介して表面
１４まで下方へ延設し、また導電層２８における
開口を介してゲートＧ１〜Ｇ５まで下方へ延設し
て、電圧レベルシフト装置１０及び反転装置１２
における種々の素子の間の適当な電気相互接続を
形成するようにする。また、約１ミクロンの厚さ
を有する導電パターン３０は電圧VDDI，VINA（第
１図には図示せず）、VSS，VDDO及びVOUTAに対す
る電気接続を形成する。
電圧VDDIを供給される導電パターン３０の部分
はソースＳ１に隣接して表面１４に沿つて井戸２
０に配設した高導電性の浅いＮ＋領域３２を介し
て井戸２０のＮ部分に結合して、井戸２０従つて
FETQ１，Ｑ２及びＱ３のチヤンネルを電圧VDDI
に維持するようにする。同様に、電圧VDDOを供給
される導電パターン３０の部分はソースＳ４に隣
接して表面１４に沿つて井戸２２に配設した高導
電性の浅いＮ＋領域３４を介して井戸２２のＮ部
分に結合して、井戸２２従つてFETQ４のチヤン
ネルを電圧VDDOに維持するようにする。Ｎ＋領域
３２及び３４はＮ＋領域Ｄ５及びＳ５とほぼ同じ
深さに延接する。また、電圧VSSを供給される導
電パターン３０の部分はソースＳ５に隣接して表
面１４に沿つて基板領域１６に配設した高導電性
の浅いＰ＋領域３６を介して基板領域１６のＰ部
分に結合して、基板領域１６を電圧VSSに維持す
るようにする。Ｐ＋領域３６はＰ＋領域Ｓ４及び
Ｄ４とほぼ同じ深さに延設する。
はソースＳ１に隣接して表面１４に沿つて井戸２
０に配設した高導電性の浅いＮ＋領域３２を介し
て井戸２０のＮ部分に結合して、井戸２０従つて
FETQ１，Ｑ２及びＱ３のチヤンネルを電圧VDDI
に維持するようにする。同様に、電圧VDDOを供給
される導電パターン３０の部分はソースＳ４に隣
接して表面１４に沿つて井戸２２に配設した高導
電性の浅いＮ＋領域３４を介して井戸２２のＮ部
分に結合して、井戸２２従つてFETQ４のチヤン
ネルを電圧VDDOに維持するようにする。Ｎ＋領域
３２及び３４はＮ＋領域Ｄ５及びＳ５とほぼ同じ
深さに延接する。また、電圧VSSを供給される導
電パターン３０の部分はソースＳ５に隣接して表
面１４に沿つて基板領域１６に配設した高導電性
の浅いＰ＋領域３６を介して基板領域１６のＰ部
分に結合して、基板領域１６を電圧VSSに維持す
るようにする。Ｐ＋領域３６はＰ＋領域Ｓ４及び
Ｄ４とほぼ同じ深さに延設する。
電圧レベルシフト装置１０の作動に当り各
FETQ１，Ｑ２又はＱ３は丁度閾導通レベルVTJ
におけるゲート・ソース電圧と共に導通する。Ｊ
は１からＮまでの値であり、本例では３である。
FETQ１〜Ｑ３がＰチヤンネル・エンハンスメン
ト・モード装置である限り各閾電圧VTJは負であ
る。各FETQJはゲート・ソース間が接続されて
いるから、各FETに対するソース・ドレイン電
圧降下は｜VTJ｜となる。各FET QJについては
ソース電圧従つてチヤンネル・ソース電圧が異な
るから、各FET QJにつき電圧VTJは異なる。従
つて、出力電圧VDDOは入力電圧VDDIと、電圧レベ
ルシフト装置１０の複合FET閾電圧との和に等
しくなる。云い換えれば、VDDO＝VDDI＋N 〓J-1 VTJと
なる。この関係式は、各FET QJがＮチヤンネル
装置である相補形の場合にも成立ち、その理由は
この場合VNJが正でVDDOがVDDIを越えるという所
要の結果が得られるからである。
FETQ１，Ｑ２又はＱ３は丁度閾導通レベルVTJ
におけるゲート・ソース電圧と共に導通する。Ｊ
は１からＮまでの値であり、本例では３である。
FETQ１〜Ｑ３がＰチヤンネル・エンハンスメン
ト・モード装置である限り各閾電圧VTJは負であ
る。各FETQJはゲート・ソース間が接続されて
いるから、各FETに対するソース・ドレイン電
圧降下は｜VTJ｜となる。各FET QJについては
ソース電圧従つてチヤンネル・ソース電圧が異な
るから、各FET QJにつき電圧VTJは異なる。従
つて、出力電圧VDDOは入力電圧VDDIと、電圧レベ
ルシフト装置１０の複合FET閾電圧との和に等
しくなる。云い換えれば、VDDO＝VDDI＋N 〓J-1 VTJと
なる。この関係式は、各FET QJがＮチヤンネル
装置である相補形の場合にも成立ち、その理由は
この場合VNJが正でVDDOがVDDIを越えるという所
要の結果が得られるからである。
種々のPN接合の降伏電圧から、次に述べるよ
うな電圧の制限がある。VDDI＞VVVO＞VSSなる関
係から逆バイアスされる各PN接合DP及びDAに
対しては、その井戸・基板降伏電圧VBDW-Sは約
50Vである。井戸２０及び２２における浅いＰ＋
領域のPN接合のＰ＋／Ｎ−降伏電圧は約15Vで
あるから、すべてのソース／ドレイン境界に沿つ
たPN接合の降伏電圧VBDS/Dは約15Vとなり、浅い
Ｎ＋領域Ｓ５及びＤ５のPN接合のＮ＋／Ｐ−降
伏電圧もほぼ同じである。
うな電圧の制限がある。VDDI＞VVVO＞VSSなる関
係から逆バイアスされる各PN接合DP及びDAに
対しては、その井戸・基板降伏電圧VBDW-Sは約
50Vである。井戸２０及び２２における浅いＰ＋
領域のPN接合のＰ＋／Ｎ−降伏電圧は約15Vで
あるから、すべてのソース／ドレイン境界に沿つ
たPN接合の降伏電圧VBDS/Dは約15Vとなり、浅い
Ｎ＋領域Ｓ５及びＤ５のPN接合のＮ＋／Ｐ−降
伏電圧もほぼ同じである。
本例の構体／回路における最大の逆PN接合電
圧差は接合DPにおけるVDDI及びVDDOの間の差で
ある。従つて、VDDIは少なくともVSSとVBDW-Sの
和に制限される。井戸２０内では最大電圧差はド
レインＤ３の境界に沿つたＮ接合３８における
VDDI及びVDDOの間の差である。
圧差は接合DPにおけるVDDI及びVDDOの間の差で
ある。従つて、VDDIは少なくともVSSとVBDW-Sの
和に制限される。井戸２０内では最大電圧差はド
レインＤ３の境界に沿つたＮ接合３８における
VDDI及びVDDOの間の差である。
反転装置１２の如き装置により電圧VDDOは制限
される。VDDO＜VDDIであるから、PN接合DAの逆
バイアス電圧はPN接合DPの逆バイアス電圧より
常に小さくなり、従つてPN接合DAについては
問題はない。電圧VOUTAは、電圧VINAが論理値
“０”（VDDOにおける）から“１”（VSSにおける）
に切換えられた際、FETQ４のターンオン及び
FETQ５のターンオフと共にVDDOにおける論理値
“１”から、FETQ４のターンオフ及びFETQ５
のターンオンと共にVSSにおける論理値“０”へ
切換えられ、逆に電圧VINAが“１”から“０”へ
切換えられた際電圧VOUTAは“０”から“１”へ
切換えられ、この電圧VOUTAから制限が生ずる。
PN接合DAを別にして、反転装置１２における
最大PN接合電圧差は、ドレインＤ４に沿つた
PN接合４０におけるVDDO及びVSSの間の差
（FETQ４がターンオフする場合）、又はドレイン
Ｄ５に沿つたPN接合４２におけるVDDO及びVSSの
間の差（FETQ４がターンオンする場合）であ
る。これらの差のどちらもほぼVBDS/Dに制限され、
従つてVDDIはVSSとほぼ2VBDS/Dとの和に制限され
る。これは電圧VDDIに関する制限の全般的な指針
であり、その理由は2VBDS/D（約30V）はVBDW-S（約
50V）より小さいからである。
される。VDDO＜VDDIであるから、PN接合DAの逆
バイアス電圧はPN接合DPの逆バイアス電圧より
常に小さくなり、従つてPN接合DAについては
問題はない。電圧VOUTAは、電圧VINAが論理値
“０”（VDDOにおける）から“１”（VSSにおける）
に切換えられた際、FETQ４のターンオン及び
FETQ５のターンオフと共にVDDOにおける論理値
“１”から、FETQ４のターンオフ及びFETQ５
のターンオンと共にVSSにおける論理値“０”へ
切換えられ、逆に電圧VINAが“１”から“０”へ
切換えられた際電圧VOUTAは“０”から“１”へ
切換えられ、この電圧VOUTAから制限が生ずる。
PN接合DAを別にして、反転装置１２における
最大PN接合電圧差は、ドレインＤ４に沿つた
PN接合４０におけるVDDO及びVSSの間の差
（FETQ４がターンオフする場合）、又はドレイン
Ｄ５に沿つたPN接合４２におけるVDDO及びVSSの
間の差（FETQ４がターンオンする場合）であ
る。これらの差のどちらもほぼVBDS/Dに制限され、
従つてVDDIはVSSとほぼ2VBDS/Dとの和に制限され
る。これは電圧VDDIに関する制限の全般的な指針
であり、その理由は2VBDS/D（約30V）はVBDW-S（約
50V）より小さいからである。
本発明の種々の素子を製造する方法は半導体技
術において周知である。第１図に示した種々のド
ープされた領域を作製する際には普通のマスキン
グ、エツチング及び清浄（クリーニング）技術が
使用される。記載を簡単にするため、次に述べる
製造工程の説明では、マスキング、エツチング、
清浄その他周知の工程の説明は省略する。
術において周知である。第１図に示した種々のド
ープされた領域を作製する際には普通のマスキン
グ、エツチング及び清浄（クリーニング）技術が
使用される。記載を簡単にするため、次に述べる
製造工程の説明では、マスキング、エツチング、
清浄その他周知の工程の説明は省略する。
種々のＰ形領域を形成するためのＰ形不純物と
してはほう素を使用する。相補Ｎ形ドープ剤とし
ては隣及び砒素を選択的に使用する。これらドー
プ剤の代りに他の適当な不純物を使用することも
できる。多くのイオン注入工程では代案として不
純物を拡散によつて導入することができ、かつこ
れと逆の関係にすることもできる。
してはほう素を使用する。相補Ｎ形ドープ剤とし
ては隣及び砒素を選択的に使用する。これらドー
プ剤の代りに他の適当な不純物を使用することも
できる。多くのイオン注入工程では代案として不
純物を拡散によつて導入することができ、かつこ
れと逆の関係にすることもできる。
出発材料は約15オーム・cmの固有抵抗を有する
基板領域１６を含むウエハである。このウエハの
頂部に沿つて500オングストロームの二酸化シリ
コン相を熱成長させる。井戸２０及び２２を形成
するための区域における領域１６に酸化物層を介
してまず５×1012イオン／cm2の用量において150
キロ電子ボルト（KEV）において燐（P+）を選
択的にイオン注入することによつて井戸２０及び
２２を形成する。次いで燐を1150℃で熱的に駆動
して井戸２０及び２２を形成する。これにより燐
の活性化も行われる。次いで酸化物層を除去す
る。次いで普通の技術により酸化物絶縁領域１８
及び反転防止領域２４を形成し、ほう素を５×
1013イオン／cm2においてウエハのフイールド区域
に選択的に注入し、次いで下方へ駆動して、酸化
物領域１８が形成される際Ｐ＋領域24が形成され
るようにする。
基板領域１６を含むウエハである。このウエハの
頂部に沿つて500オングストロームの二酸化シリ
コン相を熱成長させる。井戸２０及び２２を形成
するための区域における領域１６に酸化物層を介
してまず５×1012イオン／cm2の用量において150
キロ電子ボルト（KEV）において燐（P+）を選
択的にイオン注入することによつて井戸２０及び
２２を形成する。次いで燐を1150℃で熱的に駆動
して井戸２０及び２２を形成する。これにより燐
の活性化も行われる。次いで酸化物層を除去す
る。次いで普通の技術により酸化物絶縁領域１８
及び反転防止領域２４を形成し、ほう素を５×
1013イオン／cm2においてウエハのフイールド区域
に選択的に注入し、次いで下方へ駆動して、酸化
物領域１８が形成される際Ｐ＋領域24が形成され
るようにする。
種々のFETはまず熱酸化により表面１４に沿
つて誘電体層２６を成長させることによつて形成
する。ほう素（B+）を８×1011イオン／cm2及び
45KEVにおいて種々のFETのチヤンネルに選択
的に注入してその閾電圧を設定する。誘電体層２
６の頂部上に多結晶シリコン層を堆積する。この
多結晶シリコン層に燐を拡散させてこの多結晶シ
リコン層が約20オーム／単位面積のシート抵抗に
おいて導電性を呈するようにする。次いでこの多
結晶シリコン層に選択的にエツチングを施してゲ
ートＧ１〜Ｇ５を形成する。ゲートＧ５を用いて
自己アライメントを行い、砒素（As+）を５×
1015イオン／cm2及び120KEVで酸化物層２６を介
して浅いＮ＋領域を形成するための領域に注入す
る。次いで1050℃で砒素において熱的に駆動する
ことにより浅いＮ＋領域が形成される。これによ
り砒素の活性化も行われる。ゲートＧ１〜Ｇ４を
用いて自己アライメントを行い、ほう素（B+）
を３×1015イオン／cm2及び40KEVで誘電体層２
６を介して浅いＰ＋領域用の領域に選択的に注入
する。燐でドープした二酸化シリコン層２８を堆
積した後ウエハを950℃で焼鈍（アニール）する。
このウエハをほう素において駆動して浅いＰ＋領
域を形成し、この領域を活性化し、格子損傷を修
復する。
つて誘電体層２６を成長させることによつて形成
する。ほう素（B+）を８×1011イオン／cm2及び
45KEVにおいて種々のFETのチヤンネルに選択
的に注入してその閾電圧を設定する。誘電体層２
６の頂部上に多結晶シリコン層を堆積する。この
多結晶シリコン層に燐を拡散させてこの多結晶シ
リコン層が約20オーム／単位面積のシート抵抗に
おいて導電性を呈するようにする。次いでこの多
結晶シリコン層に選択的にエツチングを施してゲ
ートＧ１〜Ｇ５を形成する。ゲートＧ５を用いて
自己アライメントを行い、砒素（As+）を５×
1015イオン／cm2及び120KEVで酸化物層２６を介
して浅いＮ＋領域を形成するための領域に注入す
る。次いで1050℃で砒素において熱的に駆動する
ことにより浅いＮ＋領域が形成される。これによ
り砒素の活性化も行われる。ゲートＧ１〜Ｇ４を
用いて自己アライメントを行い、ほう素（B+）
を３×1015イオン／cm2及び40KEVで誘電体層２
６を介して浅いＰ＋領域用の領域に選択的に注入
する。燐でドープした二酸化シリコン層２８を堆
積した後ウエハを950℃で焼鈍（アニール）する。
このウエハをほう素において駆動して浅いＰ＋領
域を形成し、この領域を活性化し、格子損傷を修
復する。
導電層２８及び所要に応じ誘電体層２６には選
択的にエツチングを施して、ゲートＧ１〜Ｇ５に
対する電気接続及び表面１４に沿つた浅いＰ＋／
Ｎ＋領域に対する電気接続のための開口を形成す
る。導電パターン３０は、シリコンをドープした
アルミニウムの適当な層を堆積し、これに選択的
にエツチングを施すことにより形成する。次い
で、ウエハの頂部に普通の表面安定化層を堆積し
てスクラツチ保護部を形成し、表面安定化層を介
し外部接触部材のための開口を形成することによ
りウエハが完成する。
択的にエツチングを施して、ゲートＧ１〜Ｇ５に
対する電気接続及び表面１４に沿つた浅いＰ＋／
Ｎ＋領域に対する電気接続のための開口を形成す
る。導電パターン３０は、シリコンをドープした
アルミニウムの適当な層を堆積し、これに選択的
にエツチングを施すことにより形成する。次い
で、ウエハの頂部に普通の表面安定化層を堆積し
てスクラツチ保護部を形成し、表面安定化層を介
し外部接触部材のための開口を形成することによ
りウエハが完成する。
VDDI，VDDO及びVSSとしてはそれぞれ21V、18V
及び0Vが好適である。電圧レベルシフト装置１
０におけるＮ個の直列接続FETに対する平均電
圧は−1.5Vが好適であり、その場合Ｎは２であ
る。
及び0Vが好適である。電圧レベルシフト装置１
０におけるＮ個の直列接続FETに対する平均電
圧は−1.5Vが好適であり、その場合Ｎは２であ
る。
上記構体／回路においては１個のレベルシフト
１次井戸２０／ダイオードDPだけ説明したが、
各レベルシフト井戸が井戸２０につき上記の如く
構成した１個又は複数個のFETを含んでいるレ
ベルシフト井戸／１次ダイオードをＭ個使用する
ことができる。その場合レベルシフト井戸を逐次
適切に構成配置して、第Ｍ番目のレベルシフト井
戸を除き各レベルシフト井戸における最後の
FETのドレインからの出力電圧が次のレベルシ
フト井戸における第1FETのソースに対する入力
電圧となるようにする。第１レベルシフト井戸に
おける第1FETのソースに対する入力電圧は電圧
レベルシフト装置全体に対するいわゆる全体入力
電圧（電圧VDDIに対応）となる。第Ｍ番目のレベ
ルシフト井戸における最終FETのドレインから
の出力電圧は電圧レベルフト装置全体からのいわ
ゆる全体出力電圧（電圧VDDOに対応）となる。
１次井戸２０／ダイオードDPだけ説明したが、
各レベルシフト井戸が井戸２０につき上記の如く
構成した１個又は複数個のFETを含んでいるレ
ベルシフト井戸／１次ダイオードをＭ個使用する
ことができる。その場合レベルシフト井戸を逐次
適切に構成配置して、第Ｍ番目のレベルシフト井
戸を除き各レベルシフト井戸における最後の
FETのドレインからの出力電圧が次のレベルシ
フト井戸における第1FETのソースに対する入力
電圧となるようにする。第１レベルシフト井戸に
おける第1FETのソースに対する入力電圧は電圧
レベルシフト装置全体に対するいわゆる全体入力
電圧（電圧VDDIに対応）となる。第Ｍ番目のレベ
ルシフト井戸における最終FETのドレインから
の出力電圧は電圧レベルフト装置全体からのいわ
ゆる全体出力電圧（電圧VDDOに対応）となる。
要約すると、全体入力電圧は２つの態様におい
て制限される。第１に、全体入力電圧は全体出力
電圧及びＭ・VBDS/Dに制限される。第２に、全体
入力電圧はVSSと、VBDWM-S又はほぼ（Ｍ＋１）・
VBDS/Dの小さい方との和に制限される。これによ
り、レベルシフト井戸が１個だけの場合に比べ入
力電圧範囲が拡大される。
て制限される。第１に、全体入力電圧は全体出力
電圧及びＭ・VBDS/Dに制限される。第２に、全体
入力電圧はVSSと、VBDWM-S又はほぼ（Ｍ＋１）・
VBDS/Dの小さい方との和に制限される。これによ
り、レベルシフト井戸が１個だけの場合に比べ入
力電圧範囲が拡大される。
次に述べる本発明の変形例では上記構体／回路
が入力電圧VDDIで作動する付加装置を備えてい
る。この変形例の回路図を第３図に示し、本例に
おける付加装置は反転動作構造に配設した１対の
エンハンスメント・モード絶縁ゲートFETQ６及
びＱ７から成る別の普通のCMOS反転装置４４
である。FETQ６及びＱ７のドレインＤ６及びＤ
７を互に接続して、相互接続されたゲート電極Ｇ
６及びＧ７に供給された論理入力電圧VINBとは反
対論理値を有する論理出力電圧VOUTBを発生する
ようにする。FETQ６はＰチヤンネル装置であ
り、そのソースＳ６に電圧VDDIを供給され、かつ
そのチヤンネルは電圧VDDIに対し短絡されてい
る。またFETQ６のチヤンネル及びソースは逆バ
イアス装置であるPNダイオードDBのカソード
に接続し、このダイオードのアノードは基準電圧
VSSに結合する。FETQ７は相補Ｎチヤンネル装
置であり、そのソースＳ７及びチヤンネルは基準
電圧VSSに維持する。
が入力電圧VDDIで作動する付加装置を備えてい
る。この変形例の回路図を第３図に示し、本例に
おける付加装置は反転動作構造に配設した１対の
エンハンスメント・モード絶縁ゲートFETQ６及
びＱ７から成る別の普通のCMOS反転装置４４
である。FETQ６及びＱ７のドレインＤ６及びＤ
７を互に接続して、相互接続されたゲート電極Ｇ
６及びＧ７に供給された論理入力電圧VINBとは反
対論理値を有する論理出力電圧VOUTBを発生する
ようにする。FETQ６はＰチヤンネル装置であ
り、そのソースＳ６に電圧VDDIを供給され、かつ
そのチヤンネルは電圧VDDIに対し短絡されてい
る。またFETQ６のチヤンネル及びソースは逆バ
イアス装置であるPNダイオードDBのカソード
に接続し、このダイオードのアノードは基準電圧
VSSに結合する。FETQ７は相補Ｎチヤンネル装
置であり、そのソースＳ７及びチヤンネルは基準
電圧VSSに維持する。
反転装置４４は、電圧VDDOではなく電圧VDDIで
作動する点を除き反転装置１２と同じである。ダ
イオードDBは表面１４に沿つて井戸２２と同一
形態に配設した深いＮ形井戸によつて規定する。
反転装置４４は反転装置１２及び電圧レベルシフ
ト装置１０につき上述したのと同一形態に配設し
た深いＮ形井戸によつて規定する。反転装置４４
は反転装置１２及び電圧レベルシフト装置１０に
つき上述したのと同一態様で作製する。
作動する点を除き反転装置１２と同じである。ダ
イオードDBは表面１４に沿つて井戸２２と同一
形態に配設した深いＮ形井戸によつて規定する。
反転装置４４は反転装置１２及び電圧レベルシフ
ト装置１０につき上述したのと同一形態に配設し
た深いＮ形井戸によつて規定する。反転装置４４
は反転装置１２及び電圧レベルシフト装置１０に
つき上述したのと同一態様で作製する。
反転装置４４により付加的な融通性が得られる
一方、この反転装置により電圧VDDIに対する動作
範囲が更に制限される。ダイオードDBの逆電圧
はダイオードDPの逆電圧と同じであるから、ダ
イオードDBには何等問題はない。実際上ダイオ
ードDB及びDPは、別個の能動半導体領域の周り
に形成されることを除き同じPN接合である。電
圧VOUTBは、電圧VINBが論理値“０”から“１”
へ切換る際FETQ６のターンオン及びFETQ７の
ターンオフと共に電圧VDDIにおける論理値“１”
から、FETQ６のターンオフ及びFETQ７のター
ンオフと共に電圧VSSにおける論理値“０”へ切
換えられ、逆に電圧VINBが“１”から“０”へ切
換えられた際電圧VOUTBは“０”から“１”へ切
換えられ、従つて電圧VOUTBから制限が生ずる。
ダイオードDBは別にして、反転装置１２におけ
る最大PN接合電圧差はドレインＤ６に沿つた
PN接合におけるVDDI及びVSSの差（FETQ６がタ
ーンオフする場合）又はドレインＤ７に沿つた
PN接合におけるVDDI及びVSSの差（FETQ６がタ
ーンオンする場合）となる。これら電圧差はいず
れもほぼVBDS/Dに制限される。従つて、本例では
VDDIはVSS及びVBDS/Dの和に制限される。
一方、この反転装置により電圧VDDIに対する動作
範囲が更に制限される。ダイオードDBの逆電圧
はダイオードDPの逆電圧と同じであるから、ダ
イオードDBには何等問題はない。実際上ダイオ
ードDB及びDPは、別個の能動半導体領域の周り
に形成されることを除き同じPN接合である。電
圧VOUTBは、電圧VINBが論理値“０”から“１”
へ切換る際FETQ６のターンオン及びFETQ７の
ターンオフと共に電圧VDDIにおける論理値“１”
から、FETQ６のターンオフ及びFETQ７のター
ンオフと共に電圧VSSにおける論理値“０”へ切
換えられ、逆に電圧VINBが“１”から“０”へ切
換えられた際電圧VOUTBは“０”から“１”へ切
換えられ、従つて電圧VOUTBから制限が生ずる。
ダイオードDBは別にして、反転装置１２におけ
る最大PN接合電圧差はドレインＤ６に沿つた
PN接合におけるVDDI及びVSSの差（FETQ６がタ
ーンオフする場合）又はドレインＤ７に沿つた
PN接合におけるVDDI及びVSSの差（FETQ６がタ
ーンオンする場合）となる。これら電圧差はいず
れもほぼVBDS/Dに制限される。従つて、本例では
VDDIはVSS及びVBDS/Dの和に制限される。
以上本発明を図示の実施例につき詳細に説明し
たが、これは単なる例示に過ぎず、本発明の範囲
はこれら実施例に限定されるものではない。例え
ば、上述したのと反対導電形式の半導体材料を用
いても同一結果を得ることができる。電圧レベル
シフト装置における１個又は複数個のFETのド
レイン及びゲートの間に抵抗の如き素子を結合す
ることもできる。従つて本発明の範囲内で種々の
変形が可能であることは当業者には明らかであ
る。
たが、これは単なる例示に過ぎず、本発明の範囲
はこれら実施例に限定されるものではない。例え
ば、上述したのと反対導電形式の半導体材料を用
いても同一結果を得ることができる。電圧レベル
シフト装置における１個又は複数個のFETのド
レイン及びゲートの間に抵抗の如き素子を結合す
ることもできる。従つて本発明の範囲内で種々の
変形が可能であることは当業者には明らかであ
る。
第１図は本発明の実施例の断面図、第２図は第
１図の回路図、第３図は本発明の変形例の回路図
である。 １０……電圧レベルシフト装置、１２……反転
装置、１４……表面、１６……Ｐ形単結晶シリコ
ン半導体基板領域、１８……絶縁領域、２０，２
２……Ｎ形井戸、２４……高導電性Ｐ＋領域、２
６……誘電体層、２８……導電層、３０……導電
パターン、３２，３４……Ｎ＋領域、３６……Ｐ
＋領域、３８，４０……PN接合、４４……普通
のCMOS反転装置。
１図の回路図、第３図は本発明の変形例の回路図
である。 １０……電圧レベルシフト装置、１２……反転
装置、１４……表面、１６……Ｐ形単結晶シリコ
ン半導体基板領域、１８……絶縁領域、２０，２
２……Ｎ形井戸、２４……高導電性Ｐ＋領域、２
６……誘電体層、２８……導電層、３０……導電
パターン、３２，３４……Ｎ＋領域、３６……Ｐ
＋領域、３８，４０……PN接合、４４……普通
のCMOS反転装置。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体を備え、かつ１個又は複数個のエ
ンハンスメント・モード電界トランジスタを設け
た電圧レベルシフト装置を有する集積半導体構体
であつて、前記各電界効果トランジスタがソース
と、ドレインと、ソース及びドレイン間に延在す
るチヤンネル領域と、ソースをドレインに接続す
る電界効果トランジスタの主電流通路を制御する
ゲート電極とを有し、ゲート電極をドレインに結
合し、回路通路により入力ノードを出力ノードに
接続しかつ回路通路が前記各電界効果トランジス
タの主電流通路を含み、回路通路では前記各電界
効果トランジスタがドレインに比べ入力ノードの
近くに接続したソースを有し、ソース及びドレイ
ンを第１導電形式としかつ半導体本体の半導体基
板領域に収容する集積半導体構体において、半導
体基板領域が集積半導体構体の基準電圧ノードに
属し、前記各電界効果トランジスタのチヤンネル
領域及び基準電圧ノードの間にダイオードを接続
し、半導体基板領域が第１導電形式でありかつ第
１導電形式と反対の第２導電形式の１次井戸を含
み、前記各電界効果トランジスタのソース及びド
レインを１次井戸に配設し、１次井戸及び半導体
基板領域を前記ダイオードを構成するpn接合に
よつて分離する構成としたことを特徴とする集積
半導体構体。 ２ １次井戸をほぼ入力電圧に維持する特許請求
の範囲第１項記載の半導体構体。 ３ 出力ノードにおける出力電圧が入力ノードに
おける電圧と、前記各電界効果トランジスタの閾
電圧との和にほぼ等しい特許請求の範囲第１又は
２項記載の半導体構体。 ４ 半導体基板領域が１次井戸から離間された第
２導電形式の第１装置井戸を含み、同様な極性の
第１電界効果トランジスタのソース及びドレイン
を第１装置井戸に配設し、第１電界効果トランジ
スタのソースに出力ノードを接続する特許請求の
範囲第１，２又は３項記載の半導体構体。 ５ 第１装置井戸を出力ノードにおけるとほぼ同
じ電圧に維持する特許請求の範囲第４項記載の半
導体構体。 ６ 半導体基板領域が１次井戸及び第１装置井戸
から離間された第２導電形式の第２装置井戸を含
み、同様な極性の第２電界効果トランジスタのソ
ース及びドレインを第２装置井戸に配設し、第２
電界効果トランジスタのソースに入力ノードを接
続する特許請求の範囲第４又は５項記載の半導体
構体。 ７ 第２装置井戸を入力ノードにおけるとほぼ同
じ電圧に維持する特許請求の範囲第６項記載の半
導体構体。 ８ 半導体基板領域が１次井戸の外部における反
対極性の電界効果トランジスタのソース及びドレ
インを含む特許請求の範囲第１乃至７項中のいず
れか一項記載の半導体構体。 ９ 前記各電界効果トランジスタが１次井戸の表
面に沿つて配設したソース及びドレインを有する
絶縁ゲート電界効果トランジスタである特許請求
の範囲第１乃至８項中のいずれか一項記載の半導
体構体。 １０ 入力ノード及び基準ノードにおける電圧の
差の絶対値が出力ノード及び基準ノードにおける
電圧の差の絶対値を越える特許請求の範囲第１乃
至９項中のいずれか一項記載の半導体構体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43514182A | 1982-10-18 | 1982-10-18 | |
| US435141 | 1982-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990951A JPS5990951A (ja) | 1984-05-25 |
| JPH0351107B2 true JPH0351107B2 (ja) | 1991-08-05 |
Family
ID=23727151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195149A Granted JPS5990951A (ja) | 1982-10-18 | 1983-10-18 | 集積半導体構体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0106413B1 (ja) |
| JP (1) | JPS5990951A (ja) |
| DE (1) | DE3379009D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675561A (en) * | 1985-11-15 | 1987-06-23 | Precision Monolithics, Inc. | FET output drive circuit with parasitic transistor inhibition |
| FR2613491B1 (fr) * | 1987-04-03 | 1989-07-21 | Thomson Csf | Dispositif de detection du niveau haut d'une tension en technologie mos |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| DE3821644A1 (de) * | 1987-12-23 | 1989-12-28 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
| JP7222847B2 (ja) * | 2019-08-26 | 2023-02-15 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163161A (en) * | 1975-11-24 | 1979-07-31 | Addmaster Corporation | MOSFET circuitry with automatic voltage control |
| JPS5931863B2 (ja) * | 1976-01-07 | 1984-08-04 | 株式会社日立製作所 | 電圧出力回路 |
| JPS5498677A (en) * | 1978-01-11 | 1979-08-03 | Citizen Watch Co Ltd | Electronic watch |
| JPS55160461A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Complementary type mos circuit |
| JPS5693360A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor device |
-
1983
- 1983-10-14 DE DE8383201468T patent/DE3379009D1/de not_active Expired
- 1983-10-14 EP EP19830201468 patent/EP0106413B1/en not_active Expired
- 1983-10-18 JP JP58195149A patent/JPS5990951A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990951A (ja) | 1984-05-25 |
| EP0106413A3 (en) | 1986-12-10 |
| EP0106413B1 (en) | 1989-01-18 |
| EP0106413A2 (en) | 1984-04-25 |
| DE3379009D1 (en) | 1989-02-23 |
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