JPS5931863B2 - 電圧出力回路 - Google Patents

電圧出力回路

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JPS5931863B2
JPS5931863B2 JP51000780A JP78076A JPS5931863B2 JP S5931863 B2 JPS5931863 B2 JP S5931863B2 JP 51000780 A JP51000780 A JP 51000780A JP 78076 A JP78076 A JP 78076A JP S5931863 B2 JPS5931863 B2 JP S5931863B2
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保 荒井
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Description

【発明の詳細な説明】 本発明は電圧出力回路に関し特に絶縁ゲート型電界効果
トランジスタ（以下ＦＥＴと称す）を用ぃた電圧出力回
路に関する。
一般に半導体集積回路装置（ＩＣ）内に構成される分圧
回路のような電圧出力回路一例としては拡散抵抗を直列
接続し、その接続点から分圧出力を得るものがある。
かかる構成では拡散抵抗が余り大きな値を有しないもの
であることより、使用する電源の大きさによつてはその
面積を極めて大きくする必要があり、集積度の面からみ
て好ましいものではなかつた。そこで、最近では第５図
に示すようにエンハンスメント型のＦＥＴＭ４とＭ２を
直列接続し、そのゲートに共通に電源電圧ＶＩを印加し
、各ＦＥＴＭＩ、Ｍ２の接続点から分圧出力Ｖｏｕｔを
取り出すようにしてなる回路が考えられている。
しかし、上記回路ではその構成から明らかなようにＦＥ
ＴＭ、の基板が接地されているのに対してそのソースが
ある電位を有しているため、ゲートソース間にはしきい
値電圧Ｖｔｈの変動分△Ｖｔｈがあり、この△Ｖｔｈが
製造上のバラツキによりバラツクため、出力電圧Ｖｏｕ
ｔにバラツキが生じ、したがつて安定な分圧出力Ｖｏｕ
ｔが得られないという問題を有する。このため、安定な
分圧出力によつて駆動しなければならない必要のある回
路には上記構成の分圧回路は適用できないことになる。
本発明は上記問題を解決するためになされたものであり
、その目的とするところはＦＥＴを用いたものであつて
安定した出力が得られる電圧出力回路を提供することに
ある。本願において開示される発明のうち代表的なもの
の概要を簡単に説明すれば下記のとおりである。
すなわち、第１と第２の電源電圧端子間に同一導電型の
複数個のＦＥＴを直列接続し、この各ＦＥＴのソースと
その基板、ゲートとドレインとをそれぞれ同電位にする
ことにより、しきい値電圧の変動分ΔＶｔｈの影響を受
けない安定した出力電圧を上記直列接続されたＦＥＴか
ら得るようにするものである。以下実施例にそつて図面
を参照し本発明を具体的に説明する。
第１図は本発明の一例を示す分圧回路の回路図であり、
電源電圧端子ＶＧＧと接地電位端子間に２つのエンハン
スメント型のｎチャンネルＦＥＴＭ，とＭ，を直列接続
し、この２つのＦＥＴはそれぞれゲートとドレイン、ソ
ースとその基板が短絡接続されている。
そして両ＦＥＴの接続点から分圧出力０ｕｔを取り出す
ものとする。第２図は上記分圧回路を半導体装置に構成
した場合の構造断面図である。
すなわち、ｎ型半導体基体１の表面内部ＶＣ２つのＰ型
ウエル領域２，３を形成し、このＰ型ウエル領域２をＦ
ＥＴＭ２の基板として使用し、ウエル領域３をＦＥＴＭ
ｌの基板として使用し、各基板２，３内にｎ型拡散層４
，５，６，７を形成し、上記拡散層４をＦＥＴＭ２のソ
ース（Ｓ）、拡散層５をそのドレインＤ）とし、拡散層
６をＦＥＴＭ，のソースＳ拡散層７をそのドレインＤと
して使用する。また各拡散層４，５にラツプした位置上
面に絶縁膜８を介してＦＥＴＭ２のゲート１０を形成し
、同様に拡散層６，７にラツプした位置上面に絶縁膜９
を介してＦＥＴＭ，のゲート１１を形成する。しかる後
第１図の回路構成となるように電極付け後それぞれの配
線を行なう。以上構成の本発明によれば以下に示す理由
によりその目的が達成できる。
第２図の構造図から明らかなように、ウエル領域２と３
とによつてＦＥＴＭ，とＭ２は半導体基体１とは電気的
に絶縁されて卦り、各ＦＥＴの基板２，３は半導体基体
１の電位の影響を受けることがないようになつている。
したがつて、各ＦＥＴのソース領域（４と６）をその基
板（２と３）を短絡接続すると両者は同一電位を有する
ものとなる。このようにソースと基板が同一電位である
から分圧出力ＶＯｕｔは△Ｖｔｈの影響を受けないもの
となる。以上の説明から明らかなように、本発明によれ
ばΔＶｔｈの影響を受けないから安定した分圧出力０ｕ
ｔが常に得られることになる。
両ＦＥＴのチＷヤンネル長とチヤンネル巾との比（ニ）
を全く同ＧＧ一にして卦けば一の分圧出力が得られる。
また、上記分圧回路を量産する場合にも上記構造のよう
にＦＥＴＭ，とＭ２を同一構造とし、同一製造工程で製
造するものとすれば、各製品間にしきい値電圧Ｔｈ等の
バラツキがあつても、１つの分圧回路のＦＥＴＭ，，Ｍ
２は全く同様に同じ方向に同じ割合でバラツクから、殆
んど一定の分圧出力を得ることのできる分圧回路が得ら
れ歩留りの向上が図れる。
さらに、△Ｖｔｈの要素が入つて来ないから高電圧電源
を使用した場合の分圧回路としても有効なものとなる。
本発明は上記実施例に限定されず、種々の形態を用いる
ことができる。
例えば上記実施例ではエンハンスメント型のｎチヤンネ
ルＦＥＴを用いたが、電源の極性を逆にしてｐチヤンネ
ル型ＦＥＴを用いてもよいし、また、デイプレツシヨン
型のＦＥＴを用いてもよい。
また、上記実施例では、２つのＦＥＴを用いて電源電圧
の半分の値の出力を得るものとしたが、これに限らず第
３図に示すように３個のＦＥＴ２ｌＭ，〜Ｍ３を直列接
続して−ＶＧＧ，一ェの分圧出力を得るものとしてもよ
いし、それ以上のＦＥＴを用いてそれに応じた分圧出力
を得るものとしてもよい。
本発明を例えば液晶表示装置の駆動回路に使用すれば非
常に有効なもの上なる。
液晶は特にその消費電力が少ないことから電池駆動の電
子式小型卓上計算機等の表示装置として利用されている
。
この液晶を駆動するにあたり、液晶の寿命を長くするた
め、液晶を双方向電圧、すなわち、交流で駆動する必要
がある。これは液晶に直流分が加わると液晶が分極を起
こしその結果著しく寿命が短かくなるからである。この
ような液晶を双方向駆動する場合に、数字又は文字表示
を行うときに選択されたセグメントと選択されないセグ
メント間の電圧によつて選択されないセグメントが視覚
的変化を起す卦それがあり、これを防止するため、視覚
的しきい値電圧を有する液晶を利用し、選択しない場合
も上記視覚的しきい値電圧以下の双方向電圧を印加しよ
うとする方式がある。この例を第４図に示す。同図ａに
示すように桁信号Ａは３値のレベル（２４，１２Ｖ，０
Ｖ）を有し、セグメント信号Ｂは２値レベル（１８Ｖ，
６Ｖ）を有する。
この場合Ｖｃ卦いてＡ−ＢＶＣより前周期の前半は液晶
に＋１２Ｖが印加されるため液晶は視覚的変化を起し、
後半は＋６Ｖが印加されるため視覚的変化を起さない。
また、後周期の前半は上記と逆に液晶に−１２Ｖが印加
され視覚的変化を起こし、後半は−６Ｖが印加されるた
め視覚的変化を起こさない。これは選択されたセグメン
トについての波形であり、セグメントを選択しないとき
は、同図ｂに示すようにセグメント信号Ｂを逆相とすれ
ば、液晶には−６Ｖの双方向電圧が印加されるため液晶
は視覚的変化を起さない。以上の方式にあつてはＩＣ外
部で使用電圧レベル（２４，１２Ｖ，１８Ｖ，６Ｖ）を
作り出していたが、本発明を利用して各分圧出力を得る
ものとすれば、ＩＣ内部で作り出すことができ、ピン数
の減少が図れるから集積度が向上する。
本発明はＩＣ内部に構成される電圧出力回路としてのみ
ならず、単体の電圧出力回路としても広く利用できる。
【図面の簡単な説明】
第１図は本発明の一例を示す回路図、第２図はその断面
構造図、第３図は本発明の他のｌ例を示す回路図、第４
図は液晶表示装置の駆動方式の説明のための波形図、第
５図は従来の回路図である。

Claims (1)

    【特許請求の範囲】
  1. １ それぞれゲートとドレインとが互いに同電位にされ
    る複数のＦＥＴを直列接続してなり、これらのＦＥＴか
    ら出力電圧を得るようにしてなる電圧出力回路であつて
    、上記各ＦＥＴは１つの半導体基体上に互いに独立して
    設けられた複数のウェル領域にそれぞれ形成されるとと
    もに、各ＦＥＴのソースとこれに対応する上記ウェル領
    域とが互いに同電位にされるようにしてなることを特徴
    とする電圧出力回路。
JP51000780A 1976-01-07 1976-01-07 電圧出力回路 Expired JPS5931863B2 (ja)

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