JPH05299654A

JPH05299654A - 薄膜半導体装置

Info

Publication number: JPH05299654A
Application number: JP4098172A
Authority: JP
Inventors: Naoyuki Shimada; 尚幸島田; Toshihiro Yamashita; 俊弘山下; Yasuhiro Matsushima; 康浩松島; 裕 ▲高▼藤; Yutaka Takato
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1993-11-12

Abstract

(57)【要約】【目的】オフ状態において複数の素子に対して効果的に
印加電圧を分割して動作電圧を高くしながら、オン状態
において複数の素子のゲート電極に等しいオン電圧を加
えることによる高速動作を実現する。【構成】本発明の薄膜半導体を用いた論理回路において
は、ＣＭＯＳを構成するＮＭＯＳとＰＭＯＳとをそれぞ
れＴＦＴの２個直列構造とする。ＮＭＯＳ及びＰＭＯＳ
の２個のＴＦＴのうち、電源に近い側のＴＦＴ（１０９
及び１１２）のゲート電極には前段の出力電位が与えら
れる。出力電極１０３側のＮＭＯＳのＴＦＴ１１０のゲ
ート電極には前段の２個のＰＭＯＳの間の電位が、出力
電極１０３側のＰＭＯＳのＴＦＴ１１１のゲート電極に
は前段の２個のＮＭＯＳの間の電位が加えられる。これ
によって動作速度を損なうことなくソース、ドレイン耐
圧を向上させ、論理回路の動作を向上させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路機能を有する
薄膜半導体装置に関し、特に、液晶表示装置の駆動回路
等に構成するに適した薄膜半導体装置に関する。

【０００２】

【従来の技術】図３は、従来の薄膜半導体装置の論理回
路のレイアウト構成の一例を示している。この論理回路
は、薄膜トランジスタ（以下「ＴＦＴ」と略称する）か
ら構成されており、液晶表示装置の駆動回路等に用いら
れる。この薄膜半導体装置の等価回路が図２に示されて
いる。

【０００３】この論理回路は、２段のインバータが直列
に接続された構成を有している。第１電源３０１はＧＮ
Ｄ電位を供給し、第２電源３０５はＨｉｇｈ電位（Ｖｄ
ｄ）を供給する。ＴＦＴ３０９、３１０、３１３、３１
４はｎ型ＭＯＳトランジスタ（ＮＭＯＳ）であるｎ型Ｔ
ＦＴであり、ｎ型ＴＦＴ３０９、３１３のソース電極は
コンタクトホール３１９、３２０を介して第１電源３０
１に接続されている。ｎ型ＴＦＴ３１０、３１４のドレ
イン電極は、コンタクトホール３２１、３２２を介し
て、それぞれ、各段インバータの出力電極３０３、３１
７に接続されている。ＴＦＴ３１１、３１２、３１５、
３１６はｐ型ＭＯＳトランジスタ（ＰＭＯＳ）であるｐ
型ＴＦＴである。ＴＦＴ３１２、３１６のソース電極
は、コンタクトホール３２４、３２６を介して第２電源
３０５に、また、ＴＦＴ３１１、３１５のドレイン電極
はコンタクトホール３２３、３２５を介して、それぞ
れ、出力電極３０３、３１７に接続されている。

【０００４】このように、この論理回路は２段ＣＭＯＳ
構造を有している。ＣＭＯＳ構造のｎ型ＴＦＴ部分とｐ
型のＴＦＴ部分とは、それぞれ、２つのＴＦＴが直列に
接続された構成を有している。この直列に接続された２
つのＴＦＴのうち、インバータの出力電極３０３、３１
７に近い側のＴＦＴのゲート電極には、電極３１８から
Ｖｄｄ／２の定電位が供給される。

【０００５】このような構成によれば、ＣＭＯＳ構造を
構成するスイッチング素子の耐圧が向上し、論理回路の
動作電圧が向上する。その理由を以下に説明する。図４
（ａ）及び（ｂ）は、オフ状態におけるＮＭＯＳに与え
られるバイアス条件を模式的に示している。特に、図４
（ａ）は、通常のＣＭＯＳ構造のＮＭＯＳに与えられる
バイアス条件を示している。ｘ点の電位を仮にＶｄｄ／
２とすると、ＴＦＴ４１においては、Ｖｇｓ＝ＯＶ、Ｖ
ｄｓ＝Ｖｄｄ／２となる。一方、ＴＦＴ４２に於て、Ｖ
ｇｓ＝−Ｖｄｄ／２Ｖ、Ｖｄｓ＝Ｖｄｄ／２となる。通
常、液晶表示装置の駆動回路に用いられる薄膜半導体装
置は、Ｖｄｄ＞１５Ｖ程度の範囲で動作する。この電圧
範囲の上記バイアス条件下では、ＴＦＴ４２の抵抗はＴ
ＦＴ４１の抵抗よりも低い。従って、両ＴＦＴ４１及び
４２の抵抗を釣り合わせるためには、ｘ点の電位をＶｄ
ｄ／２より大きくし、Ｖｄｄの７０％程度にする必要が
あると考えられる。一方、図４（ｂ）に示される電圧印
加条件下では、ｘ点の電位がＶｄｄ／２である場合に、
ＴＦＴ４１及びＴＦＴ４２において、ともにＶｇｓ＝Ｏ
Ｖ、Ｖｄｓ＝Ｖｄｄ／２となり、両ＴＦＴ４１及び４２
の抵抗が釣り合う。図７は、図４（ａ）及び（ｂ）の構
成において、ｘ点の電位とＶｄｄとの関係を測定した結
果を示している。測定は、チャネル幅が２０μｍで、チ
ャネル長が４μｍのｎ型ＴＦＴが２個直列に接続された
構造について実行された。なお、図４（ａ）及び４
（ｂ）の構成に於けるオフ時のリーク電流（Ｉｄ）とＶ
ｄｄとの関係が図８に示されている。

【０００６】このように、ＴＦＴを２個直列させた構成
とした場合、ドレインに近い側のＴＦＴのゲート電極に
対してＶｄｄ／２の電位を加えることによって、ソース
及びドレイン間の電圧を、より効果的に２つのＴＦＴに
分割することができる。その結果、オフ時のリーク電流
を小さくすることができる。従って、ソース及びドレイ
ン間の耐圧が向上し、より高電圧での動作が可能とな
る。

【０００７】ここでの説明は、ＮＭＯＳのみについて行
ったが、ＰＭＯＳについても同様であり、ドレイン側の
ＴＦＴのゲート電極にＶｄｄ／２の電圧を加えることに
よってソース及びドレイン間の耐圧を向上させることが
できる。このような構造は、例えばＳＩＤ’９１ＤＩ
ＧＥＳＴｐ．５３５に記載されている。

【０００８】図３中のＡ−Ａ’に沿った断面構造を図５
に示す。図５を参照しながら、図３に示される薄膜半導
体装置の製造方法を以下に説明する。

【０００９】まず、透明絶縁性基板１上に、ＴＦＴの半
導体層３及びソース、ドレイン電極２となるシリコン薄
膜を堆積した後、そのシリコン薄膜をパターニングす
る。さらに、ゲート絶縁膜４となるシリコン酸化膜と、
ゲート電極６となるｎ型多結晶シリコン薄膜とを順次に
形成したあと、それらの膜をパターニングし、ゲート絶
縁膜４及びゲート電極６を形成する。

【００１０】次に、シリコン薄膜のソース及びドレイン
電極２となる部分へ、ゲート電極６に対して自己整合的
に、ｎ型及びｐ型の不純物をドーピングする。シリコン
酸化膜５をゲート電極６を覆うようにゲート絶縁膜４上
に形成したあと、シリコン酸化膜５及びゲート絶縁膜４
中にシリコン薄膜に達するコンタクトホールを開口す
る。この後、シリコン酸化膜５上にＡｌＳｉ等からなる
配線７を形成する。シリコン薄膜に対しアニール、水素
処理等を行ってもよい。

【００１１】従来の構成においては、ＣＭＯＳを構成す
るスイッチング素子であるＮＭＯＳ及びＰＭＯＳのそれ
ぞれが、直列に接続された２つのＴＦＴを有している。
また、ＮＭＯＳ及びＰＭＯＳの各々に於いて、電源電極
に近い側のＴＦＴのゲート電極にインバータの入力信号
が供給されており、また、インバータの出力電極に近い
側のＴＦＴのゲート電極に電圧Ｖｄｄ（Ｈｉｇｈ）の半
分の定電圧Ｖｄｄ／２が供給されていることが特徴であ
る。

【００１２】

【発明が解決しようとする課題】従来技術によれば、Ｎ
ＭＯＳの２つのＴＦＴのゲート電極に加えられる電位
は、オン時に於いて、ソース側のＴＦＴから順にＶｄ
ｄ、Ｖｄｄ／２である。一方、ゲート電極にＶｄｄ／２
を加えない通常のＣＭＯＳ構造の場合には、ゲート電極
に加えられる電位はともにＶｄｄである。従って、前者
の方がゲートバイアスが低いために電流駆動能力が後者
に比べて低く、耐圧が大きい代わりに動作速度が遅くな
っているという問題があった。

【００１３】本発明の目的は、オフ状態において複数の
素子に対して効果的に印加電圧を分割して動作電圧を高
くすることと、オン状態において複数の素子のゲート電
極に等しいオン電圧を加えることによる高速動作とを、
一度に実現することができる薄膜半導体装置を提供する
ことにある。

【００１４】

【課題を解決するための手段】本発明の薄膜半導体装置
は、第１入力電極と第１出力電極とを有し、該第１入力
電極にゲート電極が接続された第１段ｎ型ＭＯＳトラン
ジスタ及び第１段ｐ型ＭＯＳトランジスタを有する第１
段ＣＭＯＳインバータと、該第１出力電極に接続された
第２入力電極と、第２出力電極とを有し、該第２入力電
極にゲート電極が接続された第２段ｎ型ＭＯＳトランジ
スタ及び第２段ｐ型ＭＯＳトランジスタを有する第２段
ＣＭＯＳインバータと、該第１段及び第２段ｎ型ＭＯＳ
トランジスタのソース電極に接続された第１電源と、該
第１段及び第２段ｐ型ＭＯＳトランジスタのソース電極
に接続された第２電源と、を備えた薄膜半導体装置であ
つて、更に、該第１段ｎ型ＭＯＳトランジスタのドレイ
ン電極と該第１出力電極との間に直列に配された少なく
とも１以上の他の第１段ｎ型ＭＯＳトランジスタと、該
第２段ｎ型ＭＯＳトランジスタのドレイン電極と該第２
出力電極との間に直列に配された少なくとも１以上の他
の第２段ｎ型ＭＯＳトランジスタと、該第１段ｐ型ＭＯ
Ｓトランジスタのドレイン電極と該第１出力電極との間
に直列に配された少なくとも１以上の他の第１段ｐ型Ｍ
ＯＳトランジスタと、該第２段ｐ型ＭＯＳトランジスタ
のドレイン電極と該第２出力電極との間に直列に配され
た少なくとも１以上の他の第２段ｐ型ＭＯＳトランジス
タと、を備えており、該他の第１段ｎ型ＭＯＳトランジ
スタのソース電極は、該他の第２段ｐ型ＭＯＳトランジ
スタのゲート電極に接続され、かつ、該他の第１段ｐ型
ＭＯＳトランジスタのソース電極は、該他の第２段ｎ型
ＭＯＳトランジスタのゲート電極に接続されていること
によって、上記目的が達成される。

【００１５】

【実施例】本発明を実施例について以下に説明する。図
１は、本発明の薄膜半導体装置の論理回路構成を示す。
本実施例を製造するプロセス等は、従来技術と同じであ
る。図１に示されるように、本実施例のＣＭＯＳインバ
ータを構成するＮＭＯＳ部分及びＰＭＯＳ部分は、それ
ぞれ、２つのＴＦＴが直列に接続された構造を有してい
る。

【００１６】より詳細には、第１段ＣＭＯＳインバータ
は、２つの直列に接続されたＮＭＯＳトランジスタのｎ
型ＴＦＴ１１３、１１４と、２つの直列に接続されたＰ
ＭＯＳトランジスタのｐ型ＴＦＴ１１５、１１６とから
構成されている。第２段のＣＭＯＳインバータは、２つ
のＮＭＯＳトランジスタのｎ型ＴＦＴ１０９、１１０
と、２つのＰＭＯＳトランジスタのｐ型ＴＦＴ１１１、
１１２とから構成されている。

【００１７】ｎ型ＴＦＴ１０９、１１３のソース電極
は、ＧＮＤ電極（第１電源）１０１に接続されており、
ｐ型ＴＦＴ１１２、１１６のソース電極は、Ｖｄｄ電極
（第２電源）１０５に接続されている。

【００１８】第１段のＴＦＴ１１３、１１６のゲート電
極には、インバータの入力電極１０６を介して、入力信
号が加えられる。２つのＴＦＴ１１４、１１５のゲート
電極１０８、１０７には、それぞれ、後で説明するよう
な電位が加えられる。第１段の出力電極１１８ａは、第
２段のインバータの入力電極１１８ｂを介して、ＴＦＴ
１０９、１１２のゲート電極に加えられる。第２段中の
ＴＦＴ１１０のゲート電極は、第１段の２つのＰＭＯＳ
の間の電極１１９と接続され、ＴＦＴ１１１のゲート電
極は第１段の２つのＮＭＯＳの間の電極１１７と接続さ
れる。

【００１９】このように、本実施例の薄膜半導体装置の
第１段ＣＭＯＳインバータは、第１入力電極１０６と第
１出力電極１１８ａとを有し、更に、第１入力電極１０
６にゲート電極が接続された第１段ｎ型ＴＦＴ１１３及
び第１段ｐ型ＴＦＴ１１６を有している。また、第２段
ＣＭＯＳインバータは、第１出力電極１１８ａに接続さ
れた第２入力電極１１８ｂと、第２出力電極１０３とを
有し、更に、第２入力電極１１８ｂにゲート電極が接続
された第２段ｎ型ＴＦＴ１０９及び第２段ｐ型ＴＦＴ１
１２を有している。

【００２０】第１段及び第２段ｎ型ＴＦＴ１１３、１０
９のソース電極は、第１電源１０１に接続され、第１段
及び第２段ｐ型ＴＦＴ１１６、１１２のドレイン電極
は、第２電源１０５に接続されている。

【００２１】第１段ｎ型ＴＦＴ１１３のドレイン電極と
第１出力電極１１８ａとの間には、他の第１段ｎ型ＴＦ
Ｔ１１４が設けられており、第２段ｎ型ＴＦＴ１０９の
ドレイン電極と第２出力電極１０３との間には、他の第
２段ｎ型ＴＦＴ１１０が設けられている。また、第１段
ｐ型ＴＦＴ１１６のドレイン電極と第１出力電極１１８
ａとの間には、他の第１段ｐ型ＴＦＴ１１５が設けられ
ており、第２段ｐ型ＴＦＴ１１２のドレイン電極と第２
出力電極１０３との間には、他の第２段ｐ型ＴＦＴ１１
１が設けられている。

【００２２】他の第１段ｎ型ＴＦＴ１１４のソース電極
は、他の第２段ｐ型ＴＦＴ１１１のゲート電極に接続さ
れ、かつ、他の第１段ｐ型ＴＦＴ１１５のドレイン電極
は、他の第２段ｎ型ＴＦＴ１１０のゲート電極に接続さ
れている。

【００２３】上記構成を有する薄膜半導体装置の動作を
以下に説明する。まず、第１段の入力電極１０６および
ｎ型ＴＦＴ１１４のゲート電極１０８にＶｄｄを印加
し、ＴＦＴ１１５のゲート電極１０７にＶｄｄ／２を印
加する。このとき、第１段出力電極１１８ａ及び第２段
入力電極１１８ｂにはＧＮＤ電位が出力される。電極１
１７の電位もＧＮＤ電位である。一方、電極１１９は前
述の理由により、Ｖｄｄ／２の電位となる。このとき、
第２段のｐ型ＴＦＴ１１１、１１２のゲート電極には、
ともにＧＮＤ電位が加えられ、両者はともにオン状態と
なる。ｎ型ＴＦＴ１０９のゲート電極はＧＮＤ、ｎ型Ｔ
ＦＴ１１０のゲート電極はＶｄｄ／２が印加される。従
って、第２段出力電極１０３の電位はＶｄｄであり、電
極１２１の電位はＶｄｄ、電極１２０の電位は前述の理
由によりＶｄｄ／２である。

【００２４】逆に、第１段入力電極１０６にＧＮＤ電位
を与えた場合の動作は次のようになる。ｐ型ＴＦＴ１１
５のゲート電極１０７にはＧＮＤ電位を、ｎ型ＴＦＴ１
１４のゲート電極１０８にはＶｄｄ／２を与える。この
とき、ｐ型ＴＦＴの１１５、１１６はともにオンである
ので、第１段の出力部１１８ａの電位はＶｄｄとなる。
また電極１１９の電位はＶｄｄとなり、電極１１７の電
位は前述の理由によりＶｄｄ／２となる。従って、第２
段のＴＦＴにおいては、ｎ型ＴＦＴ１０９、１１０のゲ
ート電位はともにＶｄｄとなり、ｐ型ＴＦＴ１１１のゲ
ート電位はＶｄｄ／２、ｐ型ＴＦＴ１１２のゲート電位
はＶｄｄとなり、前述の理由により動作電圧の高いバイ
アス条件を実現することができる。

【００２５】このように、図１中の第１段入力電極１０
６、電極１０７及び１０８と、第２段の出力電極１０
３、電極１２０、１２１とが、それぞれ、電気的に対応
している。これらを接続することによって、さらに大規
模な論理回路を前述の高動作電圧バイアス条件で、しか
もオン電流を損なわないために高速度で動作させること
が可能となる。

【００２６】このように本実施例によれば、オン状態に
於いてゲート電極に与えられる電位は、通常のＣＭＯＳ
インバターのゲート電極に与えられる電位と同じであ
り、動作速度も同様である。一方、オフ状態においてゲ
ートに与えられる電位は、ソース及びドレイン間電圧を
効果的に分割するために、一方のゲート電極に電源電圧
の１／２の電圧を与える電位となっている。このように
して、動作速度を損なうことなく、オフ時の耐圧が向上
し、ＣＭＯＳインバータの動作電圧が向上する。図９及
び図１０は、それぞれ、ＮＭＯＳ及びＰＭＯＳのＴＦＴ
について、従来例（Ｖｄｄ＝２０Ｖ）のオン電流と本実
施例（Ｖｄｄ＝２０Ｖ）のオン電流との比較を示してい
る。ＮＭＯＳ及びＰＭＯＳの何れのＴＦＴについても、
Ｖｄｄ＝２０Ｖの場合には、オン電流が大きく増加して
おり、その結果論理回路の動作速度が大きくなる。

【００２７】上記実施例では、ＣＭＯＳを構成するＮＭ
ＯＳ及びＰＭＯＳが、それぞれ、直列に配された２つの
ＴＦＴで構成されているが、本発明の薄膜半導体装置
は、それに限られず、さらに多くのＴＦＴで構成されて
いてもよい。図６は、ＮＭＯＳ部分及びＰＭＯＳ部分の
各々が、直列に接続された５個のＴＦＴを有し、かつ、
それらのゲート電極が共通となった薄膜半導体装置を示
している。ここで、電極（電源）７０１、７０５の電位
は、それぞれ、ＧＮＤ及びＶｄｄである。入力電極７０
６は、第１段の入力電極である。また、ｎ型ＴＦＴ７１
５〜７１９は第１段のインバータを構成するＮＭＯＳで
あり、ｎ型ＴＦＴ７２５〜７２９は第２段のインバータ
を構成するＮＭＯＳである。ｐ型ＴＦＴ７２０〜７２４
及びｐ型ＴＦＴ７３０〜７３４は、それぞれ、第１段及
び第２段のインバータを構成するＰＭＯＳである。

【００２８】この実施例に於いては、第１段入力電極７
０６にＶｄｄ、電極７０７〜７１０にもＶｄｄを印加
し、電極７１１〜７１４には順にＶｄｄ／５、２Ｖｄｄ
／５、３Ｖｄｄ／５、４Ｖｄｄ／５を印加する。このと
き、電極７３５〜７３８、及びインバータの第１段出力
電極７３９の電位はＧＮＤとなる。

【００２９】一方、前述の理由により、電極７４０〜７
４３の電位は、順に、Ｖｄｄ／５、２Ｖｄｄ／５、３Ｖ
ｄｄ／５、４Ｖｄｄ／５となる。これらは、それぞれ、
図６に示されるように、第２段のインバータを構成する
ＴＦＴのゲート電極に加えられる。従って、第２段で
は、オフ状態となるＮＭＯＳがｎ型ＴＦＴの２個直列構
造を有する実施例と同様に、すべてのｎ型ＴＦＴにおい
て、Ｖｇｓ＝ＯＶ、Ｖｄｓ＝Ｖｄｄ／５となる。このた
め、ソース及びドレイン間電圧が５個のＴＦＴに効果的
に分割され、高電圧動作が可能となる。また、オン状態
では、ＮＭＯＳがオンの場合に、すべてのＴＦＴのゲー
ト電極にＶｄｄが加えられ、また、ＰＭＯＳがオンの場
合に、すべてのＰＭＯＳのゲート電極にＧＮＤが加えら
れる。したがって、ＮＭＯＳ及びＣＭＯＳが、それぞれ
２つのＴＦＴによって構成された実施例と同様に、５つ
のＴＦＴで構成された本実施例においても、動作速度は
損なわれることなく、動作電圧が向上する。

【００３０】また、本実施例では、ＮＭＯＳ及びＰＭＯ
ＳのＴＦＴの直列数が等しいが、ＮＭＯＳの直列数がＰ
ＭＯＳの直列数の倍数、あるいはＰＭＯＳの直列数がＮ
ＭＯＳの直列数の倍数となっていれば、上記実施例の効
果と同様の効果を得ることが可能である。

【００３１】より一般的に説明すれば、ＮＭＯＳ部分及
びＰＭＯＳ部分の各々が、ｎ個及びｍ個のＴＦＴを有
し、そのＧＮＤ電源又はＶｄｄ電源から出力電極に向か
って数えてｉ番目及びｊ番目（ｉ＞ｊ）のＴＦＴのゲー
ト電極に接続されるドレイン電極を持つ前段のＴＦＴの
番号をｉ’、ｊ’とした場合に、ｊ’≧ｉ’という関係
が成立し、しかも、ｎ個又はｍ個のＴＦＴのゲート電極
が接続されるドレイン電極を持つ前段のＴＦＴが複数個
あることによって、本発明の目的とする効果が得られ
る。

【００３２】

【発明の効果】本発明の薄膜半導体装置によれば、オフ
状態において複数の素子に対して効果的に印加電圧を分
割して動作電圧を高くすることと、オン状態において複
数の素子のゲート電極に等しいオン電圧を加えることに
よる高速動作とを、一度に実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す回路図
である。

【図２】従来の薄膜半導体装置の回路構成を示す回路図
である。

【図３】従来の薄膜半導体装置の論理回路のレイアウト
構成の一例を示す平面図であるる。

【図４】（ａ）は、オフ状態における通常のＣＭＯＳ構
造のＮＭＯＳに与えられるバイアス条件を示す模式図で
あり、（ｂ）は、オフ状態における他のＣＭＯＳ構造の
ＮＭＯＳに与えられるバイアス条件を示す模式図であ
る。

【図５】図３中のＡ−Ａ’に沿った断面構造を断面図で
ある。

【図６】ＮＭＯＳ部分及びＰＭＯＳ部分の各々が、直列
に接続された５個のＴＦＴを有し、かつ、それらのゲー
ト電極が共通となった実施例を示している。

【図７】図４（ａ）及び（ｂ）の構成において、ｘ点の
電位とＶｄｄとの関係を測定した結果を示すグラフであ
る。

【図８】リーク電流とＶｄｄとの関係を示している。

【図９】ＮＭＯＳのＴＦＴについて、従来例のオン電流
と本実施例のオン電流との比較を示すグラフである。

【図１０】ＰＭＯＳのＴＦＴについて、従来例のオン電
流と本実施例のオン電流との比較を示すグラフである。

【符号の説明】

１０１ＧＮＤ電極（第１電源）１０５Ｖｄｄ電極（第２電源）１０６インバータの入力電極１０７、１０８ゲート電極１０９、１１０ｎ型ＴＦＴ１１１、１１２ｐ型ＴＦＴ１１３，１１４ｎ型ＴＦＴ１１５、１１６ｐ型ＴＦＴ１１７、１１９電極１１８ａ第１段の出力電極１１８ａ１１８ｂ第２段のインバータの入力電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼藤裕大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】第１入力電極と第１出力電極とを有し、該
第１入力電極にゲート電極が接続された第１段ｎ型ＭＯ
Ｓトランジスタ及び第１段ｐ型ＭＯＳトランジスタを有
する第１段ＣＭＯＳインバータと、該第１出力電極に接続された第２入力電極と、第２出力
電極とを有し、該第２入力電極にゲート電極が接続され
た第２段ｎ型ＭＯＳトランジスタ及び第２段ｐ型ＭＯＳ
トランジスタを有する第２段ＣＭＯＳインバータと、該第１段及び第２段ｎ型ＭＯＳトランジスタのソース電
極に接続された第１電源と、該第１段及び第２段ｐ型ＭＯＳトランジスタのソース電
極に接続された第２電源と、を備えた薄膜半導体装置で
あって、更に、該第１段ｎ型ＭＯＳトランジスタのドレイン電極と該第
１出力電極との間に直列に配された少なくとも１以上の
他の第１段ｎ型ＭＯＳトランジスタと、該第２段ｎ型ＭＯＳトランジスタのドレイン電極と該第
２出力電極との間に直列に配された少なくとも１以上の
他の第２段ｎ型ＭＯＳトランジスタと、該第１段ｐ型ＭＯＳトランジスタのドレイン電極と該第
１出力電極との間に直列に配された少なくとも１以上の
他の第１段ｐ型ＭＯＳトランジスタと、該第２段ｐ型ＭＯＳトランジスタのドレイン電極と該第
２出力電極との間に直列に配された少なくとも１以上の
他の第２段ｐ型ＭＯＳトランジスタと、を備えており、該他の第１段ｎ型ＭＯＳトランジスタのソース電極は、
該他の第２段ｐ型ＭＯＳトランジスタのゲート電極に接
続され、かつ、該他の第１段ｐ型ＭＯＳトランジスタの
ソース電極は、該他の第２段ｎ型ＭＯＳトランジスタの
ゲート電極に接続されている薄膜半導体装置。