JPH04206970A

JPH04206970A - 薄膜半導体装置

Info

Publication number: JPH04206970A
Application number: JP2338880A
Authority: JP
Inventors: Naoyuki Shimada; 尚幸島田; Toshihiro Yamashita; 俊弘山下; Yasuhiro Matsushima; 康浩松島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-28
Anticipated expiration: 2014-01-13
Also published as: JP2846736B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、薄膜半導体装置に関し、特に液晶表示素子の
駆動に適した薄膜半導体装置に関する。

（従来の技術）液晶パネル内の各画素に対応する部分に、薄膜トランン
スタ素子（ＴＰＴ）かスイッチング素子として設けられ
たアクティブマトリクス型液晶表示装置の研究及び実用
化が進められている。

さらに、上述のＴＰＴとともに、それらのＴＰＴを駆動
するための駆動回路（ドライバ）を構成するＴＰＴが、
液晶表示パネルの基板上に直接形成された駆動回路一体
型の表示装置も研究が進められている。

液晶表示装置の駆動回路の最小構成単位はインバータで
ある。ＣＭＯ５構造を有するインバータ（ＣＭ　ＯＳイ
ンバータ）は、一対のｎ型ＴＦＴ及びｐ型ＴＦＴにより
構成される。

」１記ＴＦＴとしては、半導体層が多結晶シリコンで構
成されるＴＰＴ（多結晶シリコンＴＰＴ）が通常用いら
れる。その理由は、多結晶シリコンは、非晶質シリコン
に比較して、電子及びホールの移動度が高いこと、及び
、ｎ型及びｐ型の１゛ＦＴを同一のプロセスによって作
成することができるために、ＣＭＯ３構造を構成し易い
ことである。

このような性質を有する多結晶ンリコンＴＦＴにより構
成されたＣＭＯ３は、従って、動作周波数特性や消費電
力の面で優れている。

従来のＣＭＯＳインバータの一例を第３図に示す。

端子３３がインバータの入力端子、端子３４がインバー
タの出力端子である。また、端子３１には、２値論理の
うち低い方のレベルの電位（以下、Ｌ電位とする）が、
端子３２には、高い方のレベルの電位（以下、Ｈ電位と
する）が与えられる。

Ｌ電位か与えられる端子３１はコンタクトホ・−ル３９
を通じてｎ型のＴＦＴ３５のソースと接続され、ｎ型の
ＴＦＴ３５のドレインはコンタクトホール４０を通じて
インバータの出力端子３４と接続されている。また、Ｌ
Ｉ電位か与えられる端子３２は、コンタクトホール４２
を通じてｐ型のＴＦＴ３６のソースと接続され、ｐ型の
ＴＦＴ３６のドレインはコンタクトホール４１を通じて
インバータの出力端子３４と接続されている。インバー
タの入力端子３３は、コンタクトホール４３を通じて両
ＴＦＴ３５．３６のケート電極３７．３８に接続されて
いる。

このインバータの出力端子３４の電位は、端子３１の電
位と端子３２の電位との差、及び両ＴＦＴ３５．３６の
ソース−トレイン間抵抗の比によって決まる。すなわち
、入力端子３３の電位がＬの時はｎ型のＴＦＴ３５はオ
フの状態であるのに対し、ｐ型のＴＰＴはオン状態であ
り、ｐ型ＴＦＴ３６の抵抗かｎ型ＴＦＴ３５の抵抗に比
べて十分低い。従って、出力端子３４には端子３２の電
圧Ｈか出力される。逆に、入力端子３３の電位が１（の
時には、ｎ型ＴＦＴ３５がオン、ｐ型ＴＦＴ３６かオフ
となり、出力端子３４にはＬ電位が出力される。

（発明が解決しようとする課題）アクティブマトリクス型液晶表示装置の駆動回路は、通
常のＬＳＩの動作電圧よりも高い電圧を必要とする。例
えば、表示モードとして現在量も表示特性が良いとされ
ているノーマリホワイトモードを用いる場合、１００：
　　１以上のコントラスト比を得るためには液晶に７，
５■程度の電圧を加える必要がある。また、液晶に直流
電圧を長時間にわたって印加すると液晶に特性劣化を生
じるため、液晶は交流バイアスにより駆動する必要があ
る。

従って、各絵素部の液晶を駆動するためのＴＦＴ（液晶
パネル内のＴＰＴ）のゲート電極には、そのＴＰＴがオ
フの時に、ドレイン電位が−７゜５ｖであっても書き込
んだ映像信号を保持できるだけの電圧を加える必要があ
り、また、そのＴＰＴかオンの時にはドレイン電極に７
．５■の映像信号を書き込むことができるような電圧を
加える必要かある。液晶パネル内の全ＴＰＴの閾値電圧
のばらつき等を考慮すると、アクティブマトリクス液晶
表示装置の駆動回路は、Ｈレベル電位とＬレベル電位と
の間の電位差ＶＨＬを２０Ｖ程度にして動作させる必要
かある。

一般に、ＴＦＴのソース−ドレイン間の電圧を高くして
ゆくと、ＴＰＴをオフにするような電圧を、そのケート
電極に印加していても、ＴＰＴのソース−ドレイン間に
電流（リーク電流）が流れるようになる。

第４図に、ｎ型ＴＦＴ３５における、ドレイン−ソース
間の電圧ＶＤＳに対するドレイン電流Ｉ、の依存性を実
線で示す。ここて、ゲート−ソース間の電圧ＶＧＳは、
０■である（ｎ型ＴＦＴ３５はオフ状態となる）。

ＶＤＳは、第３図のＣＭ　ＯＳインバータにおいて、端
子３１の電位をＯ■としたときの端子３４の電位に対応
する。また、ｒＤは、ｎ型ＴＦＴかオフ状態のときのｎ
型ＴＦＴ３５のチャネル領域を流れるリーク電ｔＡｔに
対応する。

第４図の実線で示される特性線より、従来のイー６＝ンバータ中のｎ型ＴＦＴ３５に於いては、ＶＤｓが１５
Ｖよりも大きくなると、リーク電流（Ｉ　ａ）が大きく
増加することかわかる。このような傾向はｐ型のＴＰＴ
よりもｎ型のＴＰＴにおいて、より顕著に現れる。

また第５図に、ＶＨし一２０Ｖの時の第３図のＣＭＯＳ
インバータの伝達特性を実線で示す。

入力電圧ＶＩＮか０Ｖ（ｎ型ＦＥＴ３５はオフ状態）の
とき、出力電圧Ｖ　ＯＵＴは２０Ｖよりも低い値となる
。これは、第４図に示されるように、ＶＧＳ＝ＯＶ　（
ｎ型ＦＥＴ３５はオフ状態）であっても、ＶＤＳが大き
くなるとｎ型ＴＦＴ３５の抵抗か十分に大きくならず、
ｐ型ＴＦＴ３６の抵抗がｎ型ＴＦＴ３５の抵抗に比べて
相対的に無視し得えなくなるためである。こうして、Ｖ
ＩＮ＝ＯＶのとき、出力電圧Ｖ　ＯＵＴにｐ型ＴＦＴの
抵抗による電圧降下の影響が顕著に表れ、出力電圧Ｖ　
ＯＵＴが２０Ｖよりも低い値となる。

一方、ＶＩＮ＝２０Ｖの場合には、出力電圧ＶＯＵＴは
Ｏ■であり、正常な出力を行っている。これは、＝７− 前述のｎ型ＴＦＴとｐ型ＴＦＴの特性の違いに起因する
。

また、伝達特性の出力レヘルは、全体的に低い。

第５図の実線で示されるような、正常でないインバータ
特性では、インバータの動作速度が低くなったり、誤動
作を起こしやすくなる等の問題が生ずる。本発明はこの
ような問題点を解決するためのものであり、その目的と
するところは、上記電位差ＶＨＬか大きい場合でも良好
な伝達特性を有するＣＭＯＳインバータを備えた薄膜半
導体装置を提供することにある。

（課題を解決するための手段）本発明の薄膜半導体装置は、一対のｎ型及びｐ型の薄膜
トランジスタ素子によって構成されるＣＭＯＳインバー
タを備えた薄膜半導体装置であって、少なくとも一方の
型の薄膜トランジスタ素子のゲート電極か、チャネル長
方向に間隔をもって配された複数のケート電極部分を有
しており、そのことにより、上記目的か達成される。

また、前記複数のゲート電極部分を有する前記薄膜トラ
ンンスタ素子のチャネル領域は、チャネル長方向に間隔
をもって配された複数のチャネル領域部分を有し、該チ
ャネル領域部分の各々は、該薄膜トランジスタ素子のゲ
ート絶縁膜を介して該ゲート電極部分の各々に対向し、
該チャネル領域部分に挟まれた領域は、該薄膜トランジ
スタ素子のソース領域及びドレイン領域と同じ導電型で
あることが好ましい。

（作眉）ＴＰＴでは、ゲート電極にオフ電圧を印加したときのソ
ース−ドレイン間抵抗を主に構成するのは、ＴＰＴのド
レイン領域とチャネル領域との間の接合部の抵抗である
。しかし、ソース−ドレイン間にあるレベル以上の電圧
が加わると、その接合部を大きなリーク電流が流れるよ
うになるため、接合部の抵抗は低くなる。

本発明の薄膜半導体装置の薄膜トランジスタ素子は、ゲ
ート電極及びチャネル領域が、そのチャネル長方向に沿
って、間隔をもって配された部分を有しているため、ソ
ース−ドレイン間に印加された電圧か、ソース−ドレイ
ン間に形成された複数の接合によって分担されることに
なる。例えば、ゲート電極及びチャネル領域を、２つの
部分に分割することにより、ソース−ドレイン間の電圧
は、２つの接合でそれぞれ約１／２つつ負担される。

この場合、１つの接合に印加される電圧は半減するため
、接合を流れるリーク電流は低下する。こうして、接合
部の抵抗低下か防がれることになる。

従って、全体として、大きなオフ抵抗を保つことができ
るようになる。

（実施例）本発明を実施例について以下に説明する。

本実施例の薄膜半導体装置が有するＣＭＯＳインバータ
の平面構造の一例を第１図に示す。

このＣＭＯＳインバータが、第３図に示す従来のＣＭＯ
Ｓインバータと構造上界なる主要な点は、本実施例のｎ
型ＴＦＴ５のケート電極７が２本に分割されている点で
ある。ケート電極７の分割された部分（ゲート電極部分
７ｉ及び７ｂ）は、チャネル長方向に、間隔をもって配
されている。

第１図の線Ａ−Ａ’　に沿った断面の構造が、第２図に
示されている。

以下、第２図を参照しながら、製造工程に即して、本実
施例におけるＣＭＯＳインバータの構成を説明する。

最初に、ガラス、石英等の透明の絶縁性基板１５上の全
面に、ＣＶＤ法によって多結晶シリコン薄膜を８０ｎｍ
の厚みで形成した。この多結晶シリコン薄膜は、後にｎ
型ＴＦＴ５のチャネル領域１６、ソース領域（ソース電
極）２５、ドレイン領域（ドレイン電極）２６、チャネ
ル層１６の間のドーピングされた部分２９、及びｐ型Ｔ
ＦＴ６のチャネル領域３０、ソース領域（ソース電極）
２８、ドレイン領域（ドレイン電極）２７となるもので
ある。

この多結晶シリコン薄膜にＳｔ＋イオンを注入して非晶
質化した後、窒素雰囲気中でアニールすることにより、
大きな結晶粒径を有する多結晶ンリコン薄膜を得た。

なお、基板としては、上記の絶縁性透明基板以−１１＝外にも、半導体基板上に絶縁膜を形成したものも用いる
ことができる。

次に、上記多結晶／リコン薄膜を、第１図に示されるよ
うな矩形形状を有する多結晶シリコン薄膜５０及び６０
にパターニングした。ｎ型ＴＦＴ５及びｐ型ＴＦＴ６の
チャネル幅は、ＣＭＯＳインバータに要求される駆動能
力を勘案して決められる。本実施例では、とちらも２０
μｍとした。

その後、ＣＶＤ法によって、ゲート絶縁膜となる酸化膜
１７を１１００ｎの厚みで形成した。酸化膜１７の形成
は、スパッタリング法による堆積、あるいは上記多結晶
シリコン薄膜５０及び６０の上面を熱酸化することによ
っても形成することができる。

更にその上に、ＣＶＤ法により多結晶ンリコン薄膜を形
成し、拡散法によって不純物（ドーパント）のドーピン
グを行って低抵抗化した。このドーピングはイオン注入
法によって行うことも可能である。本実施例では、この
多結晶シリコン薄膜の厚さを４５０ｎｍとした。

この多結晶シリコン薄膜をパターニングすることにより
、両ＴＦＴ５．６のゲート電極７．８を形成した。ｎ型
ＴＦＴ５のゲート電極７は、２本のゲート電極部分７ａ
及び７ｂを有する形状にパターニングした。２つのゲー
ト電極部分７ａ及び７ｂは、チャネル長方向に間隔をも
って配された。

各デー１−電極部分７ａ又は７ｂの幅（チャネル長方向
の長さ）を各々４μｍ（合計８μｍ）とした。

なお、ｐ型ＴＦＴ６のゲート電極の幅は８μｍとした。

ｎ型ＴＦＴ５の２つのゲート電極部分７ａ及び７ｂには
、共に等しい電圧が印加されるように、入力端子３から
延びるゲートｉｌｌ極７が途中で、枝わかれしている（
第１図参Ｐ、）。しかし、ゲート電極７の形状は、必ず
しも、枝状に分割されている必要はなく、各々の枝状の
ゲート電極部分７ａ及び７ｂの先端が、チャネル領域の
外で、互いに接続された形状であってもよい。また、ケ
ート電極７は、独立したケート電極部分７ａ及び７ｂに
完全に分割され、その上に絶縁膜を介して形成さ＝１３
＝れたＡ１等の配線により互いに電気的に接続される構造
を有していてもよい。

次に、多結晶シリコン薄膜５０において、ｎ型ＴＦＴ５
のソース領域２５、ドレイン領域２６、及び２つのケー
ト電極部分７ａ及び７ｂに挟まれた領域２９に、イオン
注入法によってｎ型不純物をドーピングした。このイオ
ン注入は、ゲート電極部分７ａ及び７ｂをマスクとして
行われた。このイオン注入によって、ｎ型ＴＦＴ５のチ
ャネル領域１６は、チャネル長方向に間隔をもって配さ
れた２つのチャネル領域部分１６ａ及び１６ｂに分割さ
れた。また、ソース領域２５及びドレイン領域２６の形
成と同様にして、領域２９が自己整合的に形成されたた
め、チャネル領域部分１６ａ及び１６ｂの各々は、ゲー
ト絶縁膜１７を介してゲート電極部分７ａ及び７ｂの各
々に対向するように配置している。

このようにして形成された領域２９は、ソース領域２５
及びドレイン領域２６と同じ導電型である。一方、チャ
ネル領域部分］、　６　ａ及び１６ｂとはｎ型不純物は
ドープされていないため、領域２９とチャネル領域部分
１６ａ及び１６ｂとの間には、接合が形成された。

次に、多結晶シリコン薄膜６０に於いて、ｐ型ＴＦＴ６
のソース領域２８及びドレイン領域２７に、ゲート電極
８をマスクしてイオン注入を行うことにより、ｎ型不純
物をドーピングした。

なお、ｎ型ＴＦＴ５のソースドレインを形成するための
イオン注入を行うときは、ｐ型ＴＦＴ６が形成されるべ
き部分を覆うレジストが注入マスクとして形成され、ｐ
型ＴＦＴ６のソースドレインを形成するためのイオン注
入を行うときは、ｎ型ＴＦＴ５が形成されるべき部分を
覆うレジストが注入マスクとして形成された。

基板」二の全面にＣＶＴ）法によってンリコン酸化膜又
はシリコン窒化膜を７００ｎｍの厚みで形成し、絶縁層
２０とした。

次に、第１図に示す位置にコンタクトホール９．１０．
１１．１２及び１３を形成した。第２図に示すように、
フンタクトホール９．１０．１１及び１２は、絶縁層２
０及び前述のゲート絶縁膜１７を貫通してゲート電極７
及び８に達するように形成された。また、入力端子のコ
ンタクトホール１３は、絶縁層２０を貫通して形成され
た。

次に、Ｌ電位供給端子１、Ｈ電位供給端子２、入力端子
３及び出力端子４を、Ａ１等の低抵抗金属膜により形成
した。端子１はコンタクトホール９を通じてｎ型ＴＦＴ
５のソース領域２５に接続された。端子２はコンタクト
ホール１２を通じてｐ型ＴＦＴ６のソース領域２８に接
続され、端子３はコンタクトホール１３を通じてｎ型及
びｐ型ＴＦＴ５．６のゲート電極７．８に接続された。

また、端子４はコンタクトホール１０．１１を通じてＩ
ｌ型及びｐ型のＴＰＴのドレイン領域２６．２７に１妾
続された。

上記ＣＭＯＳインバータを構成するｎ型ＴＦＴ５につい
て、オフ時のリーク電流を測定した結果を第４図に点線
で示す。

従来のｎ型ＴＦＴ３５ては（実線）、ｖｎｓか１５Ｖ以
上になるとリーク電流か大きく増加し、■ｏｓ＝　２０
　Ｖでは約１０　μＡ　（１０−６Ａ）の電流か流れて
いるのに対し、本実施例のインバータのｎ型ＴＦＴ５で
はＶＤＳか２０Ｖのときてもリーク電流は十分低いレベ
ルに抑えられている。これは、本発明のＴＰＴではＶＯ
Ｓか２つの接合により分割して負担されるため、接合リ
ーク電流が低減され、ＴＰＴのオフ抵抗が全体として低
下しないためである。

また、Ｖｏし一２０Ｖのときの伝達特性を第５図に点線
で示す。第３図に示す従来のインバータでは入力電圧Ｖ
ＩＮがｏ■のときの出力電圧ＶＯＩＪＴの値は２０Ｖ以
下でしかなかった（実線）のに対し、本実施例のインバ
ータでは正しく　２０Ｖの値が出力され、正常なインバ
ータ特性を示している。これは、本実施例ではＶＤＳ＝
　２０　Ｖのときのｎ型ＴＦＴ５を流れるリーク電流が
低く、オフ抵抗が十分に大きいためである。

本実施例においては、ＣＭＯＳインバータを構成する一
対のｎ型及びｐ型ＴＦＴ５．６のチャネル幅を等しく（
２０μｍ）設定したが、ｎ型ＴＦＴ５とｐ型ＴＦＴ６の
特性か対称でない場合には、チャネル幅を変えることに
よって両者間の駆動能力のアンバランスを調整すること
も可能である。

また、本実施例においては両ＴＦＴ５．６のチャネル基
も同じ値（８μｍ）に設定しているが、これも変えるこ
とができる。このように、ｎ型ＴＦＴ５とｐ型ＴＦＴ６
のチャネル基及びチャネル幅をそれぞれ独立に適切な値
に決めることにより、インバータ特性を更に改善するこ
とができる。

また本実施例においては、ｎ型ＴＦＴ５のゲート電極７
を２つのゲート電極部分７ａ及び７ｂに分割した構造と
したか、更に多数のケート電極部分に分割してもよい。

この場合、ソース−ドレイン間に加えられた電圧か、よ
り多くの接合に分割して負担されることになる。このた
め、ソース−ドレイン間の耐圧か更に向上し、より高い
電圧でも正常な動作を行うことのできるＣＭＯＳインバ
ータを得ることかできる。

本実施例においてはＣＭＯＳインバータを構成する一対
のＴＰＴのうち、ｎ型のＴＰＴ５のゲ一ト電極７のみを
分割形状にしたが、ｐ型ＴＦＴ６の方のゲート電極８を
分割形状にすることもできる。この場合、ｐ型ＴＦＴ６
においてもソース、ドレイン間の耐圧特性が向上し、い
っそう良好なインバータ特性を得ることができる。

なお、ＴＰＴの構造としては、ケート電極７及び８が多
結晶ンリコン薄膜５０及び６０の下方（基板側）に設け
られた構造であってもよい。ただし、この場合、ソース
領域２５及び２８、ドレイン領域２６及び２７等の形成
は、ケート電極７又は８をマスクとして自己整合的に行
うことができないため、マスクパターンを形成して行う
必要がある。

（発明の効果）本発明の薄膜半導体装置は、高いソース−ドレイン間電
圧に対しても、リーク電流が抑えられ、大きなオフ抵抗
を保つことかできる薄膜トランジスタを有している。こ
れにより、誤動作を起こすことのない、伝達特性に優れ
たインバータ機能が発揮される。

一１９＝従って、本発明の薄膜半導体装置は、特にアクティブマ
）　ＩＪクス型液晶表示装置の比較的高い電圧が印加さ
れる駆動回路に適している。

【図面の簡単な説明】

第１図は本発明の実施例の薄膜半導体装置を示す平面図
、第２図は第１図中のＡ−Ａ’線断面図、第３図は従来
の薄膜半導体装置を示す平面図、第４図は薄膜トランジ
スタのＴＤ−Ｖｎｓ特性（Ｖａｓ＝ＯＶ）を示すグラフ
、第５図は実施例のＣＭＯＳインバータ（点線）及び従
来のＣＭＯＳインバータ（実線）のＶｕｃ＝２０Ｖにお
ける伝達特性を示すグラフである。１．３１・・・ＣＭＯＳインバータのＬレベル電位の端
子、２．３２・・・Ｈレベル電位の端子、３．３３・・
・入力端子、４．３４・・・出力端子、５．３５・・・
ｎ型ＴＦＴ、６．３６　・ｐ型ＴＦＴ、７．３７　・・
・ｎ型ＴＦＴのゲート電極、７ａ、７ｂ・・・ゲート電
極部分、８．３８・・・ｐ型ＴＦＴのゲート電極、９〜
１３．３９〜４３・・・フンタクトホール、１４・・・
ｐ型ＴＦＴのチャネル領域、１５・・・基板、１６・・
・ｎ型ＴＦＴのチャネル領域、１６ａ、１６ｂ・・・チ
ャネル領域部分、１７・・・ゲート絶縁膜、２０・・・
層間絶縁膜、２５・・・ｎ型ＴＦＴのソース領域（電極
）、２６・・・ｎ型ＴＦＴのドレイン領域（電極）、２
７・・・ｐ型ＴＦＴのドレイン領域（電極）、２８・・
・ｐ型ＴＦＴのソース領域（電極）、５０及び６０・・
・多結晶シリコン薄膜。以上

Claims

【特許請求の範囲】１、一対のｎ型及びｐ型の薄膜トランジスタ素子によっ
て構成されるＣＭＯＳインバータを備えた薄膜半導体装
置であって、少なくとも一方の型の薄膜トランジスタ素子のゲート電
極が、チャネル長方向に間隔をもって配された複数のゲ
ート電極部分を有する薄膜半導体装置。２、前記複数のゲート電極部分を有する前記薄膜トラン
ジスタ素子のチャネル領域は、チャネル長方向に間隔を
もって配された複数のチャネル領域部分を有し、該チャネル領域部分の各々は、該薄膜トランジスタ素子
のゲート絶縁膜を介して該ゲート電極部分の各々に対向
し、該チャネル領域部分に挟まれた領域は、該薄膜トランジ
スタ素子のソース領域及びドレイン領域と同じ導電型で
ある請求項１に記載の薄膜半導体装置。