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Abstract
【解決手段】 複数の画素と、複数の画素を駆動する駆動回路とを備え、前記駆動回路は、V1の基準電圧が印加される第1電源線に、第1の電極が接続されるp型の第1のトランジスタと、第1の電極が、前記第1のトランジスタの第2の電極に接続され、第2の電極が出力端子に接続されるp型の第2のトランジスタと、V2の基準電圧が印加される第2電源線に、第1の電極が接続されるn型の第3のトランジスタと、第1の電極が、前記第3のトランジスタの第2の電極に接続され、第2の電極が出力端子に接続されるn型の第4のトランジスタとを有し、前記第2のトランジスタの制御電極には、Vcpの第1バイアス電圧が印加され、前記第4のトランジスタの制御電極には、Vcnの第2バイアス電圧が印加され、V2<Vcp<V1、V2<Vcn<V1を満たす。
【選択図】 図1
Description
そして、この画素領域には、ゲート線からの走査信号の供給によって作動する薄膜トランジスタ(TFT;Thin Film Transistor)と、この薄膜トランジスタを介してドレイン線からの映像信号が供給される画素電極とを備えている。
この画素電極は、例えば、他方の基板側に形成された対向電極との間に電界を生じせしめ、この電界によってこれら電極の間の液晶の光透過率を制御する。
この液晶表示装置は、各ゲート線のそれぞれに走査信号を供給する走査信号駆動回路、および各ドレイン線のそれぞれに映像信号を供給する映像信号駆動回路を有し、これらの駆動回路は、シフトレジスタを備えている。
このようなポリシリコン型の液晶表示装置では、走査信号駆動回路および映像信号駆動回路を構成する薄膜トランジスタ(例えば、MISトランジスタ)も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。
このようなポリシリコン型の液晶表示装置では、液晶を反転駆動するための高い電圧を必要とする場合がある。
一般に、半導体層として、ポリシリコンを使用する薄膜トランジスタは、ゲート膜をデポジションで形成するため、基本的にゲート耐圧が低いこと、及び貫通電流に対し劣化しやすい等の点で高電圧用途には不向きである。
今後、ポリシリコンを作成するための再結晶化技術が向上することは予測されるが、高性能化とともに高電圧処理が難しくなる可能性が高い。
一方、半導体の分野において、トランジスタの耐圧特性を向上させる技術として、LDD構造とダブルゲート構造が知られている。
しかしながら、LDD構造は、基本的にゲート端部に抵抗をつけることと等価であり、高性能化の妨げとなる。
また、ダブルゲート構造は、ショートチャネル効果等のドレイン−ソース間降伏電圧(BVds)耐性を向上させ、リーク電流を低減することができる。
しかしながら、ダブルゲート構造はBVdsレベルを向上させるが、十分でない場合がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、回路によりトランジスタの高耐圧化を図り、信頼性の向上、あるいは設計・プロセス裕度の拡大を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
前述の目的を達成するために、本発明の表示装置は、複数の画素と、前記複数の画素を駆動する駆動回路とを備え、前記駆動回路は、V1の基準電圧が印加される電源線に、第1の電極が接続される第1のトランジスタと、第1の電極が、前記第1のトランジスタの第2の電極に接続され、制御電極に、Vcのバイアス電圧が印加される第2のトランジスタとを有し、前記第1のトランジスタがオフ状態のときに、前記第2のトランジスタの第2の電極に印加される電圧をV2とするとき、V2<Vc<V1(あるいは、V1<Vc<V2)を満たすことを特徴する。
本発明の一実施例では、0.9×(V1−V2)/2≦Vc≦1.1×(V1−V2)/2、(あるいは、0.9×(V2−V1)/2≦Vc≦1.1×(V2−V1)/2)である。
本発明の表示装置によれば、回路によりトランジスタの高耐圧化を図り、信頼性の向上、あるいは設計・プロセス裕度の拡大を図ることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[本発明の概要]
図8は、従来のCMOSインバータを示す回路図である。
図8に示すように、従来のCMOSインバータは、第1の電源電圧(VDD)と第2の電源電圧(VSS)との間に、p型MOSトランジスタ(以下、単に、PMOSという)(PM1)と、n型MOSトランジスタ(以下、単に、NMOSという)(NM1)とが直列に接続される。
PMOS(PM1)のゲートと、NMOS(NM1)のゲートとが共通に接続され、信号の入力端子(VIN)とされ、また、PMOS(PM1)のドレインと、NMOS(NM1)のドレインとの接続点が、信号の出力端子(VOUT)とされる。
図1は、本発明が適用されるCMOSインバータを示す回路図である。
図1に示すCMOSインバータは、PMOS(PM1)と出力端子(VOUT)との間に、第2のPMOS(PM2)を、NMOS(NM1)と出力端子(VOUT)との間に第2のNMOS(NM2)を接続した点で、図8に示すインバータと相異する。
これらのVCBP,VCBN,VCBの固定バイアス電圧は、第1の電源電圧(VDD)より低く、第2の電源電圧(VSS)より高い電圧(即ち、VSS<VCBP<VDD、VSS<VCBN<VDD、VSS<VCB<VDD)か、あるいは、後述するパルスとする。
図2において、VSS=0V、VCB=VDD/2、VIN=VSS=0Vとした場合について考える。
図8に示すインバータでは、VIN=0Vより、PMOS(PM1)はON状態、NMOS(NM1)はOFF状態となるので、VOUT=VDDとなる。
したがって、NMOS(NM1)のソース−ドレイン間、およびゲート−ドレイン間には、VDD−0=VDDの電圧が掛かることになり、VDDの電圧によっては、トランジスタ劣化状態となる可能性が高い。
しかしながら、NMOS(NM2)のゲート電圧がVDD/2であるから、NMOS(NM2)の閾値電圧を(Vth)とすると、NMOS(NM2)のソース電圧(即ち、NMOS(NM1)のドレイン電圧)は、VDD/2−Vthとなる。
したがって、NMOS(NM1)のソース−ドレイン間、及びゲート−ドレイン間電圧は、VDD/2−Vthとなり、ドレイン−ソース間降伏電圧(BVds)に対して裕度の高い構成となり得る。
同様に、NMOS(NM2)のソース−ドレイン間電圧は、{VDD−(VDD/2−Vth)}=VDD/2+Vthとなり、ゲート−ドレイン間電圧は、VDD−VDD/2=VDD/2となるため、通常のインバータ構成に対してドレイン電圧裕度の高い動作となる。結果として、同じ電圧耐性を持つトランジスタを用いても、より高い電圧まで処理できることになる。
さらに、PMOS(PM2)のゲート電圧がVDD/2であるから、PMOS(PM2)の閾値電圧を(Vth)とすると、PMOS(PM2)のソース電圧(即ち、PMOS(PM1)のドレイン電圧)は、VDD/2+Vthとなる。
したがって、PMOS(PM1)のソース−ドレイン間、及びゲート−ドレイン間電圧は、{VDD−(VDD/2+Vth)}=VDD/2−Vthとなり、PMOS(PM2)のソース−ドレイン間電圧は、VDD/2+Vthとなり、ゲート−ドレイン間電圧は、(VDD/2−0)=VDD/2となる。
この場合に、図1に示すように、NMOS(NM2),PMOS(PM2)のゲート電圧を独立に設定できるようにすることにより、よりきめの細い対応ができる。
さらに、図3に示すように、入力端子(VIN)に入力される信号のHighレベル(以下、単に、Hレベルという)、あるいは、Lowレベル(以下、単に、Lレベルという)に合わせて、固定バイアス電圧(VCB)をパルス化することで、高耐圧化と高速化を両立することができる。
しかし、VIN=VDD、VOUT=0Vに切り替わった場合は、NMOS(NM1)はON状態となり、VOUTはVDDから0Vへとディスチャージが行われるが、その際、NMOS(NM2)のゲートにはなるべく高い電圧をかけたほうが高速にディスチャージが行われる。
そこで、NMOS(NM1)がON状態となるときには、NMOS(NM1)がOFF状態の時よりも、NMOS(NM2)のバイアス電圧VCBを大きくしてやれば、高速化が可能となる。
PMOS(PM1)とPMOS(PM2)に関しては、NMOS(NM1)とNMOS(NM2)の場合と逆にすればよい。すなわち、PMOS(PM1)がON状態となるときには、PMOS(PM1)がOFF状態の時よりも、PMOS(PM2)のバイアス電圧VCBを小さくしてやれば、高速化が可能となる。
そこで、図3のようにNMOS(NM1)、PMOS(PM1)のON状態、OFF状態の変化(すなわち、入力端子(VIN)に入力される信号のレベルの変化)に同期して、バイアス電圧(VCB)をパルス化し、大きさを変化させている。
例えば、VCBをVDD/3と2VDD/3の組合せで変化させたり、VDD/4と3VDD/4の組合せで変化させる。
なお、VDD/4などの数値は厳密な値である必要は無く、±10%の誤差の範囲で変更しても構わない。図1の場合も同様に変化させてやればよい。
例えば、PMOS(PM1)がOFF状態ではバイアス電圧VCBPをVDD/2(あるいはもっと高い電圧)とし、PMOS(PM1)がON状態ではPMOS(PM1)がOFF状態の時よりもバイアス電圧VCBPを低い電圧、例えば、VDD/3やVDD/4などに変化させる。
同様に、NMOS(NM1)がOFF状態ではバイアス電圧VCBNをVDD/2(あるいはもっと低い電圧)とし、NMOS(NM1)がON状態ではNMOS(NM1)がOFF状態の時よりもバイアス電圧VCBNを高い電圧、例えば、2VDD/3や3VDD/4などに変化させる。
尚、ここで説明した具体的数値についても±10%の誤差の範囲で変更しても構わない。
図4は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図4に示すように、本実施例のアクティブマトリクス型液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、y方向に並べて設けられx方向に延びるn本のゲート線(X1,X2,...,Xn)と、x方向に並べて設けられy方向に延びるm本のドレイン線(Y1,Y2,...,Ym)とを有する。
ゲート線(または、走査線ともいう)とドレイン線(映像線ともいう)とで囲まれた領域が画素領域であり、1つの画素領域には、ゲートがゲート線に、ドレイン(または、ソース)がドレイン線に、およびソース(または、ドレイン)が画素電極に接続される薄膜トランジスタ(Tnm)が設けられる。さらに、画素電極と共通電極(COM)との間には保持容量(Cnm)が設けられる。
各ゲート線(X1,X2,...,Xn)は、走査信号駆動回路(XDV)に接続され、走査信号駆動回路(XDV)により、ゲート信号を、X1からXnのゲート線に向かって、あるいは、XnからX1のゲート線に向かって順次供給する。
スイッチ素子(S1,S2,...,Sm)のソース(または、ドレイン)は、映像信号線(DATA)に、ゲートは映像信号駆動回路(YDV)に接続される。
映像信号駆動回路(YDV)により、S1からSmのスイッチ素子に向かって、あるいは、SmからS1のスイッチ素子に向かって順次走査する。
本実施例では、走査信号駆動回路(XDV)および映像信号駆動回路(YDV)の薄膜トランジスタは、半導体層が多結晶シリコン(ポリシリコン)で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。
さらに、走査信号駆動回路(XDV)および映像信号駆動回路(YDV)が、前述の図1、図2に示すCMOS回路を有する。
なお、前述の説明では、本発明をCMOS回路に適用した場合について説明したが、本発明は、NMOS、あるいは、PMOSのみから成る回路にも適用可能である。
以下、NMOS型単チャネル回路シフトレジスタに本発明を適用した実施例について説明する。
図5に示すシフトレジスタは、縦続接続されたn個の基本回路で構成される。
各基本回路は、第1のNMOS(NMn1)を有し、このNMOS(NMn1)のゲートには、前段のシフト出力が印加される。なお、1段目のNMOS(NM11)のゲートには、例えば、振幅Vφの入力パルス(φIN)(スタートパルスとも呼ばれる。)が印加される。この第1のNMOS(NMn1)はセット用トランジスタ(あるいは、ドライブトランジスタ)である。
第1のNMOS(NMn1)の中の奇数番目のNMOSのソースは、クロック信号(φ1)が供給される第1のクロック信号線に、偶数番目のNMOSのソースは、クロック信号(φ2)が供給される第2のクロック信号線に接続される。
ここで、クロック信号(φ1)と、クロック信号(φ2)とは互いに逆相であり、同一周期で、位相が逆相の信号である。なお、クロック信号(φ1,φ2)の振幅はVφとされる。
NMOS(NMn1)のドレインが、各基本回路の外部出力端子(OUTn)に接続される。これは各段のシフト出力でもある。さらに、NMOS(NMn1)のドレインに、ダイオード接続された第2のNMOS(NMn2)が接続され、このNMOS(NMn2)の出力が、次の段に出力される。
ノード(Nn)と、VSSの電源電圧が供給される電源線との間には、第3のNMOS(NMn3)と第4のNMOS(NMn4)とが直列に接続される。NMOS(NMn4)のゲートには、VCの固定バイアス電圧が印加される。VSSは、例えば、0Vである。
NMOS(NMn3)のゲートには、後段のシフト出力がダイオードを介して印加される。具体的には、2段目以降の基本回路では、NMOS(NMn1)のドレインに接続される、ダイオード接続された第6のNMOS(NMn6)を介して、各段のシフト出力が前段のNMOS(NMn3)のゲートに印加される。これにより、NMOS(NMn3)は、リセット用トランジスタとして働く。
NMOS(NMn3)のゲートと、VSSの電源電圧が供給される電源線との間には、第5のNMOS(NMn5)と容量素子(Cn)とが接続され、NMOS(NMn5)のゲートには、前段の第3のNMOS(NMn3)のドレイン電圧が印加される。
なお、1段目のNMOS(NM15)のゲートには、入力パルス(φIN)が印加される。
時刻t1で、クロック(φ1)が、HレベルからLレベル、クロック(φ2)が、LレベルからHレベルに変化する際に、時刻t0と時刻t1の間で、入力パルス(φIN)がLレベルからHレベルに変化しているので、NMOS(NM15)がON状態となり、ノード(P1)の電圧(VP1)がLレベルとなるので、NMOS(NM13)がOFF状態となり、ノード(N1)がフローティング状態となっている。
同時に、ダイオード接続されたNMOS(NM00)により、ノード(N1)の電圧(VN1)は、Hレベル(厳密には、VN1=Vφ−Vth)になる。
VN1(=Vφ−Vth)>Vth(NMOS(NM11))となるように設定していると、NMOS(NM11)もON状態になる。
さらに、VN1(=Vφ−Vth)>Vth(NMOS(NM25))となるように設定していると、NMOS(NM25)がON状態となり、ノード(P2)の電圧(VP2)がLレベルとなるので、NMOS(NM23)がOFF状態となり、ノード(N2)がフローティング状態になる。
この時点で、ドレインに、クロック信号(φ1,φ2)が印加されるNMOS(NMn1)のうち、NMOS(NM11)と、NMOS(NM21)のゲートのみがフローティング状態になる。
このとき、NMOS(NM11)がON状態なので、ノード(M1)の電圧が上昇し、容量素子(Cb1)のブートストラップ効果により、ノード(M1)の電圧(VM1)はVφとなる。
この時、ノード(N1)は昇圧により、電圧(VN1)が、VN1=(Vφ−Vth)+Vφ(Cb/(Cb+Cs))まで上昇するが、入力パルス(φIN)が、Hレベルで、NMOS(NM13)のゲートがVSS(=GND)になっているので、NMOS(NM13)は、強制的に、OFF状態を維持する。
なお、Cbは、容量素子(Cb1)の容量(ブートストラップ容量)、Csは、ノード(N1)の全ての容量からブートストラップ容量(Cb)をひいたもので、いわゆる寄生容量と称されるものである。
そして、ダイオード接続されたNMOS(NM12)により、ノード(N2)の電圧(VN2)がVN2=Vφ−Vthになる。
これにより、このVN2の電圧がゲートに印加されるNMOS(NM21)がON状態となるとともに、このVN2の電圧がゲートに印加されるNMOS(NM35)がON状態となり、ノード(P3)の電圧(VP3)がLレベルとなるので、NMOS(NM33)がOFF状態になり、ノード(N3)がフローティング状態になる。
クロック(φ1)が、HレベルからLレベルになると、ノード(M1)の電圧(VM1)はLレベルになるが、ノード(N2)は、Hレベルが維持される。
また、クロック(φ2)が、LレベルからHレベルに変化することにより、ON状態にあるNMOS(NM21)を介して、ノード(M2)の電圧(VM2)は、Vφになる。
これにより、ダイオード接続されたNMOS(NM22)により、ノード(N3)の電圧(VN3)がVN3=Vφ−Vthになり、このVN3の電圧がゲートに印加されるNMOS(NM31)がON状態となるとともに、このVN3の電圧がゲートに印加されるNMOS(NM45)がON状態となり、ノード(P4)の電圧(VP4)がLレベルとなるので、NMOS(NM43)がOFF状態になり、ノード(N4)がフローティング状態になる。
同時に、ダイオード接続されたNMOS(NM26)により、ノード(P1)の電圧(VP1)がVP1=Vφ−Vthとなり、このVP1の電圧が、ゲートに印加されるNMOS(NM13)がON状態になる。
これにより、ノード(N1)の電圧(VN1)がVSSの電圧となるので、NMOS(NM11)は、強制的にOFF状態となる。
ノード(P1)の電圧(VP1)は、容量素子(C1)により保持されるので、以降、ノード(N2)の電圧(VN2)が、Lレベルとなっても、ノード(P1)がHの状態を維持する。
すなわち、再度、入力パルス(φIN)が、Hレベルになるまで、NMOS(NM11)ゲートにVSSの電圧が印加されるので、NMOS(NM11)はOFF状態を維持する。なお、容量素子(C1)は、寄生容量で代用することも可能である。
クロック(φ2)が、HレベルからLレベルに変化することにより、ノード(M2)の電圧(VM2)はLレベルになるが、ノード(N3)は、Hレベルが維持される。
クロック(φ1)が、Hレベルとなることにより、ON状態にあるNMOS(NM31)介して、ノード(M3)の電圧(VM3)はVφになり、ダイオード接続されたNMOS(NM32)により、ノード(N4)の電圧(VN4)がVN4=Vφ−Vthになる。
これにより、このVN4の電圧がゲートに印加されるNMOS(NM41)がON状態となるとともに、このVN4の電圧がゲートに印加されるNMOS(NM55)がON状態となり、ノード(P5)の電圧(VP5)がLレベルとなるので、NMOS(NM53)がOFF状態になり、ノード(N5)がフローティング状態になる。
同時に、ダイオード接続されたNMOS(NM36)により、ノード(P2)の電圧(VP2)がVP2=Vφ−Vthとなり、このVP2の電圧が、ゲートに印加されるNMOS(NM23)がON状態になる。
これにより、ノード(N2)の電圧(VN2)がVSSの電圧となるので、NMOS(NM21)は、強制的に、OFF状態となる。
ノード(P2)の電圧VP2は、容量素子(C2)により保持されるので、以降、ノード(N3)の電圧(VN3)が、Lレベルとなっても、ノード(P2)がHの状態を維持する。
すなわち、再度、ノード(N1)が、Hレベルになるまで、NMOS(NM21)ゲートにVSSの電圧が印加されるので、NMOS(NM21)はOFF状態を維持する。
以降、前述した動作が順次繰り返されてシフトレジスタが動作していく。
そして、NMOS(NMn4)のゲートには、VCの固定バイアス電圧が印加される。
したがって、NMOS(NMn4)が無い場合には、例えば、時刻t2で、クロック(φ1)が、LレベルからHレベルに変化し、ノード(N1)の電圧(VN1)が、VN1=(Vφ−Vth)+Vφ(Cb/(Cb+Cs))まで上昇すると、NMOS(NMn3)のドレイン電圧がVφ以上になり、ドレイン−ソース間降伏電圧(BVds)耐性的に不利になる。
しかしながら、本実施例では、NMOS(NMn4)を設け、NMOS(NMn4)のゲートに、VCの固定バイアス電圧が印加するようにしたので、前述の[本発明の概要]で述べた理由により、例えば、NMOS(NMn3)のドレイン電圧をVCのバイアス電圧以下(VC−Vth)とすることが可能である。
この結果、回路全体のドレイン−ソース間降伏電圧(BVds)耐性を向上させることが可能となる。NMOS(NMn5)についても同様に、ドレイン−ソース間降伏電圧(BVds)耐性を向上させることが可能となる。
なお、ノード(Nn)の生じる最大電圧を、VN(max){VN(max)=(Vφ−Vth)+Vφ(Cb/(Cb+Cs))}とするとき、VCのバイアス電圧は、VN(max)の電圧より低く、VSSの電圧よりも高い電圧{即ち、VSS<VC<VN(max)}であり、例えば、VC=Vφとされる。
また、±10%の誤差を見込んで、0.9×Vφ≦VC≦1.1×Vφでもよく、さらに、0.9×(VN(max)−VSS)/2≦VC≦1.1×(VN(max)−VSS)/2でもよい。
なお、VCのバイアス電圧は、前述の[本発明の概要]と同様にパルス動作とし、よりきめの細かい、動作改善をすることも可能である。
図7に示すシフトレジスタは、図5に示すシフトレジスタにおいて、ダイオード接続されたNMOS(NM47,NM57,NM67,NM77,……)を介して、入力パルス信号(φIN)を、ノード(P2,P3,P4,P5,……)に印加するようにしたものである。
これらのNMOS(NM47,NM57,NM67,NM77,……)は、入力パルス信号(φIN)が、Hレベルになったときに、フローティング状態のノード(P2,P3,P4,P5,……)のHレベルを再補強し、非選択の入力ゲートの強制OFF状態をより確実なものとすることができる。
また、電源投入時の直後の走査開始等において、通常動作状態と同じ初期化ができる効果も奏する。
また、基本回路の段数をm段とすることで、図4の映像信号駆動回路YDVの中のシフトレジスタとして利用可能である。この場合、外部出力端子(OUT1〜OUTm)に出力される信号は、スイッチ素子(S1〜Sm)のゲートに印加される信号(D1〜Dm)として利用可能である。
尚、基本回路の段数はn段やm段に限られず、さらに段数を増やして最初、あるいは最後の1段以上をダミーとしても良い。
なお、前述した実施例では、シフトレジスタを構成する薄膜トランジスタとして、n型トランジスタを使用する場合について説明したが、各信号のHレベル、Lレベルの絶対電位を逆転させて用いることにより、シフトレジスタを構成する薄膜トランジスタとして、p型トランジスタを使用することも可能である。
また、前述した実施例では、薄膜トラジスタとして、ゲート絶縁膜が、例えば、SiO2からなるMOSトランジスタとして示したものであるが、該ゲート絶縁膜が、例えば、SiNからなるものであってもよいことはいうまでもない。
さらに、前述した実施例では、液晶表示装置に使用されるシフトレジスタについて説明したが、本発明は、これに限定されることなく、例えば、EL表示装置などの他の表示装置に使用されるシフトレジスタにも適用できることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
Y1,Y2,...,Ym ドレイン線(または、映像線)
Tnm 薄膜トランジスタ
Cnm 保持容量
S1,S2,...,Sm スイッチ素子
DATA 映像信号線
XDV 走査信号駆動回路
YDV 映像信号駆動回路
COM 共通電極
Cbn,Cn 容量素子
PMn p型MOSトランジスタ
NMn,NMnm n型MOSトランジスタ
Nn,Mn,Pn ノード
Claims (13)
- 複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、V1の基準電圧が印加される電源線に、第1の電極が接続される第1のトランジスタと、
第1の電極が、前記第1のトランジスタの第2の電極に接続され、制御電極に、Vcのバイアス電圧が印加される第2のトランジスタとを有し、
前記第1のトランジスタがオフ状態のときに、前記第2のトランジスタの第2の電極に印加される電圧をV2とするとき、V2<Vc<V1を満たすことを特徴する表示装置。 - 0.9×(V1−V2)/2≦Vc≦1.1×(V1−V2)/2であること特徴とする請求項1に記載の表示装置。
- 複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、V1の基準電圧が印加される電源線に、第1の電極が接続される第1のトランジスタと、
第1の電極が、前記第1のトランジスタの第2の電極に接続され、制御電極に、Vcのバイアス電圧が印加される第2のトランジスタとを有し、
前記第1のトランジスタがオフ状態のときに、前記第2のトランジスタの第2の電極に印加される電圧をV2とするとき、V1<Vc<V2を満たすことを特徴する表示装置。 - 0.9×(V2−V1)/2≦Vc≦1.1×(V2−V1)/2であること特徴とする請求項3に記載の表示装置。
- 複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、V1の基準電圧が印加される第1電源線に、第1の電極が接続される第1導電型の第1のトランジスタと、
第1の電極が、前記第1のトランジスタの第2の電極に接続され、第2の電極が出力端子に接続される第1導電型の第2のトランジスタと、
V2の基準電圧が印加される第2電源線に、第1の電極が接続される前記第1導電型とは異なる第2導電型の第3のトランジスタと、
第1の電極が、前記第3のトランジスタの第2の電極に接続され、第2の電極が出力端子に接続される第2導電型の第4のトランジスタとを有し、
前記第2のトランジスタの制御電極には、Vcpの第1バイアス電圧が印加され、
前記第4のトランジスタの制御電極には、Vcnの第2バイアス電圧が印加され、
V2<Vcp<V1、V2<Vcn<V1を満たすことを特徴する表示装置。 - 前記第2のトランジスタの制御電極と、前記第4のトランジスタの制御電極は、バイアス電源線に接続され、
前記第1のトランジスタ、あるいは、前記第3のトランジスタのオフ状態に合わせて、 前記バイアス電源線に、Vcpの第1バイアス電圧、あるいは、Vcnの第2バイアス電圧を印加することを特徴とする請求項5に記載の表示装置。 - 0.9×(V1−V2)/2≦Vcp≦1.1×(V1−V2)/2、かつ、0.9×(V1−V2)/2≦Vcn≦1.1×(V1−V2)/2であること特徴とする請求項5に記載の表示装置。
- 複数の画素と、
前記複数の画素を駆動する駆動回路とを備え、
前記駆動回路は、単チャネルシフトレジスタを有し、
前記単チャネルシフトレジスタは、多段に縦続接続されるn(n≧2)個の基本回路を有し、
前記基本回路は、V1の基準電圧が印加される電源線に第1の電極が接続される第1のトランジスタと、
第1の電極が、前記第1のトランジスタの第2の電極に接続され、制御電極に、Vcのバイアス電圧が印加される第2のトランジスタとを有し、
前記第1のトランジスタがオフ状態のときに、前記第2のトランジスタの第2の電極に印加される最大電圧をV2とするとき、V1<Vc<V2を満たすことを特徴する表示装置。 - 0.9×(V2−V1)/2≦Vc≦1.1×(V2−V1)/2であること特徴とする請求項8に記載の表示装置。
- 各基本回路は、制御電極が、前記第2のトランジスタの第2電極に接続されるセット用トランジスタと、
前記セット用トランジスタの第2電極と制御電極との間に接続される容量素子とを有し、
前記セット用トランジスタの第2電極から、各段のシフト出力が出力され、
奇数番目の基本回路の前記セット用トランジスタの第1の電極は、第1のクロックが印加される第1のクロック信号線に接続され、
偶数番目の基本回路の前記セット用トランジスタの第1の電極は、第2のクロックが印加される第2のクロック信号線に接続され、
前記第1のクロックと前記第2のクロックとは、同一周期で、位相が異なっており、
前記セット用トランジスタの制御電極と、前記第2のトランジスタの第2電極との接続点に、入力パルスあるいは前段のシフト出力がダイオードを介して印加されることを特徴とする請求項8または請求項9に記載の表示装置。 - 前記第1のトランジスタの制御電極には、第2のダイオードを介して、次段の基本回路のシフト出力が印加されることを特徴とする請求項10に記載の表示装置。
- 前記第1のトランジスタの第1の電極と、制御電極との間に接続される第3のトランジスタを有し、
前記第3のトランジスタの制御電極には、入力パルス、あるいは前段の前記第1のトランジスタの第2電極と前記第2のトランジスタの第1電極との接続点の電圧が印加されることを特徴とする請求項11に記載の表示装置。 - 前記第1のクロックおよび第2のクロックの振幅をVφとするとき、0.9×Vφ≦Vc≦1.1×Vφであること特徴とする請求項10ないし請求項12のいずれか1項に記載の表示装置。
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