CN1713266A - 显示装置 - Google Patents

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Abstract

本发明提供一种显示装置，利用电路谋求晶体管的高耐压化，谋求可靠性的提高或设计、工艺裕度的扩大。该显示装置包括多个像素和驱动多个像素的驱动电路；上述驱动电路包括：第1电极连接在被施加基准电压V1的第1电源线上的p型第1晶体管，第1电极连接在上述第1晶体管的第2电极上、第2电极连接在输出端子上的p型第2晶体管，第1电极连接在被施加基准电压V2的第2电源线上的n型第3晶体管，以及第1电极连接在上述第3晶体管的第2电极上、第2电极连接在输出端子上的n型第4晶体管；对上述第2晶体管的控制电极施加第1偏压(Vcp)，对上述第4晶体管的控制电极施加第2偏压(Vcn)，并满足V2＜Vcp＜V1，V2＜Vcn＜V1。

Description

显示装置
技术领域
本发明涉及一种显示装置，特别是涉及对在其基板面上形成了显示驱动电路的有源矩阵式显示装置用之有效的技术。
背景技术
例如，将薄膜晶体管(TFT：Thin Film Transistor)作为有源元件使用的有源矩阵液晶显示装置，在中间隔着液晶相对配置的基板中的一个基板的液晶侧的面上，具有由在x方向延伸、在y方向并列设置的栅极线和在y方向延伸、在x方向并列设置的漏极线包围的像素区域。
并且，该像素区域包括：根据来自栅级线的扫描信号进行动作的薄膜晶体管(TFT：Thin Film Transistor)和通过该薄膜晶体管提供来自漏极线的影像信号的像素电极。
该像素电极，例如，与形成在另一基板侧的对置电极之间产生电场，利用该电场控制这些电极间的液晶的光透射率。
该液晶显示装置具有给各栅极线分别提供扫描信号的扫描信号驱动电路和给各漏极线分别根提供影像信号的影像信号驱动电路，这些驱动电路包括移位寄存器。
构成上述有源元件的薄膜晶体管的半导体层由多晶硅(多晶硅；p-Si)形成，这样的多晶硅型液晶显示装置已为公众所知。
在这样的多晶硅型液晶显示装置中，构成扫描信号驱动电路和影像信号驱动电路的薄膜晶体管(例如，MIS晶体管)，也与构成有源元件的薄膜晶体管在同一工序中形成在上述一个基板的面上。
在这样的多晶硅型液晶显示装置中，有时需要用于反转驱动液晶的高电压。
一般地，使用多晶硅作为半导体层的薄膜晶体管，由于栅极膜利用淀积形成，所以基本上，栅极耐压低，并且对于贯通电流，易劣化等，不适合用于高电压。
可以预测今后用于制作多晶硅的再结晶技术将会提高，然而，高性能且高电压处理也很可能变难。
另一方面，在半导体领域中，作为提高晶体管的耐压特性的技术，LDD结构和双栅结构已为公众所知。
发明内容
上述LDD结构，通过降低栅极周围的源极-漏极(所谓扩散层)杂质浓度，提高短沟道效应等的漏极-源极间击穿电压(BVds)耐性。
但是，LDD结构基本上等效于在栅极端部附加电阻，为高性能化的障碍。
另外，双栅结构能够提高短沟道效应等的漏极-源极间击穿电压(BVds)耐性，降低漏电流。
然而，双栅结构虽然会提高BVds电平，但有时不充分。
本发明正是为了解决上述现有技术的问题而完成的，本发明的目的在于提供这样的技术：在显示装置中能利用电路来谋求晶体管的高耐压化，谋求可靠性的提高或设计、工艺裕度的扩大。
通过本说明书的记述和附图将会明确本发明的上述及其它的目的和新特征。
下面，对本申请公开的发明中具有代表性的发明的概要进行简单地说明。
为了达到上述目的，本发明的显示装置的特征在于：包括多个像素和驱动上述多个像素的驱动电路；上述驱动电路包括第1电极连接在施加基准电压V1的电源线上的第1晶体管，以及第1电极连接在上述第1晶体管的第2电极上、控制电极被施加偏压Vc的第2晶体管；设在上述第1晶体管为截止状态时，施加在上述第2晶体管的第2电极上的电压为V2时，满足V2＜Vc＜V1(或V1＜Vc＜V2)。
在本发明的一个实施例中，0.9×(V1-V2)/2≤Vc≤1.1×(V1-V2)/2(或0.9×(V2-V1)/2≤Vc≤1.1×(V2-V1)/2)。
下面，对由本申请公开的发明中具有代表性的发明所取得的效果进行简单地说明。
根据本发明的显示装置，能利用电路来谋求晶体管的高耐压化，谋求可靠性的提高或设计、工艺裕度的扩大。
附图说明
图1是表示应用本发明的CMOS反相器的电路图。
图2是表示图1所示的CMOS反相器中的偏压施加方法的其他例子的电路图。
图3是表示图1所示的CMOS反相器中的偏压施加方法的其他例子的电路图。
图4是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
图5是表示本发明的实施例的有源矩阵式液晶显示装置所应用的移位寄存器的电路图。
图6是图5所示的移位寄存器的时序图。
图7是图5所示的移位寄存器的变形例的电路图。
图8是表示现有的CMOS反相器的电路图。
具体实施方式
以下参照附图，对本发明的实施例进行详细地说明。
此外，在用于说明实施例的全部图中，对于具有同一功能的部分赋予同一符号，并省略其反复的说明。
图8是表示现有的CMOS反相器的电路图。
如图8所示，现有的CMOS反相器，在第1电源电压(VDD)和第2电源电压(VSS)之间，串联连接p型MOS晶体管(以下简称为PMOS)(PM1)和n型MOS晶体管(以下简称为NMOS)(NM1)。
PMOS(PM1)的栅极和NMOS(NM1)的栅极公共连接，作为信号的输入端子(VIN)。另外，PMOS(PM1)的漏极和NMOS(NM1)的漏极的连接点，作为信号的输出端子(VOUT)。
图1是表示应用本发明的CMOS反相器的电路图。
图1所示的CMOS反相器，在PMOS(PM1)与输出端子(VOUT)之间连接有第2 PMOS(PM2)，在NMOS(NM1)与输出端子(VOUT)之间连接有第2 NMOS(NM2)，这一点与图8所示的反相器不同。
这里，如图1所示，对PMOS(PM2)的栅极施加固定偏压(VCBP)，对NMOS(NM2)的栅极施加固定偏压(VCBN)。或者，如图2所示，对PMOS(PM2)的栅极和NMOS(NM2)的栅极施加同一固定偏压(VCB)。
使这些固定偏压VCBP、VCBN、VCB为比第1电源电压(VDD)低且比第2电源电压(VSS)高的电压(即，VSS＜VCBP＜VDD，VSS＜VCBN＜VDD，VSS＜VCB＜VDD)，或者为后述的脉冲。
在图2中，考虑VSS＝0V，VCB＝VDD/2，VIN＝VSS＝0V的情况。
图8所示的反相器，VIN＝0V，从而PMOS(PM1)为导通状态，NMOS(NM1)为截止状态，因此VOUT＝VDD。
所以，在NMOS(NM1)的源极-漏极间、以及栅极-漏极间施加VDD-0＝VDD的电压，晶体管很可能因VDD的电压而变为劣化状态。
另一方面，图2所示的反相器，PMOS(PM1)和PMOS(PM2)为导通状态，NMOS(NM1)和NMOS(NM2)为截止状态，VOUT＝VDD。
但是，因为NMOS(NM2)的栅极电压为VDD/2，所以如果设NMOS(NM2)的阈值电压为(Vth)，则NMOS(NM2)的源极电压(即，NMOS(NM1)的漏极电压)为VDD/2-Vth。
因此，NMOS(NM1)的源极-漏极间、以及栅极-漏极间电压变成VDD/2-Vth，从而能成为这样的结构：对于漏极-源极间击穿电压(BVds)，裕度较高。
同样，NMOS(NM2)的源极-漏极间电压为[VDD-(VDD/2-Vth)]＝VDD/2+Vth，栅极-漏极间电压为VDD-VDD/2＝VDD/2，因此，漏极电压裕度比通常的反相器结构高。结果是：即使使用具有相同耐压性的晶体管，也能够处理更高的电压。
另外，在图2中，如果设VSS＝0V，VCB＝VDD/2，VIN＝VDD，则对于图2所示的反相器，PMOS(PM1)和PMOS(PM2)为截止状态，NMOS(NM1)和NMOS(NM2)为导通状态，VOUT＝0。
并且，因为PMOS(PM2)的栅极电压为VDD/2，所以如果设PMOS(PM2)的阈值电压为(Vth)，则PMOS(PM2)的源极电压(即，PMOS(PM1)的漏极电压)为VDD/2+Vth。
因此，PMOS(PM1)的源极-漏极间和栅极-漏极间电压为[VDD-(VDD/2+Vth)]＝VDD/2-Vth，PMOS(PM2)的源极-漏极间电压为VDD/2+Vth，栅极-漏极间电压为(VDD/2-0)＝VDD/2。
此时，如图1所示，能够单独设定NMOS(NM2)、PMOS(PM2)的栅极电压，从而能够更细致地进行应对。
并且，如图3所示，与输入到输入端子(VIN)的信号的高电平(以下简称为H电平)或低电平(以下简称为L电平)相应地将固定偏压(VCB)脉冲化，从而能够同时实现高耐压化和高速化。
例如，在图2、图3中，当VIN＝0V，VOUT＝VDD时，NMOS(NM1)为截止状态，因此通过对NMOS(NM2)的栅极施加VS S＜VCB＜VDD的偏压VCB，能够防止NMOS(NM1)的劣化。
但是，当切换成VIN＝VDD，VOUT＝0V时，NMOS(NM1)变成导通状态，VOUT从VDD放电到0V。此时，最好对NMOS(NM2)的栅极施加尽量高的电压来进行高速放电。
所以，当NMOS(NM1)为导通状态时，如果使NMOS(NM2)的偏压VCB比NMOS(NM1)为截止状态时大，则能够实现高速化。
至于PMOS(PM1)和PMOS(PM2)，与NMOS(NM1)和NMOS(NM2)的情况相反即可。即，在PMOS(PM1)为导通状态时，如果使PMOS(PM2)的偏压VCB比PMOS(PM1)为截止状态时小，则能够实现高速化。
所以如图3所示，使偏压VCB与NMOS(NM1)、PMOS(PM1)的导通状态、截止状态的变化(即，输入到输入端子(VIN)的信号电平的变化)同步地进行脉冲化，并改变大小。
例如，用VDD/3和2VDD/3的组合来改变VCB，或者用VDD/4和3VDD/4的组合来改变VCB。
此外，VDD/4等数值无需严密的值，也可以在±10％的误差范围内变化。图1的情况也可以同样地变化。
例如，在PMOS(PM1)为截止状态时，使偏压VCBP为VDD/2(或更高的电压)，在PMOS(PM1)为导通状态时，使偏压VCBP变为比PMOS(PM1)为截止状态时低的电压，例如，变为VDD/3或VDD/4等。
同样地，在NMOS(NM1)为截止状态时，使偏压VCBN为VDD/2(或更低的电压)，在NMOS(NM1)为导通状态时，使偏压VCBP变为比NMOS(NM1)为截止状态时高的电压，例如，变为2VDD/3或3VDD/4等。
此外，对于在此说明的具体数值，也可以在±10％的误差范围内变化。
图4是表示本发明的实施例的有源矩阵式液晶显示装置的等效电路的电路图。
如图4所示，本实施例的有源矩阵式液晶显示装置，在中间隔着液晶相对配置的一对基板中的一个基板的液晶侧的面上，包括在y方向并列设置、在x方向延伸的n条栅极线(X1、X2、…、Xn)和在x方向并列设置、在y方向延伸的m条漏极线(Y1、Y2、…、Ym)。
由栅极线(或者也称为扫描线)和漏极线(也称为影像线)所包围的区域是像素区域，在每个像素区域中设置薄膜晶体管(Tnm)，该薄膜晶体管的栅极与栅极线连接，漏极(或源极)与漏极线连接，源极(或漏极)与像素电极连接。并且，在像素电极与公共电极(COM)之间设置保持电容(Cnm)。
各栅极线(X1、X2、…、Xn)与扫描信号驱动电路(XDV)连接，利用扫描信号驱动电路(XDV)，将栅极信号从栅极线X1依次提供到Xn，或者从栅极线Xn依次提供到X1。
各漏极线(Y1、Y2、…、Ym)连接在开关元件(S1、S2、…、Sm)的漏极(或源极)上。
开关元件(S1、S2、…、Sm)的源极(或漏极)连接在影像信号线(DATA)上；栅极连接在影像信号驱动电路(YDV)上。
利用影像信号驱动电路(YDV)，从开关元件S1依次扫描到Sm，或者从开关元件Sm依次扫描到S1。
在本实施例中，扫描信号驱动电路(XDV)和影像信号驱动电路(YDV)的薄膜晶体管，其半导体层由多晶硅(多晶硅)形成，与构成有源元件的薄膜晶体管在同一工序中形成在一个基板的面上。
并且，在扫描信号驱动电路(XDV)和影像信号驱动电路(YDV)中，包括上述图1、图2所示的CMOS电路。
此外，在上述说明中，对将本发明应用于CMOS电路的情况进行了说明，然而，本发明也可以应用于仅由NMOS或PMOS组成的电路。
以下，说明将本发明应用于NMOS型单沟道电路移位寄存器的实施例。
图5是表示本发明的实施例的有源矩阵式液晶显示装置所使用的单沟道移位寄存器的电路图。
图5所示的移位寄存器，由级联连接的n个基本电路构成。
各基本电路包括第1NMOS(NMn1)，对该NMOS(NMn1)的栅极施加前一级的移位输出。此外，对第1级的NMOS(NM11)的栅极施加振幅Vφ的输入脉冲(φIN)(也称为启动脉冲)。该第1NMOS(NMn1)是置位用晶体管(或驱动晶体管)。
第1NMOS(NMn1)中的第奇数个NMOS的源极，连接在提供时钟信号(φ1)的第1时钟信号线上；第偶数个NMOS的源极，连接在提供时钟信号(φ2)的第2时钟信号线上。
这里，时钟信号(φ1)和时钟信号(φ2)彼此反相，是周期相同、相位相反的信号。此外，时钟信号(φ1、φ2)的振幅为Vφ。
NMOS(NMn1)的漏极，连接在各基本电路的外部输出端子(OUTn)上。这也是各级的移位输出。并且，成二极管连接的第2NMOS(NMn2)连接在NMOS(NMn1)的漏极上，该NMOS(NMn2)的输出输出到下一级。
在第1NMOS(NMn1)的漏极与栅极之间连接电容元件(Cbn)。该电容元件(Cbn)起自举(bootstrap)电容的作用。
在节点(Nn)与提供电源电压VSS的电源线之间，串联连接第3NMOS(NMn3)和第4NMOS(NMn4)。对NMOS(NMn4)的栅极施加固定偏压VC。VSS例如是0V。
通过二极管对NMOS(NMn3)的栅极施加后一级的移位输出。具体来讲，对于第2级以后的基本电路，通过连接在NMOS(NMn1)的漏极上的、成二极管连接的第6NMOS(NMn6)，将各级的移位输出施加到前一级的NMOS(NMn3)的栅极。由此，NMOS(NMn3)起到置位用晶体管的作用。
在NMOS(NMn3)的栅极与提供电源电压VSS的电源线之间，连接第5NMOS(NMn5)和电容元件(Cn)，对NMOS(NMn5)的栅极施加前一级的第3NMOS(NMn3)的漏极电压。
此外，对第1级的NMOS(NM15)的栅极施加输入脉冲(φIN)。
以下，利用图6所示的时序图来说明图5所示的移位寄存器的动作。
在时刻t1，时钟(φ1)从H电平变为L电平，时钟(φ2)从L电平变为H电平，此时，因为在时刻t0与时刻t1之间，输入脉冲(φIN)已从L电平变化为H电平，所以NMOS(NM15)为导通状态，节点P1的电压(VP1)变为L电平，因此，NMOS(NM13)变为截止状态，节点N1变为浮置状态。
同时，节点N1的电压(VN1)因成二极管连接的NMOS(NM00)而变为H电平(严格地说是VN1＝Vφ-Vth)。
如果设定成VN1(＝Vφ-Vth)＞Vth(NMOS(NM11))，则NMOS(NM11)也变成导通状态。
并且，如果设定成VN1(＝Vφ-Vth)＞Vth(NMOS(NM25))，则NMOS(NM25)变为导通状态，节点P2的电压(VP2)变为L电平，因此，NMOS(NM23)变为截止状态，节点N2变为浮置状态。
在该时刻，在对漏极施加时钟信号(φ1、φ2)的NMOS(NMn1)中，只有NMOS(NM11)和NMOS(NM21)的栅极为浮置状态。
在时刻t2，时钟(φ1)变为L电平向H电平，时钟(φ2)从H电平变为L电平。
此时，NMOS(NM11)为导通状态，因此，节点(M1)的电压升高，节点(M1)的电压(VM1)因电容元件(Cb1)的自举效应而变为Vφ。
此时，节点(N1)的电压(VN1)因升压而上升到VN1＝(Vφ-Vth)+Vφ(Cb/(Cb+Cs))，然而，由于输入脉冲(φIN)是H电平，NMOS(NM13)的栅极变成了VSS(＝GND)，所以NMOS(NM13)被强制维持截止状态。
此外，Cb是电容元件(Cb1)的电容(自举电容)，Cs是从节点(N1)的全部电容中去掉自举电容(Cb)后的电容，叫做所谓的寄生电容。
从而，节点(N2)的电压(VN2)因成二极管连接的NMOS(NM12)而变成VN2＝Vφ-Vth。
由此，栅极被施加该电压VN2的NMOS(NM21)变为导通状态，并且，栅极被施加该电压VN2的NMOS(NM35)变为导通状态，节点(P3)的电压(VP3)变为L电平，因此，NMOS(NM33)变为截止状态，节点(N3)变为浮置状态。
在时刻t3，时钟(φ1)从电平H变为L电平，时钟(φ2)从电平L变为H电平。
时钟(φ1)从H电平变为L电平后，节点(M1)的电压(VM1)变为L电平，但节点(N2)维持H电平。
另外，由于时钟(φ2)从L电平变为H电平，因此，节点(M2)的电压(VM2)通过处于导通状态的NMOS(NM21)变为Vφ。
由此，节点(N3)的电压(VN3)因成二极管连接的NMOS(NM22)而变为VN3＝Vφ-Vth，栅极被施加该电压VN3的NMOS(NM31)变为导通状态，并且，栅极被施加该电压VN3的NMOS(NM45)变为导通状态，节点(P4)的电压(VP4)变为L电平，因此，NMOS(NM43)变为截止状态，节点(N4)变为浮置状态。
同时，节点(P1)的电压(VP1)因成二极管连接的NMOS(NM26)而变为VP1＝Vφ-Vth，栅极被施加该电压VP1的NMOS(NM13)变为导通状态。
由此，节点(N1)的电压(VN1)变为电压VSS，因此，NMOS(NM11)被强制变成截止状态。
节点(P1)的电压(VP1)，由电容元件(C1)保持，因此，以后即使节点(N2)的电压(VN2)变为L电平，节点(P1)也维持H状态。
即，NMOS(NM11)的栅极被施加电压VSS，直到输入脉冲(φIN)再次变为H电平，因此，NMOS(NM11)被强制维持截止状态。此外，也可以用寄生电容来代替使用电容元件(C1)。
在时刻t4，时钟(φ1)从L电平变为H电平，时钟(φ2)从H电平变为L电平。
由于时钟(φ2)从H电平变为L电平，因此节点(M2)的电压(VM2)变为L电平，但节点(N3)维持H电平。
由于时钟(φ1)为H电平，因此，节点(M3)的电压(VM3)通过处于导通状态的NMOS(NM31)而变为Vφ，节点(N4)的电压(VN4)因成二极管连接的NMOS(NM32)而变为VN4＝Vφ-Vth。
由此，栅极被施加该电压VN4的NMOS(NM41)变为导通状态，并且，栅极被施加该电压VN4的NMOS(NM55)变为导通状态，节点(P5)的电压(VP5)变为L电平，因此，NMOS(NM53)变为截止状态，节点(N5)变为浮置状态。
同时，节点(P2)的电压(VP2)因成二极管连接的NMOS(NM36)而变为VP2＝Vφ-Vth，栅极被施加该电压VP2的NMOS(NM23)变为导通状态。
由此，节点(N2)的电压(VN2)变为电压VSS，因此，NMOS(NM21)被强制变成截止状态。
节点(P2)的电压VP2由电容元件(C2)保持，因此，以后即使节点(N3)的电压(VN3)变为L电平，节点(P2)也维持H的状态。
即，NMOS(NM21)的栅极被施加电压VSS，直到节点(N1)再次变为H电平，因此，NMOS(NM21)维持截止状态。
以后，依次反复进行上述动作，从而使移位寄存器动作下去。
在本实施例中，在各基本电路中，在节点(Nn)与提供电源电压VSS的电源线之间，串联连接第3NMOS(NMn3)和第4NMOS(NMn4)。
并且，对NMOS(NMn4)的栅极施加固定偏压VC。
因此，在没有NMOS(NMn4)的情况下，例如，在时刻t2，时钟(φ1)从L电平变为H电平，节点(N1)的电压(VN1)上升，直到VN1＝(Vφ-Vth)+Vφ(Cb/(Cb+Cs))，之后，NMOS(NMn3)的漏极电压变成大于或等于Vφ，对漏极-源极间击穿电压(BVds)耐性不利。
但是，在本实施例中，由于设置了NMOS(NMn4)，并对NMOS(NMn4)的栅极施加固定偏压VC，因此，可以使例如NMOS(NMn3)的漏极电压变成小于或等于偏压VC的电压(VC-Vth)。
其结果是可以提高整个电路的漏极-源极间击穿电压(BVds)耐性。对于NMOS(NMn5)，也同样可以提高漏极-源极间击穿电压(BVds)耐性。
另外，当设节点(Nn)产生的最大电压为VN(max){VN(max)＝(Vφ-Vth)+Vφ[Cb/(Cb+Cs)]}时，偏压VC是低于电压VN(max)且高于电压VSS的电压，{即，VSS＜VC＜VN(max)}，例如，VC＝Vφ。
另外，也可以预估±10％的误差，为0.9×Vφ≤VC≤1.1×Vφ，进而，也可以是0.9×(VN(max)-VSS)/2≤VC≤1.1×(VN(max)-VSS)/2。
此外，也可以使偏压VC为脉冲动作来进行更细致的动作改善。
图7是表示图5所示的移位寄存器的变形例的电路图。
图7所示的移位寄存器是在图5所示的移位寄存器中，通过成二极管连接的NMOS(NM47、NM57、NM67、NM77、…)，将输入脉冲信号(φIN)施加到节点(P2、P3、P4、P5、…)的移位寄存器。
这些NMOS(NM47、NM57、NM67、NM77、…)，在输入脉冲信号(φIN)变成H电平时，再增强浮置状态的节点(P2、P3、P4、P5、…)的H电平，能够更确实地保证未选择的输入节点的强制截止状态。
另外，具有如下效果：在电源刚接通的扫描开始等时，能够进行与通常动作状态相同的初始化。
图5至图7所说明的移位寄存器，可以作为图4的扫描信号驱动电路XDV中的移位寄存器来使用。此时，输出到外部输出端子(OUT1～OUTn)的信号，可以作为施加到栅极线(X1～Xn)的扫描信号来使用。
另外，通过将基本电路的级数做成m级，可以作为图4中的影像信号驱动电路YDV中的移位寄存器来使用。此时，输出到外部输出端子(OUT1～OUTm)的信号，可以作为对开关元件(S1～Sm)的栅极施加的扫描信号(D1～Dm)来使用。
此外，基本电路的级数并不限于n级或m级，也可以进一步增加级数，将最初或最后的大于或等于1级的电路作为虚设电路。
此外，在上述实施例中，说明了作为构成移位寄存器的薄膜晶体管使用n型晶体管的情况，然而，通过使各信号的H电平、L电平的绝对电位反转并使用，也可以使用p型晶体管作为构成移位寄存器的薄膜晶体管。
另外，作为薄膜晶体管，虽然在上述实施例中示出了栅级绝缘膜由例如SiO2构成的MOS晶体管，然而，无需赘言，该栅级绝缘膜也可以由例如SiN构成。
并且，在上述实施例中说明了使用于液晶显示装置的移位寄存器，然而，无需赘言，本发明并不限于此，例如，也能够应用于在EL显示装置等其他显示装置中所使用的移位寄存器。
以上，基于上述实施例具体说明了由本发明人完成的发明，然而，本发明并不限于上述实施例，不言而喻，在未脱离其主旨的范围内可以进行各种变更。

Claims (13)

1.一种显示装置，其特征在于：
包括多个像素和驱动上述多个像素的驱动电路；
上述驱动电路包括：第1电极连接在被施加基准电压V1的电源线上的第1晶体管，以及
第1电极连接在上述第1晶体管的第2电极上、控制电极被施加偏压Vc的第2晶体管；
设在上述第1晶体管为截止状态时，施加在上述第2晶体管的第2电极上的电压为V2时，满足V2＜Vc＜V1。
2.根据权利要求1所述的显示装置，其特征在于：
满足0.9×(V1-V2)/2≤Vc≤1.1×(V1-V2)/2。
3.一种显示装置，其特征在于：
包括多个像素和驱动上述多个像素的驱动电路；
上述驱动电路包括第1电极连接在被施加基准电压V1的电源线上的第1晶体管，以及
第1电极连接在上述第1晶体管的第2电极上、控制电极被施加偏压Vc的第2晶体管；
设在上述第1晶体管为截止状态时，施加在上述第2晶体管的第2电极上的电压为V2时，满足V1＜Vc＜V2。
4.根据权利要求3所述的显示装置，其特征在于：
满足0.9×(V2-V1)/2≤Vc≤1.1×(V2-V1)/2。
5.一种显示装置，其特征在于：
包括多个像素和驱动上述多个像素的驱动电路；
上述驱动电路包括：第1电极连接在被施加基准电压V1的第1电源线上的第1导电型的第1晶体管，
第1电极连接在上述第1晶体管的第2电极上、第2电极连接在输出端子上的第1导电型的第2晶体管，
第1电极连接在被施加基准电压V2的第2电源线上的第2导电型的第3晶体管，以及
第1电极连接在上述第3晶体管的第2电极上、第2电极连接在输出端子上的第2导电型的第4晶体管；
对上述第2晶体管的控制电极施加第1偏压Vcp，
对上述第4晶体管的控制电极施加第2偏压Vcn，
并满足V2＜Vcp＜V1，V2＜Vcn＜V1。
6.根据权利要求5所述的显示装置，其特征在于：
上述第2晶体管的控制电极和上述第4晶体管的控制电极连接在偏压电源线上，
与上述第1晶体管或上述第3晶体管的截止状态相应地对上述偏压电源线施加第1偏压Vcp或第2偏压Vcn。
7.根据权利要求5所述的显示装置，其特征在于：
满足0.9×(V1-V2)/2≤Vcp≤1.1×(V1-V2)/2，并且
0.9×(V1-V2)/2≤Vcn≤1.1×(V1-V2)/2。
8.一种显示装置，其特征在于：
包括多个像素和驱动上述多个像素的驱动电路；
上述驱动电路包括单沟道移位寄存器；
上述单沟道移位寄存器包括多级级联连接的n个基本电路，其中，n≥2；
上述基本电路包括第1电极连接在被施加基准电压V1的电源线上的第1晶体管，以及
第1电极连接在上述第1晶体管的第2电极上、控制电极被施加偏压Vc的第2晶体管；
设在上述第1晶体管为截止状态时，施加在上述第2晶体管的第2电极上的最大电压为V2时，满足V1＜Vc＜V2。
9.根据权利要求8所述的显示装置，其特征在于：
满足0.9×(V2-V1)/2≤Vc≤1.1×(V2-V1)/2。
10.根据权利要求8所述的显示装置，其特征在于：
各基本电路包括控制电极连接在上述第2晶体管的第2电极上的置位用晶体管，以及连接在上述置位用晶体管的第2电极与控制电极之间的电容元件；
从上述置位用晶体管的第2电极输出各级的移位输出；
第奇数个基本电路的上述置位用晶体管的第1电极，连接在被施加第1时钟的第1时钟信号线上；
第偶数个基本电路的上述置位用晶体管的第1电极，连接在被施加第2时钟的第2时钟信号线上；
上述第1时钟与上述第2时钟，周期相同，相位不同；
输入脉冲或前一级的移位输出，通过二极管施加到上述置位用晶体管的控制电极与上述第2晶体管的第2电极的连接点。
11.根据权利要求10所述的显示装置，其特征在于：
通过第2二极管对上述第1晶体管的控制电极施加下一级基本电路的移位输出。
12.根据权利要求11所述的显示装置，其特征在于：
包括连接在上述第1晶体管的第1电极与控制电极之间的第3晶体管；
对上述第3晶体管的控制电极，施加输入脉冲或前一级的上述第1晶体管的第2电极与上述第2晶体管的第1电极的连接点的电压。
13.根据权利要求10所述的显示装置，其特征在于：
设上述第1时钟和上述第2时钟的振幅为Vφ时，满足0.9×Vφ≤Vc≤1.1×Vφ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217885B2 (en) 2008-03-04 2012-07-10 Hitachi I Displays, Ltd. Enhancing time-wise likelihood for a leak current from a floating memory node in a display device having a shift register circuit
CN102034439B (zh) * 2009-09-28 2013-06-05 北京京东方光电科技有限公司 液晶显示驱动装置
CN107025886A (zh) * 2016-02-01 2017-08-08 矽创电子股份有限公司 闸极驱动电路
CN113393814A (zh) * 2020-03-13 2021-09-14 联阳半导体股份有限公司 提供高驱动电压的栅极驱动电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5193628B2 (ja) * 2008-03-05 2013-05-08 株式会社ジャパンディスプレイイースト 表示装置
JP5465916B2 (ja) * 2009-04-17 2014-04-09 株式会社ジャパンディスプレイ 表示装置
US20150255171A1 (en) * 2012-10-05 2015-09-10 Sharp Kabushiki Kaisha Display device
US8766674B1 (en) 2013-03-15 2014-07-01 Qualcomm Incorporated Current-mode buffer with output swing detector for high frequency clock interconnect

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410349A (en) * 1990-07-06 1995-04-25 Fuji Photo Film Co., Ltd. Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out
JPH04238198A (ja) * 1991-01-18 1992-08-26 Sony Corp シフトレジスタ
JPH05224629A (ja) * 1992-02-18 1993-09-03 Sharp Corp アクティブマトリクス表示装置の駆動回路
JPH05241535A (ja) * 1992-03-02 1993-09-21 Sony Corp シフトレジスタ
JPH05299654A (ja) * 1992-04-17 1993-11-12 Sharp Corp 薄膜半導体装置
JPH09230828A (ja) * 1996-02-23 1997-09-05 Toshiba Corp アナログバッファ回路及び液晶表示装置
JP4036923B2 (ja) * 1997-07-17 2008-01-23 株式会社半導体エネルギー研究所 表示装置およびその駆動回路
US6316977B1 (en) * 2000-07-14 2001-11-13 Pmc-Sierra, Inc. Low charge-injection charge pump
JP3866070B2 (ja) * 2000-10-20 2007-01-10 株式会社 日立ディスプレイズ 表示装置
GB2374475B (en) * 2000-12-15 2005-05-11 Micron Technology Inc Input-output buffer circuit and method for avoiding inadvertent conduction of a pull-up transistor
US6891411B2 (en) * 2001-03-29 2005-05-10 Micron Technology, Inc. Low injection charge pump
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP3730886B2 (ja) * 2001-07-06 2006-01-05 日本電気株式会社 駆動回路及び液晶表示装置
SG103872A1 (en) * 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
JP2003216126A (ja) * 2002-01-25 2003-07-30 Toshiba Corp 駆動回路、電極基板及び平面表示装置
EP1357663B1 (en) * 2002-02-25 2011-06-29 NEC Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
EP1573739A2 (en) * 2002-03-27 2005-09-14 The Regents of the University of California Low-power high-performance memory cell and related methods
US6650156B1 (en) * 2002-08-29 2003-11-18 Integrated Device Technology, Inc. Integrated circuit charge pumps having control circuits therein that inhibit parasitic charge injection from control signals
JP4637467B2 (ja) * 2002-09-02 2011-02-23 株式会社半導体エネルギー研究所 液晶表示装置および液晶表示装置の駆動方法
JP4323266B2 (ja) * 2003-09-09 2009-09-02 三菱電機株式会社 半導体駆動回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217885B2 (en) 2008-03-04 2012-07-10 Hitachi I Displays, Ltd. Enhancing time-wise likelihood for a leak current from a floating memory node in a display device having a shift register circuit
CN102034439B (zh) * 2009-09-28 2013-06-05 北京京东方光电科技有限公司 液晶显示驱动装置
US10373576B2 (en) 2009-09-28 2019-08-06 Boe Technology Group Co., Ltd. Liquid crystal display driving apparatus including pixel voltage driving circuit for providing periodical pulse high-voltage signal
CN107025886A (zh) * 2016-02-01 2017-08-08 矽创电子股份有限公司 闸极驱动电路
CN107025886B (zh) * 2016-02-01 2021-03-19 矽创电子股份有限公司 闸极驱动电路
US10984748B2 (en) 2016-02-01 2021-04-20 Sitronix Technology Corporation Gate driving circuit
CN113393814A (zh) * 2020-03-13 2021-09-14 联阳半导体股份有限公司 提供高驱动电压的栅极驱动电路
CN113393814B (zh) * 2020-03-13 2022-08-30 联阳半导体股份有限公司 提供高驱动电压的栅极驱动电路

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US7477221B2 (en) 2009-01-13
JP2006010784A (ja) 2006-01-12
US20050285113A1 (en) 2005-12-29
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US20090096732A1 (en) 2009-04-16

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