JP5193628B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、共通電極を駆動する共通電極駆動回路を有する表示装置に適用して有効な技術に関する。

例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設される走査線とｙ方向に延在しｘ方向に並設される映像線とで囲まれた画素領域を有する。そして、この画素領域には、走査線からの走査信号の供給によって動作する画素トランジスタ（ＴＦＴ）を備える。
液晶表示装置は、各走査線のそれぞれに走査信号を供給する垂直駆動回路、および各映像線のそれぞれに映像信号を供給する水平駆動回路を有し、これらの駆動回路は、シフトレジスタ回路を備えている。
一方、前述したアクティブ素子を構成する薄膜トランジスタの半導体層を、多結晶シリコン（ポリシリコン）で形成するポリシリコン型の液晶表示装置も知られている。このようなポリシリコン型の液晶表示装置では、垂直駆動回路および水平駆動回路を構成する薄膜トランジスタ（例えば、ＭＯＳトランジスタ）も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。
この垂直駆動回路内に、単チャンネル（ｎ−ＭＯＳ）の共通電極駆動回路を備える液晶表示装置が、例えば、下記、特許文献１に記載されている。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特願２００７−１５６０５４

前述の特許文献１に記載されている単チャンネルの共通電極駆動回路では、正極性の共通電圧、あるいは、負極性の共通電圧を、それぞれの共通電極に出力するトランジスタのゲートが接続されるノードが、フローティングメモリーノードとなっており、そして、このフローティングメモリーノードへの書き込みは、１フレームに一回書き込み（リフレッシュ）を行う構成となっている。
そのため、フローティングメモリーノードのリーク電流が動作安定性に影響し、特に、フローティングメモリーノードに接続されるトランジスタのしきい値電圧Ｖｔｈが低い場合には、トランジスタのリーク電流が大きくなるので、安定動作が損なわれ、結果として、しきい値の尤度が小さくなる恐れがあった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、単チャンネルの共通電極駆動回路を有する表示装置において、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、複数の共通電極とを有する表示パネルと、垂直駆動回路とを備える表示装置であって、前記垂直駆動回路は、シフトレジスタ回路と、共通電極駆動回路とを備え、前記シフトレジスタ回路は、外部から入力される転送クロックに基づき共通電極駆動用パルスを出力する複数の基本回路で構成され、前記共通電極駆動回路は、前記シフトレジスタ回路の各基本回路から出力される各共通電極駆動用パルスと、前記転送クロックとが入力される複数の共通基本回路で構成され、前記各共通基本回路は、前記共通電極駆動用パルスに基づき交流化信号を取り込む回路Ａと、前記回路Ａで取り込んだ前記交流化信号に基づき、対応する前記共通電極に対して第１共通電圧、あるいは、前記第１共通電圧とは電圧レベルが異なる第２共通電圧を出力する回路Ｂと、前記転送クロックに基づき、前記回路Ｂの状態を保持する回路Ｃとを有する。
（２）（１）において、前記回路Ａは、制御電極に前記共通電極駆動用パルスが入力され、当該共通電極駆動用パルスに基づき第２電極に入力される第１交流化信号を取り込む第１トランジスタと、制御電極に前記共通電極駆動用パルスが入力され、当該共通電極駆動用パルスに基づき第２電極に入力される第２交流化信号を取り込む第２トランジスタと、前記第１トランジスタの第１電極に接続されるダイオード接続の第３トランジスタと、前記第２トランジスタの第１電極に接続されるダイオード接続の第４トランジスタとを有する。

（３）（２）において、第２電極が前記第３トランジスタの第１電極に接続され、制御電極が前記第１トランジスタの第１電極に接続される第５トランジスタと、第２電極が前記第４トランジスタの第１電極に接続され、制御電極が前記第２トランジスタの第１電極に接続される第６トランジスタとを有する。
（４）（２）または（３）において、前記回路Ｂは、制御電極に前記第１トランジスタで取り込んだ第１交流化信号電圧が入力され、当該第１交流化信号電圧に基づき前記対応する共通電極に対して前記第１共通電圧を出力する第７トランジスタと、制御電極に前記第２トランジスタで取り込んだ第２交流化信号電圧が入力され、当該第２交流化信号電圧に基づき前記対応する共通電極に対して前記第２共通電圧を出力する第８トランジスタとを有する。
（５）（４）において、前記回路Ｃは、第１容量素子と、第２容量素子と、第１転送クロックの各クロック毎に前記第１容量素を充電し、前記第１転送クロックとは位相が異なる第２転送クロックの各クロック毎に、前記第１容量素子を介して前記第７トランジスタの制御電極が接続されるノードの電圧を昇圧する回路Ｃ１と、第１転送クロックの各クロック毎に前記第２容量素子を充電し、前記第２転送クロックの各クロック毎に、前記第２容量素子を介して前記第８トランジスタの制御電極が接続されるノードの電圧を昇圧する回路Ｃ２とを有する、

（６）（５）において、前記回路Ｃ１は、第２電極に第１転送クロックが入力されるダイオード接続の第９トランジスタと、第２電極が前記第９トランジスタの第１電極に接続され、制御電極が前記第７トランジスタの制御電極に接続される第１０トランジスタと、第２電極が前記第１０トランジスタの第１電極に接続され、第１電極が前記第７トランジスタの制御電極に接続されるダイオード接続の第１１トランジスタと、第２電極に前記第２転送クロックが入力され、制御電極が前記第７トランジスタの制御電極に接続される第１２トランジスタとを有し、前記第１容量素子は、前記第１２トランジスタの第１電極と前記第１０トランジスタの第１電極との間に接続され、前記回路Ｃ２は、第２電極に前記第１転送クロックが入力されるダイオード接続の第１３トランジスタと、第２電極が前記第１３トランジスタの第１電極に接続され、制御電極が前記第８トランジスタの制御電極に接続される第１４トランジスタと、第２電極が前記第１４トランジスタの第１電極に接続され、第１電極が前記第８トランジスタの制御電極に接続されるダイオード接続の第１５トランジスタと、第２電極に前記第２転送クロックが入力され、制御電極が前記第８トランジスタの制御電極に接続される第１６トランジスタとを有し、前記第２容量素子は、前記第１６トランジスタの第１電極と前記第１４トランジスタの第１電極との間に接続される。

（７）（５）または（６）において、前記回路Ｃは、第２電極が前記第８トランジスタの制御電極に接続され、制御電極が前記第７トランジスタの制御電極に接続される第１６トランジスタと、第２電極が前記第１６トランジスタの第１電極に接続され、制御電極が前記第７トランジスタの制御電極に接続されるとともに、第１電極に基準電圧が入力される第１７トランジスタと、第２電極が前記第７トランジスタの制御電極に接続され、制御電極が前記第８トランジスタの制御電極に接続される第１８トランジスタと、第２電極が前記第１８トランジスタの第１電極に接続され、制御電極が前記第８トランジスタの制御電極に接続されるとともに、第１電極に基準電圧が入力される第１９トランジスタとを有する。
（８）（２）ないし（７）の何れかにおいて、前記第１交流化信号と前記第２交流化信号は、１表示ライン毎に互いに位相が異なる信号であり、前記各共通電極駆動回路は、前記対応する各共通電極に対して、１表示ライン毎に交互に前記第１共通電圧と前記第２共通電圧を出力する。
（９）（２）ないし（７）の何れかにおいて、前記第１交流化信号と前記第２交流化信号とは、１フレーム内で電圧レベルが変化せず、次のフレームでは、前記第１交流化信号の電圧レベルと前記第２交流化信号の電圧レベルとが反転し、前記各共通電極駆動回路は、前記対応する各共通電極に対して、１フレーム毎に、前記第１共通電圧と前記第２共通電圧を交互に出力する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、単チャンネルの共通電極駆動回路を有する表示装置において、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させることが可能となる。

以下、本発明を液晶表示装置に適用した実施を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示装置の等価回路を示す回路図である。
図１に示すように、本実施例の液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶面に、ｘ方向に延びるｎ本の走査線（ゲート線ともいう）（Ｘ１,Ｘ２,...,Ｘｎ）と、ｘ方向に延びるｎ本の共通電極（コモン線ともいう）（ＣＴ１,ＣＴ２,...,ＣＴｎ）と、ｘ方向に交差しｙ方向に延びるｍ本の映像線（ドレイン線またはソース線ともいう）（Ｙ１,Ｙ２,...,Ｙｍ）とを有する。
走査線と映像線とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続される画素トランジスタ（ＴＦＴ）が設けられる。さらに、画素電極（ＰＸ）と共通電極（ＣＴ１,ＣＴ２,...,ＣＴｎ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）とが設けられる。
各走査線（Ｘ１,Ｘ２,...,Ｘｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）は、選択走査信号を、Ｘ１からＸｎ（あるいは、ＸｎからＸ１）の走査線に向かって順次供給する。
各共通電極（ＣＴ１,ＣＴ２,...,ＣＴｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）は、選択走査信号と同じタイミングで、ＣＴ１からＣＴｎ（あるいは、ＣＴｎからＣＴ１）の共通電極に印加する電圧を、順次極性を切り替えて交流駆動する。各映像線（Ｙ１,Ｙ２,...,Ｙｍ）は、スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のドレイン（または、ソース）に接続される。スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のソース（または、ドレイン）は、ビデオ線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続され、水平駆動回路（ＹＤＶ）は、Ｓ１からＳｍ（あるいは、ＳｍからＳ１）のスイッチ素子に向かって、順次スイッチ素子を走査する。

本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば対向基板側に設けられる。ＩＰＳ（In Plane Switching）型方式の場合は、ＴＦＴ基板側に設けられる。なお、本発明において、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。さらに、液晶表示パネルの裏面側にはバックライトが配置されるが、本発明は、バックライトの内部構造とは関係がないので、本明細書では、バックライトの内部構造の詳細な説明も省略する。
本実施例では、垂直駆動回路（ＸＤＶ）および水平駆動回路（ＹＤＶ）の各トランジスタは、半導体層が多結晶シリコン（ポリシリコン）で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。

本実施例の垂直駆動回路を説明する前に、従来の垂直駆動回路の構成について説明する。
図５は、従来の垂直駆動回路の概略構成を示すブロック図である。
図５において、１０はシフトレジスタ回路、１１は共通電極駆動回路、Ｓ／Ｒはシフトレジスタ回路１０を構成する複数の基本回路、ＣＯＭＡは共通電極駆動回路を構成する複数の共通基本回路である。
ｎ段目の共通基本回路（ＣＯＭＡｎ）は、出力端子（Ｏ１ｎ）、入力端子（Ｉ２ｎ）が、前段の共通基本回路（ＣＯＭＡｎ−１）と接続されており、一方で、入力端子（Ｉ１ｎ）、出力端子（Ｏ２ｎ）が、次段の共通基本回路（ＣＯＭＡｎ＋１）と接続されている。なお、１段目の共通基本回路（ＣＯＭＡ１）の入力端子（Ｉ２１）には、スタートパルス（ＶＩＮ）が入力される。
シフトレジスタ回路１０の入力信号と出力信号を図６に示す。
シフトレジスタ回路１０は、スタートパルス（ＶＩＮ）が、１段目の基本回路（Ｓ／Ｒ１）に入力されると駆動を開始し、第１転送クロック（ＳＶ１）と、第２転送クロック（ＳＶ２）に同期して、上段から下段にかけて１クロックずつ位相のずれた信号を出力する。
各基本回路（Ｓ／Ｒ）からは、各走査線（Ｇ）への選択走査電圧と、各共通基本回路（ＣＯＭＡ）に入力される共通電極駆動用パルス（ＣＯＭＡＩＮ）が出力される。

図７に、図５に示す共通基本回路（ＣＯＭＡ）の回路構成を示す。
ｎ型ＭＯＳトランジスタ（以下、単に、トランジスタという）（Ｔｒ１０１，Ｔｒ１０２）は、共通電極駆動用パルス（ＣＯＭＡＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）のときに、Ｍ１、Ｍ２の交流化信号の電圧レベルに応じて、ノード（ｎｏｄｅ１１）、ノード（ｎｏｄｅ１２）の２つのノードの中の一方をＨレベル、他方をＬｏｗレベル（以下、Ｌレベルという）にする。
ノード（ｎｏｄｅ１１）がＨレベルのときは、トランジスタ（Ｔｒ１０３）がオンとなり、共通電極（ＣＴ）に正極性の共通電圧（ＣＭ１１）が出力され、ノード（ｎｏｄｅ１２）がＨレベルのときは、トランジスタ（Ｔｒ１０４）がオンとなり、共通電極（ＣＴ）に負極性の共通電圧（ＣＭ１２）が出力される。
なお、本明細書において、正極性の共通電圧の「正極性」とは、画素電極（ＰＸ）に印加される電圧よりも高電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。同様に、負極性の共通電圧の「負極性」とは、画素電極（ＰＸ）に印加される電圧よりも低電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。
トランジスタ（Ｔｒ１０５，Ｔｒ１０６）は、共通電極駆動用パルス（ＣＯＭＡＩＮ）がＨレベルからＬレベル（即ち、ノード（ｎｏｄｅ１３）がＨレベルからＬレベル）に変化したときに、ノード（ｎｏｄｅ１１）のＨレベルを維持する。同様に、トランジスタ（Ｔｒ１１６，Ｔｒ１１７）は、共通電極駆動用パルス（ＣＯＭＡＩＮ）がＨレベルからＬレベルに変化したときに、ノード（ｎｏｄｅ１２）のＨレベルを維持する。

トランジスタ（Ｔｒ１０７，Ｔｒ１０８）は、ノード（ｎｏｄｅ１１）がＨレベルの間、ノード（ｎｏｄｅ１２）を完全にＬレベルにし、ノード（ｎｏｄｅ１１）とノード（ｎｏｄｅ１２）とが同時にＨレベルになるのを防止する。同様に、トランジスタ（Ｔｒ１２２，Ｔｒ１２３）は、ノード（ｎｏｄｅ１２）がＨレベルの間、ノード（ｎｏｄｅ１１）を完全にＬレベルにし、ノード（ｎｏｄｅ１１）とノード（ｎｏｄｅ１２）とが同時にＨレベルになるのを防止する。
トランジスタ（Ｔｒ１１１）を介して次段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ＋１）が入力されるトランジスタ（Ｔｒ１０９）は、ノード（ｎｏｄｅ１１）がＨレベルの状態のときに、ノード（ｎｏｄｅ１５）をＨレベルにする。同様に、トランジスタ（Ｔｒ１１０）も、ノード（ｎｏｄｅ１２）がＨレベル状態のときに、ノード（ｎｏｄｅ１６）をＨレベルにする。
ダイオード接続のトランジスタ（Ｔｒ１１１）は、共通電極駆動用パルス（ＣＯＭＡＩＮｎ＋１）がＨレベルからＬレベルに変化したときに、ノード（ｎｏｄｅ１４）をＨレベルに維持する。

容量素子（Ｃ１１）は、ノード（ｎｏｄｅ１１）のＨレベル状態を保持すると共に、ノード（ｎｏｄｅ１５）がＬレベルからＨレベルに変化するときに、ノード（ｎｏｄｅ１１）の電圧を昇圧し、ノード（ｎｏｄｅ１１）の電圧をＨレベルよりも高くすることで、トランジスタ（Ｔｒ１０３）のオン抵抗を低くする。容量素子（Ｃ１３）も容量素子（Ｃ１１）と同様の動作を行う。
容量素子（Ｃ１２）は、ノード（ｎｏｄｅ１５）のＨレベル状態を保持する。容量素子（Ｃ１４）は、ノード（ｎｏｄｅ１６）のＨレベル状態を保持する。
トランジスタ（Ｔｒ１１２）は、ノード（ｎｏｄｅ１１）がＬレベルからＨレベルになるときに、容量素子（Ｃ１１）によりノード（ｎｏｄｅ１５）の電圧が昇圧されるのを防止する。同様に、トランジスタ（Ｔｒ１１８）も、ノード（ｎｏｄｅ１２）がＬレベルからＨレベルになるときに、容量素子（Ｃ１３）によりノード（ｎｏｄｅ１６）の電圧が昇圧されるのを防止する。
トランジスタ（Ｔｒ１１３）は、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルのときに、ノード（ｎｏｄｅ１５）をＬレベルとする。同様に、トランジスタ（Ｔｒ１１９）も、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルのときに、ノード（ｎｏｄｅ１６）をＬレベルとする。
トランジスタ（Ｔｒ１１４，Ｔｒ１１５）は、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルのときに、ノード（ｎｏｄｅ１１）をＬレベルとする。同様に、トランジスタ（Ｔｒ１２０，Ｔｒ１２１）も、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルのときに、ノード（ｎｏｄｅ１２）をＬレベルにする。

図８に、図７に示す回路の人力信号と各ノードの電圧変化を示す。
期間ｔ１１において、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルになると、トランジスタ（Ｔｒ１１３〜Ｔｒ１１５）と、トランジスタ（Ｔｒ１１９〜Ｔｒ１２１）がオンとなり、ノード（ｎｏｄｅ１１）、ノード（ｎｏｄｅ１２）、ノード（ｎｏｄｅ１５）、ノード（ｎｏｄｅ１６）はＬレベルとなる。
次に、期間ｔ１２において、自段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ）がＨレベルになると、トランジスタ（Ｔｒ１０１，Ｔｒ１０２）がオン、また、同時に、交流化信号（Ｍ１）がＨレベルになると、トランジスタ（Ｔｒ１０５，Ｔｒ１０６）がオンとなるので、ノード（ｎｏｄｅ１１）がＨレベルになり、容量素子（Ｃ１１）が充電される。
ノード（ｎｏｄｅ１１）がＨレベルである間は、トランジスタ（Ｔｒ１０７，Ｔｒ１０８）により、ノード（ｎｏｄｅ１２）はＬレベルに固定される。更に、このとき、フローティングノードであるノード（ｎｏｄｅ１５）は、トランジスタ（Ｔｒ１１２）がオンとなるのでＬレベルに固定される。
ノード（ｎｏｄｅ１１）は、容量素子（Ｃ１１）によりＨレベル状態を保持しているため、トランジスタ（Ｔｒ１０９）はオン状態であり、この状態で、期間ｔ１３において、次段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ＋１）がＨレベルになると、ノード（ｎｏｄｅ１５）はＨレベルとなる。
ノード（ｎｏｄｅ１５）がＨレベルになると、容量素子（Ｃ１１）によりノード（ｎｏｄｅ１１）の電圧は昇圧（チャージアップ）され、ノード（ｎｏｄｅ１１）の電圧がＨレベルより高くなることで、トランジスタ（Ｔｒ１０３）のオン抵抗を低下させる。
次のフレームでは、交流化信号の（Ｍ１，Ｍ２）の位相が反転し、期間ｔ１４において、前段の共通電極駆動用パルス（ＣＯＭＡＩＮｎ−１）がＨレベルになると、ノード（ｎｏｄｅ１１）、ノード（ｎｏｄｅ１２）、ノード（ｎｏｄｅ１５）、ノード（ｎｏｄｅ１５）はＬレベルとなる。以降、ノード（ｎｏｄｅ１２）において同様の駆動を行う。

図７に示す共通基本回路（ＣＯＭＡ）では、正極性の共通電圧（ＣＭ１１）、あるいは、負極性の共通電圧（ＣＭ１２）を、それぞれの共通電極に出力するトランジスタ（Ｔｒ１０３，Ｔｒ１０４）のゲートが接続されるノードが、フローティングメモリーノード（ｎｏｄｅ１１，ｎｏｄｅ１２）となっており、そして、このフローティングメモリーノードへの書き込みは、１フレームに一回書き込み（リフレッシュ）を行う構成となっている。
そのため、フローティングメモリーノード（ｎｏｄｅ１１，ｎｏｄｅ１２）に接続されるトランジスタのリーク電流が動作安定性に影響し、特に、フローティングメモリーノード（ｎｏｄｅ１１，ｎｏｄｅ１２）に接続されるトランジスタのしきい値電圧Ｖｔｈが低い場合には、トランジスタのリーク電流が大きくなるので、安定動作が損なわれ、結果として、しきい値の尤度が小さくなる恐れがあった。
また、共通基本回路（ＣＯＭＡ）の構成素子として、（ａ）ノード（ｎｏｄｅ１１）の電圧保持用及び昇圧用の容量素子（Ｃ１１）、ノード（ｎｏｄｅ１２）の電圧保持用及び昇圧用の容量素子（Ｃ１３）、ノード（ｎｏｄｅ１５）の電圧保持用の容量素子（Ｃ１２）、ノード（ｎｏｄｅ１６）の電圧保持用の容量素子（Ｃ１４）、（ｂ）ノード（ｎｏｄｅ１１）のリセット用トランジスタ（Ｔｒ１０７，Ｔｒ１０８，Ｔｒ１１４，Ｔｒ１１５）、ノード（ｎｏｄｅ１２）のリセット用トランジスタ（Ｔｒ１２２、Ｔｒ１２３、Ｔｒ１２０、Ｔｒ１２１）、ノード（ｎｏｄｅ１５）のリセット用トランジスタ（Ｔｒ１１２，Ｔｒ１１３）、ノード（ｎｏｄｅ１６）のリセット用トランジスタ（Ｔｒ１１８，Ｔｒ１１９）が必要であり、多数の素子を必要とするため回路規模を縮小することが困難であった。

図２は、本実施例の垂直駆動回路の概略構成を示すブロック図である。
図２に示すように、本実施例では、共通電極駆動回路１１の各共通基本回路（ＣＯＭＢ）には、前段あるいは次段の共通基本回路から信号入力はなく、各共通基本回路（ＣＯＭＢ）には、第１および第２の転送クロック（ＳＶ１，ＳＶ２）が入力される。
本実施例でも、シフトレジスタ回路１０の入力信号と出力信号は、図６と同じである。シフトレジスタ回路１０は、スタートパルス（ＶＩＮ）が、１段目の基本回路（Ｓ／Ｒ１）に入力されると駆動を開始し、第１転送クロック（ＳＶ１）と、第２転送クロック（ＳＶ２）に同期して、上段から下段にかけて１クロックずつ位相のずれた信号を出力する機能を有する。
各基本回路（Ｓ／Ｒ）からは、各走査線（Ｇ）への選択走査電圧と、各共通基本回路（ＣＯＭＡ）に入力される共通電極駆動用パルス（ＣＯＭＢＩＮ）が出力される。

図３に、図２に示す共通基本回路（ＣＯＭＢ）の回路構成を示す。
トランジスタ（Ｔｒ２０１）は、ゲートに共通電極駆動用パルス（ＣＯＭＢＩＮ）が入力され、ドレインに交流化信号（Ｍ１）が入力される。また、トランジスタ（Ｔｒ２０１）のソースには、ダイオード接続されたトランジスタ（Ｔｒ２０５）が接続され、トランジスタ（Ｔｒ２０５）のソースには、トランジスタ（Ｔｒ２０６）のドレインが接続され、トランジスタ（Ｔｒ２０６）のゲートはトランジスタ（Ｔｒ２０１）のソースに接続される。
また、トランジスタ（Ｔｒ２０２）は、ゲートに共通電極駆動用パルス（ＣＯＭＢＩＮ）が入力され、ドレインに交流化信号（Ｍ２）が入力される。また、トランジスタ（Ｔｒ２０２）のソースには、ダイオード接続されたトランジスタ（Ｔｒ２１３）が接続され、トランジスタ（Ｔｒ２１３）のソースには、トランジスタ（Ｔｒ２１４）のドレインが接続され、トランジスタ（Ｔｒ２１４）のゲートはトランジスタ（Ｔｒ２０２）のソースに接続される。
トランジスタ（Ｔｒ２０６）のソースは、トランジスタ（Ｔｒ２０３）のゲートに接続され、トランジスタ（Ｔｒ２０３）のドレインには、正極性の共通電圧（ＣＭ２１）が入力される。同様に、トランジスタ（Ｔｒ２１４）のソースは、トランジスタ（Ｔｒ２０４）のゲートに接続され、トランジスタ（Ｔｒ２０４）のドレインは負極性の共通電圧（ＣＭ２２）が入力される。
トランジスタ（Ｔｒ２０１，Ｔｒ２０２）は、共通電極駆動用パルス（ＣＯＭＢＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）のときに、Ｍ１、Ｍ２の交流化信号の電圧レベルに応じて、ノード（ｎｏｄｅ２１）、ノード（ｎｏｄｅ２２）の２つのノードの中の一方をＨレベル、他方をＬｏｗレベル（以下、Ｌレベルという）にする。

ノード（ｎｏｄｅ２１）がＨレベルのときは、トランジスタ（Ｔｒ２０３）がオンとなり、共通電極（ＣＴ）に正極性の共通電圧（ＣＭ２１）が出力され、ノード（ｎｏｄｅ２２）がＨレベルのときは、トランジスタ（Ｔｒ２０４）がオンとなり、共通電極（ＣＴ）に負極性の共通電圧（ＣＭ２２）が出力される。
トランジスタ（Ｔｒ２０５，Ｔｒ２０６）は、共通電極駆動用パルス（ＣＯＭＢＩＮ）がＨレベルからＬレベルに変化したときに、ノード（ｎｏｄｅ２１）のＨレベルに維持する。同様に、トランジスタ（Ｔｒ２１３，Ｔｒ２１４）は、共通電極駆動用パルス（ＣＯＭＢＩＮ）がＨレベルからＬレベルに変化したときに、ノード（ｎｏｄｅ２２）のＨレベルに維持する。
トランジスタ（Ｔｒ２２０）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（Ｔｒ２０７，Ｔｒ２０８）は、それぞれゲートが、トランジスタ（Ｔｒ２０３）のゲートに接続されている。また、トランジスタ（Ｔｒ２１２）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（Ｔｒ２１５，Ｔｒ２１６）は、それぞれゲートが、トランジスタ（Ｔｒ２０４）のゲートに接続されている。
トランジスタ（Ｔｒ２０７，Ｔｒ２０８）は、ノード（ｎｏｄｅ２１）がＨレベルの間、ノード（ｎｏｄｅ２２）を完全にＬレベルにし、ノード（ｎｏｄｅ２１）とノード（ｎｏｄｅ２２）とが同時にＨレベルになるのを防止する。同様に、トランジスタ（Ｔｒ２１５，Ｔｒ２１６）は、ノード（ｎｏｄｅ２２）がＨレベルの間、ノード（ｎｏｄｅ２１）を完全にＬレベルにし、ノード（ｎｏｄｅ２１）とノード（ｎｏｄｅ２２）とが同時にＨレベルになるのを防止する。

図７に示す従来の回路構成に比して、本実施例では、ノード（ｎｏｄｅ２１）側に、トランジスタ（Ｔｒ２０９）〜トランジスタ（Ｔｒ２１２）と、容量素子（Ｃ２１）から成る回路が付加されており、ノード（ｎｏｄｅ２２）側に、トランジスタ（Ｔｒ２１７）〜トランジスタ（Ｔｒ２１９）と、容量素子（Ｃ２２）から成る回路が付加されている。
即ち、ノード（ｎｏｄｅ２１）側では、ダイオード接続されたトランジスタ（Ｔｒ２０９）のソースと、ダイオード接続されたトランジスタ（Ｔｒ２１２）のドレインとの間に、トランジスタ（Ｔｒ２１０）が接続され、トランジスタ（Ｔｒ２１２）のソースがトランジスタ（Ｔｒ２０３）のゲートに接続される。また、トランジスタ（Ｔｒ２１２）のドレインと、トランジスタ（Ｔｒ２１１）のソースとの間には容量素子（Ｃ２１）が接続される。
ここで、トランジスタ（Ｔｒ２１０）とトランジスタ（Ｔｒ２１１）のゲートは、トランジスタ（Ｔｒ２０３）のゲートに接続される。また、トランジスタ（Ｔｒ２０９）のドレインには、第１転送クロック（ＳＶ１）が入力され、トランジスタ（Ｔｒ２１１）のドレインには、第２転送クロック（ＳＶ２）が入力される。
ノード（ｎｏｄｅ２１）がＨレベルの間は、トランジスタ（Ｔｒ２１０）がオン状態であるため、第１転送クロック（ＳＶ１）がＨレベルになると、ノード（ｎｏｄｅ２４）がＨレベルとなる。このノード（ｎｏｄｅ２４）のＨレベルは、容量素子（Ｃ２１）により保持される。
ノード（ｎｏｄｅ２１）がＨレベルの間は、トランジスタ（Ｔｒ２１１）がオン状態であるため、第２転送クロック（ＳＶ２）がＨレベルになると、容量素子（Ｃ２１）によりノード（ｎｏｄｅ２４）の電圧は、第２転送クロック（ＳＶ２）の各クロック毎に昇圧（）チャージアップ）される。これにより、ダイオード接続されているトランジスタ（Ｔｒ２１２）を介して、ノード（ｎｏｄｅ２１）の電圧も昇圧される。なお、ノード（ｎｏｄｅ２２）側の回路も同様な構成となっている。

図４Ａに、図３に示す回路における、人力信号と各ノードの電圧変化を示す。
期間ｔ２１において、自段の共通電極駆動用パルス（ＣＯＭＢＩＮｎ）がＨレベルになると、トランジスタ（Ｔｒ２０１，Ｔｒ２０２）がオン、また、同時に、交流化信号（Ｍ１）がＨレベルになると、トランジスタ（Ｔｒ２０５，Ｔｒ２０６）がオンとなるので、ノード（ｎｏｄｅ２１）がＨレベルになる。
ノード（ｎｏｄｅ２１）がＨレベルである間は、トランジスタ（Ｔｒ２０７，Ｔｒ２０８）により、ノード（ｎｏｄｅ２２）はＬレベルに固定される。このとき、第１転送クロック（ＳＶ１）もＨレベルであるので、ノード（ｎｏｄｅ２４）もＨレベルとなり、このＨレベルは、容量素子（Ｃ２１）により保持される。
ノード（ｎｏｄｅ２１）がＨレベルである間は、トランジスタ（Ｔｒ２１１）がオン状態であるため、期間ｔ２２において、第２転送クロック（ＳＶ２）がＨレベルになると、ノード（ｎｏｄｅ２４）は昇圧され、それにより、トランジスタ（Ｔｒ２１２）を介して、ノード（ｎｏｄｅ２１）の電圧がＨレベルより高くなることで、トランジスタ（Ｔｒ２０３）のオン抵抗を低下させる。
次のフレームでは、Ｍ１、Ｍ２の交流化信号が反転し、ノード（ｎｏｄｅ２２）がＨレベルとなり、さらに、第２転送クロック（ＳＶ２）のクロック毎に昇圧される。

なお、前述の説明では、走査線順次駆動で、１ライン反転交流化駆動方法を採用する場合について説明したが、走査線順次駆動で、フレーム反転交流化駆動方法を採用する場合も、本発明は適用回路である。
走査線順次駆動で、フレーム反転交流化駆動方法の場合には、Ｍ１、Ｍ２の交流化信号として、図４Ｂに示すように、１フレーム毎に、電圧レベルが反転する交流化信号を入力する。
このような交流化信号を使用することにより、例えば、交流化信号（Ｍ１）が１フレーム期間Ｈレベルの場合は、各共通基本回路（ＣＯＭＢ）のノード（ｎｏｄｅ２１）に、常に、Ｈレベルの電圧が印加されるため、全走査線に対して、ＣＭ２１の正極性の共通電圧のみが出力される。
次フレームでは、交流化信号（Ｍ１）と、交流化信号（Ｍ２）の位相を反転させて、全走査線に対して、ＣＭ２２の負極性の共通電圧のみを出力する。

以上説明したように、本実施例では、第１および第２転送クロックの１対のクロックの一方（図３では、第２転送クロック（ＳＶ２））を用いて、各クロック毎に、フローティングメモリノード（ｎｏｄｅ２１，ｎｏｄｅ２２）の昇圧を行う。
そのため、本実施例では、従来の回路のように、１周期に一度のメモリーノードヘの書き込みに比して、リーク電流に対して安定動作がはるかに堅固になり、高い動作安定性を維持できる。たとえば、２４０段構成の共通電極駆動回路を例にとると、従来よりも、フローティングメモリノードの保持時間の制約が、概ね１２０倍緩和される。すなわち、フローティングメモリノード（ｎｏｄｅ２１，ｎｏｄｅ２２）に接続されるトランジスタのリーク電流に対する尤度が概ね、１２０倍大きくなることを意味し、使用トランジスタのしきい値電圧Ｖｔｈ規格を緩和することが可能となる。
また、本実施例では、トランジスタ（Ｔｒ２０３，Ｔｒ２０４）のオン抵抗を低下させるために、次段の出力を用いず、ＳＶ１、ＳＶ２の転送クロックを使用している。そのため、各共通基本回路（ＣＯＭＢ）の構成素子として、（ａ）ノード（ｎｏｄｅ２１）の電圧保持用及び昇圧用の容量素子（Ｃ２１）とノード（ｎｏｄｅ２２）の電圧保持用及び昇圧用の容量素子（Ｃ２２）、（ｂ）ノード（ｎｏｄｅ２１）のリセット用トランジスタ（Ｔｒ２０７，Ｔｒ２０８）と、ノード（ｎｏｄｅ２２）のリセット用トランジスタ（Ｔｒ２１５，Ｔｒ２１６）を必要とするが、従来の回路のように次段出力を保持、リセットする素子が不要なため、回路規模縮小が可能である。
これにより、容易に狭額縁化に対応することが可能であるばかりか、尤度の拡大による歩留の向上と、回路のコンパクト化により１枚の基板から得られるパネル数が増えることにより、コストを低減することが可能である。

なお、前述の説明では、共通電極駆動回路を、ｎ型の薄膜トランジスタで構成した場合について説明したが、本実施例は、ｎ型の薄膜トランジスタからなるＭＯＳ単チャネル構成だけではなく、ｐ型の薄膜トランジスタからなるｐＭＯＳ単チャネルでも構成可能である。この場合、ＶＳＳの基準電圧がＨレベルとなり、論理が反転する。
さらに、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、一般のＭＯＳ−ＦＦＴ、あるいは、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ等も使用可能である。
また、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示装置の等価回路を示す回路図である。 本発明の実施例の垂直駆動回路の概略構成を示すブロック図である。 図２に示す共通基本回路の回路構成を示す回路図である。 図３に示す回路の人力信号と各ノードの電圧変化を示す図である。 図３に示す回路の人力信号の変形例を示す図である。 従来の垂直駆動回路の概略構成を示すブロック図である。 図５に示すシフトレジスタ回路の入力信号と出力信号を示す図である。 図５に示す共通基本回路の回路構成を示す回路図である。 図７に示す回路の人力信号と各ノードの電圧変化を示す図である。

符号の説明

１０ シフトレジスタ回路
１１ 共通電極駆動回路
ＸＤＶ 垂直駆動回路
ＹＤＶ 水平駆動回路
Ｓ／Ｒ 基本回路
ＣＯＭＡ，ＣＯＭＢ 共通基本回路
Ｘ１,Ｘ２,...,Ｘｎ 走査線
ＣＴ１,ＣＴ２,...,ＣＴｎ 共通電極
Ｙ１,Ｙ２,...,Ｙｍ 映像線
ＤＡＴＡ ビデオ線
ＰＸ 画素電極
ＴＦＴ 画素トランジスタ
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
Ｓ１,Ｓ２,...,Ｓｍ スイッチ素子
Ｔｒ ｎ型ＭＯＳトランジスタ
ｎｏｄｅ ノード
ＶＩＮ スタートパルス
ＳＶ１，ＳＶ２ 転送クロック
ＣＭ１１，ＣＭ２１ 正極性の共通電圧
ＣＭ１２，ＣＭ２２ 負極性の共通電極
Ｍ１，Ｍ２ 交流化信号
ＣＯＭＡＩＮ，ＣＯＭＢＩＮ 共通電極駆動用パルス

Claims (5)

1. 複数の画素と、複数の共通電極とを有する表示パネルと、
   垂直駆動回路とを備える表示装置であって、
   前記垂直駆動回路は、シフトレジスタ回路と、
   共通電極駆動回路とを備え、
   前記シフトレジスタ回路は、外部から入力される転送クロックに基づき共通電極駆動用パルスを出力する複数の基本回路で構成され、
   前記共通電極駆動回路は、前記シフトレジスタ回路の各基本回路から出力される各共通電極駆動用パルスと、前記転送クロックとが入力される複数の共通基本回路で構成され、
   前記各共通基本回路は、前記共通電極駆動用パルスに基づき交流化信号を取り込む回路Ａと、
   前記回路Ａで取り込んだ前記交流化信号に基づき、対応する前記共通電極に対して第１共通電圧、あるいは、前記第１共通電圧とは電圧レベルが異なる第２共通電圧を出力する回路Ｂと、
   前記転送クロックに基づき、前記回路Ｂの状態を保持する回路Ｃとを有し、
   前記回路Ａは、制御電極に前記共通電極駆動用パルスが入力され、当該共通電極駆動用パルスに基づき第２電極に入力される第１交流化信号を取り込む第１トランジスタと、
   制御電極に前記共通電極駆動用パルスが入力され、当該共通電極駆動用パルスに基づき第２電極に入力される第２交流化信号を取り込む第２トランジスタと、
   前記第１トランジスタの第１電極に接続されるダイオード接続の第３トランジスタと、
   前記第２トランジスタの第１電極に接続されるダイオード接続の第４トランジスタと、
   第２電極が前記第３トランジスタの第１電極に接続され、制御電極が前記第１トランジスタの第１電極に接続される第５トランジスタと、
   第２電極が前記第４トランジスタの第１電極に接続され、制御電極が前記第２トランジスタの第１電極に接続される第６トランジスタとを有し、
   前記回路Ｂは、制御電極に前記第１トランジスタで取り込んだ第１交流化信号電圧が入力され、当該第１交流化信号電圧に基づき前記対応する共通電極に対して前記第１共通電圧を出力する第７トランジスタと、
   制御電極に前記第２トランジスタで取り込んだ第２交流化信号電圧が入力され、当該第２交流化信号電圧に基づき前記対応する共通電極に対して前記第２共通電圧を出力する第８トランジスタとを有し、
   前記回路Ｃは、第１容量素子と、
   第２容量素子と、
   第１転送クロックの各クロック毎に前記第１容量素を充電し、前記第１転送クロックとは位相が異なる第２転送クロックの各クロック毎に、前記第１容量素子を介して前記第７トランジスタの制御電極が接続されるノードの電圧を昇圧する回路Ｃ１と、
   第１転送クロックの各クロック毎に前記第２容量素子を充電し、前記第２転送クロックの各クロック毎に、前記第２容量素子を介して前記第８トランジスタの制御電極が接続されるノードの電圧を昇圧する回路Ｃ２とを有することを特徴とする表示装置。
2. 前記回路Ｃ１は、第２電極に第１転送クロックが入力されるダイオード接続の第９トランジスタと、
   第２電極が前記第９トランジスタの第１電極に接続され、制御電極が前記第７トランジスタの制御電極に接続される第１０トランジスタと、
   第２電極が前記第１０トランジスタの第１電極に接続され、第１電極が前記第７トランジスタの制御電極に接続されるダイオード接続の第１１トランジスタと、
   第２電極に前記第２転送クロックが入力され、制御電極が前記第７トランジスタの制御電極に接続される第１２トランジスタとを有し、
   前記第１容量素子は、前記第１２トランジスタの第１電極と前記第１０トランジスタの第１電極との間に接続され、
   前記回路Ｃ２は、第２電極に前記第１転送クロックが入力されるダイオード接続の第１３トランジスタと、
   第２電極が前記第１３トランジスタの第１電極に接続され、制御電極が前記第８トランジスタの制御電極に接続される第１４トランジスタと、
   第２電極が前記第１４トランジスタの第１電極に接続され、第１電極が前記第８トランジスタの制御電極に接続されるダイオード接続の第１５トランジスタと、
   第２電極に前記第２転送クロックが入力され、制御電極が前記第８トランジスタの制御電極に接続される第１６トランジスタとを有し、
   前記第２容量素子は、前記第１６トランジスタの第１電極と前記第１４トランジスタの第１電極との間に接続されることを特徴とする請求項１に記載の表示装置。
3. 前記回路Ｃは、第２電極が前記第８トランジスタの制御電極に接続され、制御電極が前記第７トランジスタの制御電極に接続される第１６トランジスタと、
   第２電極が前記第１６トランジスタの第１電極に接続され、制御電極が前記第７トランジスタの制御電極に接続されるとともに、第１電極に基準電圧が入力される第１７トランジスタと、
   第２電極が前記第７トランジスタの制御電極に接続され、制御電極が前記第８トランジスタの制御電極に接続される第１８トランジスタと、
   第２電極が前記第１８トランジスタの第１電極に接続され、制御電極が前記第８トランジスタの制御電極に接続されるとともに、第１電極に基準電圧が入力される第１９トランジスタとを有することを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記第１交流化信号と前記第２交流化信号は、１表示ライン毎に互いに位相が異なる信号であり、
   前記各共通電極駆動回路は、前記対応する各共通電極に対して、１表示ライン毎に交互に前記第１共通電圧と前記第２共通電圧を出力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
5. 前記第１交流化信号と前記第２交流化信号とは、１フレーム内で電圧レベルが変化せず、次のフレームでは、前記第１交流化信号の電圧レベルと前記第２交流化信号の電圧レベルとが反転し、
   前記各共通電極駆動回路は、前記対応する各共通電極に対して、１フレーム毎に、前記第１共通電圧と前記第２共通電圧を交互に出力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。

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