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Description
一方、各表示画素にメモリ部を配置した高機能の液晶表示装置において、Xアドレス回路及びYアドレス回路を配置し、Xアドレス回路及びYアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込むようにしたものも知られている。
さらに、前述した各表示画素のメモリ部と、Xアドレス回路、およびYアドレス回路とを、半導体層としてポリシリコンを用いた薄膜トランジスタ(以下、Poly-Si TFTという。)を用いて構成し、しかも、液晶表示パネルの各表示画素のメモリ部が形成されている基板と同一の基板上に、Xアドレス回路およびYアドレス回路を一体に構成したものも知られている。
一方、Xアドレス回路とYアドレス回路を、Poly-Si TFTで構成した場合、Poly-Si TFTは動作速度が、それほど速くないため、映像データの書き込み速度をあまり速くできず、図形の描画速度を速くすることができないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)m、nを2以上の整数とするとき、(m×n)個の表示画素と、前記各表示画素に映像データを入力するn個の映像線と、前記各表示画素に選択走査電圧を入力するm個の走査線とを有する表示パネルと、n個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、m個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するn個の映像線ベクトル回路、および、前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するm個の走査線ベクトル回路の少なくとも一つを備える。
(3)(1)または(2)において、1番目の前記映像線ベクトル回路には、第1電圧レベルの電圧が入力され、j(2≦j≦n)番目の前記映像線ベクトル回路には、(j−1)番目の映像線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第1電圧レベルと異なる第2電圧レベルの電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第1電圧レベルの電圧である。
(6)(1)または(2)において、1番目の前記走査線ベクトル回路には、非選択走査電圧が入力され、k(2≦k≦n)番目の前記走査線ベクトル回路には、(k−1)番目の走査線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記走査線ベクトル回路の出力電圧は、選択走査電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記走査線ベクトル回路の出力電圧は、非選択走査電圧である。
(9)(1)ないし(8)の何れかにおいて、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第1の映像電圧または前記第1の映像電圧とは異なる第2の映像電圧を選択して印加するスイッチ部とを有する。
(10)(9)において、前記画素電極と対向する共通電極を有し、前記共通電極には前記第1の映像電圧が印加される。
(11)(9)または(10)において、前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
(12)(1)ないし(11)の何れかにおいて、前記表示装置は液晶表示装置である。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[本発明の前提となる液晶表示装置]
図1は、本発明の前提となる液晶表示装置の概略構成を示すブロック図である。
図1において、100は表示部、120はX−アドレス回路(映像線アドレス回路ともいう)、130はY−アドレス回路(走査線アドレス回路ともいう)、10は表示画素である。
表示部100は、マトリクス状に配置される複数個の表示画素10と、各表示画素10に表示データを供給する映像線(ドレイン線ともいう)(D1,D2,D3,...,Dn)と、各表示画素10に走査信号を供給する走査線(ゲート線ともいう)(G1,G2,G3,...,Gm)とを有する。
X−アドレス回路120は、n個の出力端子を有し、X−アドレス回路120の各出力端子は、スイッチング素子(SW1,SW2,SW3,...,SWn)を構成する薄膜トランジスタのゲートに接続される。
選択した位置の表示画素10に映像データを書き込む場合、X−アドレス回路120により、スイッチング素子(SW1,SW2,SW3,...,SWn)の中の選択した位置の表示画素10に対応するスイッチング素子SWをオンとし、映像データが供給されるデータ線(Data)から、映像線(D1,D2,D3,...,Dn)の中の選択した位置の表示画素10に対応する映像線に映像データを供給する。
同様に、Y−アドレス回路130により、走査線(G1,G2,G3,...,Gm)の中の選択した位置の表示画素10に対応する走査線に選択走査電圧を供給する。
同図において、第1のインバータ回路(INV1)と、第2のインバータ回路(INV2)は、メモリ部を構成する。
第1のインバータ回路(INV1)は、入力端子がノード1(node1)に接続され、出力端子がノード2(node2)に接続される。また、第2のインバータ回路(INV2)は、入力端子がノード2(node2)に接続され、出力端子がノード1(node1)に接続される。
尚、第2のインバータ回路(INV2)の出力端子はp型トランジスタ(TM2)を介して第1のインバータ回路(INV1)の入力端子と接続されているが、このp型トランジスタ(TM2)は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。
したがって、p型トランジスタ(TM2)を省略し、第2のインバータ回路(INV2)の出力端子と、第1のインバータ回路(INV1)の入力端子とを直接接続するようにしてもよい。
したがって、走査線(G)に選択走査電圧、例えば、Highレベル(以下、Hレベルという)が印加されると、n型トランジスタ(TM1)がオン、p型トランジスタ(TM2)がオフとなり、ノード1(node1)に映像線(D)に印加される映像データ(「1」か「0」)が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線(G)に非選択走査電圧、例えば、Lowレベル(以下、Lレベルという)が印加されると、n型トランジスタ(TM1)がオフ、p型トランジスタ(TM2)がオンとなり、ノード1(node1)に書き込まれたデータ値が、第1のインバータ回路(INV1)と第2のインバータ回路(INV2)とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートがノード1(node1)に接続されるn型トランジスタ(TM3)は、ノード1(node1)の電圧がHレベルの時にオンとなり、画素電極(ITO1)に第1の映像電圧(ここでは、共通電極(ITO2)に印加するVCOMの電圧)を印加する。
ゲートがノード2(node2)に接続されるn型トランジスタ(TM4)は、ノード2(node2)がHレベルの時にオンとなり、画素電極(ITO1)に第2の映像電圧(ここでは、共通電極(ITO2)に印加するVCOMの電圧をインバータで反転したバーVCOMの電圧)を印加する。
このように、スイッチ部(例えば、同一導電型の2つのトランジスタ(TM3,TM4)で構成される)は、メモリ部に記憶されたデータ(映像線(D)からメモリ部に書き込まれたデータ)に応じて、第1の映像電圧または第2の映像電圧を選択して画素電極(ITO1)に印加する。
画素電極(ITO1)と、これに対向して配置される共通電極(コモン電極、対向電極ともいう)(ITO2)との間に発生する電界によって、液晶(LC)が駆動される。なお、共通電極(ITO2)は、画素電極(ITO1)が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
図1中のX−アドレス回路120とY−アドレス回路130は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路(INV1,INV2)を構成するトランジスタ、および、TM1,TM2,TM3,TM4のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路(INV1,INV2)を構成するトランジスタ等と同時に形成される。
また、走査線(G)に非選択走査電圧が印加されると、トランジスタ(TM1)がオフ、トランジスタ(TM2)がオンとなり、ノード1(node1)に書き込まれたデータ値が、第1のインバータ回路(INV1)と第2のインバータ回路(INV2)とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部100に画像が表示される。
例えば、ノーマリホワイトの液晶表示パネルの場合、ノード1(node1)に「1」(ノード2(node2)は「0」)が書き込まれたときに「白」、ノード1(node1)に「0」(ノード2(node2)は「1」)が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には、X−アドレス回路120やY−アドレス回路130の動作を停止できるため、消費電力の低減が可能である。
図1に示す液晶表示装置の交流駆動方法としてコモン反転駆動方法が採用されるが、図1に示す液晶表示装置では、図3に示すように、VCOMの電圧(第1の映像電圧)と、VCOMの電圧を反転したバーVCOMの電圧(第2の映像電圧)とを、コモン反転周期に応じて変化させるだけよい。VCOMの電圧は、コモン反転周期に応じて、Lレベル(例えば、0V)と、Hレベル(例えば、5V)との間で反転する。バーVCOMの電圧は、VCOMの電圧をインバータで反転して生成することができる。VCOMの電圧がLレベルの時、バーVCOMの電圧はHレベルであり、VCOMの電圧がHレベルの時、バーVCOMの電圧はLレベルである。すなわち、所定の周期でVCOMの電圧の大きさとバーVCOMの電圧の大きさとが互いに入れ替わる。
図4は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
図4において、100は表示部、110は表示制御回路、120はX−アドレス回路、130はY−アドレス回路、10は表示画素、20は映像線ベクトル回路、30は走査線ベクトル回路である。
本実施例の液晶表示装置は、映像線ベクトル回路20と、走査線ベクトル回路30とを備える点で、図1に示す液晶表示装置と相違する。
本実施例の映像線ベクトル回路20は、Xアドレスの開始アドレスと終点アドレスを指定し、その間のアドレス位置の全表示画素10のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、横線を描画することができる。
また、本実施例の走査線ベクトル回路30は、Yアドレスの開始アドレスと終点アドレスとを指定し、その間のアドレス位置の全表示画素10のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、縦線を描画することができる。
さらに、X−アドレス回路120とY−アドレス回路130の両方で開始アドレスと終点アドレスを指定した場合には、四角形を描画することができる。本実施例は、画素間の相関が高い表示データや、アニメーションの描画に有効である。
図5に示すベクトル回路は、映像線ベクトル回路20、および走査線ベクトル回路30は、第1のD型フリップフロップ回路(FF1)と、第2のD型フリップフロップ回路(FF2)と、インバータ(INV10)と、第1のクロックドバッファ(BF1)と、第2のクロックドバッファ(BF2)とで構成される。
第1のD型フリップフロップ回路(FF1)のクロック端子(CK)には、表示制御回路110から出力されるアドレス取り込みクロック(WR)が入力される。また、第1のD型フリップフロップ回路(FF1)のD端子に入力される入力信号(IN1)は、X−アドレス回路120、あるいは、Y−アドレス回路130の対応する出力端子から出力される出力電圧である。
第2のD型フリップフロップ回路(FF2)のクロック端子(CK)には、第1のD型フリップフロップ回路(FF1)のQ端子からの出力電圧が入力される。第2のD型フリップフロップ回路(FF2)のD端子に入力される入力信号(IN3)は、表示制御回路110から出力されるHレベルあるいはLレベルの電圧である。
第1のクロックドバッファ(BF1)に入力される入力信号(IN2)は、Lレベル(GND)の電圧、あるいは、前段の映像線ベクトル回路20、あるいは走査線ベクトル回路30の出力電圧である。
第1のD型フリップフロップ回路(FF1)のQ端子からの出力電圧がクロック端子に入力される第2のクロックドバッファ(BF2)は、第2のD型フリップフロップ回路(FF2)のQ端子からの出力電圧が入力される。
また、第1のクロックドバッファ(BF1)の出力端子と、第2のクロックドバッファ(BF2)の出力端子とは、各映像線ベクトル回路の出力端子に接続される。
以下、図6を用いて、図5に示すベクトル回路の動作を説明する。
アドレスが選択されていない場合、第1のD型フリップフロップ回路(FF1)、第2のD型フリップフロップ回路(FF2)のQ端子の出力は、Lレベルの電圧である。このとき、第1のD型フリップフロップ回路(FF1)のQ端子の出力は、インバータ(INV10)で反転されてHレベルとなり、第1のクロックドバッファ(BF1)のクロック端子に入力されるので、第1のクロックドバッファ(BF1)はオンとなり、クロックドバッファ(BF1)の出力はLレベルの電圧となる。
また、第2のクロックドバッファ(BF2)のクロック端子には、第1のD型フリップフロップ回路(FF1)のQ端子の、Lレベルの出力が入力されるため、第2のクロックドバッファ(BF2)の出力はハイインピーダンス(Z)となる。
したがって、横ラインはすべてLレベルの電圧となり、どのアドレスも選択されない。
表示制御回路110からアドレス取り込みクロック(WR)が入力されると(図6(a)のFF1−CK)、第1のD型フリップフロップ回路(FF1)のQ端子の出力がHレベルの電圧となり(図6(a)のFF1−Q)、第1のクロックドバッファ(BF1)がオフとなり、第1のクロックドバッファ(BF1)の出力はハイインピーダンス(Z)となる。(図6(a)のBF1−OUT)
また、第2のクロックドバッファ(BF2)はオンとなるが、この時、第2のD型フリップフロップ回路(FF2)のD端子に、表示制御回路110からHレベルの電圧を入力しておく。(図6(a)のFF2−D)
これにより、第1のD型フリップフロップ回路(FF1)のQ端子の出力がHレベルの電圧となると、第2のD型フリップフロップ回路(FF2)のQ端子の出力がHレベルの電圧となる。(図6(a)のFF2−Q)
したがって、クロックドバッファ(BF2)の出力がHレベルの電圧となるので、(図6(a)のBF2−OUT)、これ以降のラインがHレベルの電圧となる。
表示制御回路110からアドレス取り込みクロック(WR)が入力されると(図6(b)のFF1−CK)、第1のD型フリップフロップ回路(FF1)のQ端子の出力がHレベルの電圧となり(図6(b)のFF1−Q)、第1のクロックドバッファ(BF1)がオフとなり、第1のクロックドバッファ(BF1)の出力はハイインピーダンス(Z)となる。(図6(b)のBF1−OUT)
また、第2のクロックドバッファ(BF1)はオンとなるが、この時、第2のD型フリップフロップ回路(FF2)のD端子に、表示制御回路110からLレベルの電圧を入力しておく。(図6(a)のFF2−D)
これにより、第1のD型フリップフロップ回路(FF1)のQ端子の出力がHレベルの電圧となったとしても、第2のD型フリップフロップ回路(FF2)のQ端子の出力がLレベルの電圧のままである。(図6(b)のFF2−Q)
このように、第1のD型フリップフロップ回路(FF1)のQ端子の出力がHレベルの電圧となり、第2のクロックドバッファ(BF2)がオンになると、クロックドバッファ(BF2)の出力がLレベルの電圧となり(図6(b)のBF2−OUT)、これ以降のラインがLレベルの電圧となる。
つまり、開始アドレスから終点アドレスまでの間のアドレス位置の表示画素10が全て選択されたことになる。この状態で、データ線(Data)から表示データを入力させると、Xアドレスでは横線、Yアドレスでは縦線、Xアドレス、Yアドレス両方だと四角形を描画することができる。
また、前述の実施例では、周辺回路(例えば、X−アドレス回路120、あるいは、Y−アドレス回路130)を、液晶表示パネルに内蔵(液晶表示パネルの基板上に一体に形成)した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてMOSトランジスタを用いた場合について説明しているが、MOSトランジスタよりも広い概念であるMISトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
20 映像線ベクトル回路
30 走査線ベクトル回路
100 表示部
110 表示制御回路
120 X−アドレス回路
130 Y−アドレス回路
FF1,FF2 D型フリップフロップ回路
INV1,INV2,INV10 インバータ
BF1,BF2 クロックドバッファ
Data データ線
D,D1,D2,D3,...,Dn 映像線
G,G1,G2,G3,...,Gm 走査線
SW1,SW2,SW3,...,SWn スイッチング素子
node1 ノード1
node2 ノード2
TM2 p型トランジスタ
TM1 TM3,TM4 n型トランジスタ
ITO1 画素電極
ITO2 共通電極
LC 液晶
Claims (14)
- m、nを2以上の整数とするとき、(m×n)個の表示画素と、
前記各表示画素に映像データを入力するn個の映像線とを有する表示パネルと、
n個の出力端子を有する映像線アドレス回路とを備える表示装置であって、
前記映像線アドレス回路の各出力端子と、前記各映像線との間に接続されるn個の映像線ベクトル回路を有し、
前記各映像線ベクトル回路は、開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力すると共に、前記開始アドレスから前記終点アドレスの一つ前のアドレスまで以外のアドレス位置の表示画素には映像データを入力しないことを特徴とする表示装置。 - m、nを2以上の整数とするとき、(m×n)個の表示画素と、
前記各表示画素に選択走査電圧を入力するm個の走査線とを有する表示パネルと、
m個の出力端子を有する走査線アドレス回路とを備える表示装置であって、
前記走査線アドレス回路の各出力端子と、前記各走査線との間に接続されるn個の走査線ベクトル回路を有し、
前記各走査線ベクトル回路は、開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力すると共に、前記開始アドレスから前記終点アドレスの一つ前のアドレスまで以外のアドレス位置の表示画素には選択走査電圧を入力しないことを特徴とする表示装置。 - m、nを2以上の整数とするとき、(m×n)個の表示画素と、
前記各表示画素に映像データを入力するn個の映像線と、
前記各表示画素に選択走査電圧を入力するm個の走査線とを有する表示パネルと、
n個の出力端子を有する映像線アドレス回路と、
m個の出力端子を有する走査線アドレス回路とを備える表示装置であって、
前記映像線アドレス回路の各出力端子と、前記各映像線との間に接続されるn個の映像線ベクトル回路と、
前記走査線アドレス回路の各出力端子と、前記各走査線との間に接続されるn個の走査線ベクトル回路とを有し、
前記各映像線ベクトル回路は、開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力すると共に、前記開始アドレスから前記終点アドレスの一つ前のアドレスまで以外のアドレス位置の表示画素には映像データを入力せず、
前記各走査線ベクトル回路は、開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力すると共に、前記開始アドレスから前記終点アドレスの一つ前のアドレスまで以外のアドレス位置の表示画素には選択走査電圧を入力しないことを特徴とする表示装置。 - 前記映像データが供給されるデータ線と、
前記データ線と前記各映像線との間に接続され、前記映像線ベクトル回路からの出力電圧に基づきオン・オフされるn個のスイッチング素子とを備えることを特徴とする請求項1または請求項3に記載の表示装置。 - 1番目の前記映像線ベクトル回路には、第1電圧レベルの電圧が入力され、
j(2≦j≦n)番目の前記映像線ベクトル回路には、(j−1)番目の映像線ベクトル回路の出力電圧が入力され、
開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第1電圧レベルと異なる第2電圧レベルの電圧であり、
開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第1電圧レベルの電圧であることを特徴とする請求項1または請求項3または請求項4に記載の表示装置。 - 前記各映像線ベクトル回路は、D端子に前記映像線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第1のD型フリップフロップ回路と、
D端子に、第1電圧レベルあるいは第2電圧レベルの電圧が入力され、クロック端子に前記第1のD型フリップフロップ回路のQ端子からの出力電圧が入力される第2のD型フリップフロップ回路と、
前記第1のD型フリップフロップ回路のQ端子からの出力電圧を反転するインバータと、
前記インバータの出力電圧がクロック端子に入力される第1のクロックドバッファと、
クロック端子に前記第1のD型フリップフロップ回路のQ端子からの出力電圧が入力され、入力端子に前記第2のD型フリップフロップ回路のQ端子からの出力電圧が入力される第2のクロックドバッファとを有し、
前記各映像線ベクトル回路の出力端子は、前記第1のクロックドバッファの出力端子と前記第2のクロックドバッファの出力端子に接続され、
1番目の映像線ベクトル回路の第1のクロックドバッファには、第1電圧レベルの電圧が入力され、
j番目の映像線ベクトル回路の第1のクロックドバッファには、(j−1)番目の映像線ベクトル回路の出力端子から出力される出力電圧が入力されることを特徴とする請求項5に記載の表示装置。 - 開始アドレス位置の前記映像線ベクトル回路において、第2のD型フリップフロップ回路のD端子には、前記第2電圧レベルの電圧が入力され、
前記第1のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第2のクロックドバッファの出力は、前記第2電圧レベルの電圧となり、
終点アドレス位置の前記映像線ベクトル回路において、第2のD型フリップフロップ回路のD端子には、前記第1電圧レベルの電圧が入力され、
前記第1のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第2のクロックドバッファの出力は、前記第1電圧レベルの電圧となることを特徴とする請求項6に記載の表示装置。 - 1番目の前記走査線ベクトル回路には、非選択走査電圧が入力され、
k(2≦k≦n)番目の前記走査線ベクトル回路には、(k−1)番目の走査線ベクトル回路の出力電圧が入力され、
開始アドレスから終点アドレスの一つ前のアドレスまでのアドレス位置の前記走査線ベクトル回路の出力電圧は、選択走査電圧であり、
開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記走査線ベクトル回路の出力電圧は、非選択走査電圧であることを特徴とする請求項2または請求項3に記載の表示装置。 - 前記各走査線ベクトル回路は、D端子に前記走査線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第1のD型フリップフロップ回路と、
D端子に、第1電圧レベルあるいは第2電圧レベルの電圧が入力され、クロック端子に前記第1のD型フリップフロップ回路のQ端子からの出力電圧が入力される第2のD型フリップフロップ回路と、
前記第1のD型フリップフロップ回路のQ端子からの出力電圧を反転するインバータと、
前記インバータの出力電圧がクロック端子に入力される第1のクロックドバッファと、
クロック端子に、前記第1のD型フリップフロップ回路のQ端子からの出力電圧が入力され、入力端子に前記第2のD型フリップフロップ回路のQ端子からの出力電圧が入力され、第2のクロックドバッファとを有し、
前記各走査線ベクトル回路の出力端子は、前記第1のクロックドバッファの出力端子と前記第2のクロックドバッファの出力端子に接続され、
1番目の走査線ベクトル回路の第1のクロックドバッファには、非選択走査電圧が入力され、
k番目の走査線ベクトル回路の第1のクロックドバッファには、(k−1)番目の走査線ベクトル回路の出力端子から出力される出力電圧が入力されることを特徴とする請求項8に記載の表示装置。 - 開始アドレス位置の前記走査線ベクトル回路において、第2のD型フリップフロップ回路のD端子には、選択走査電圧が入力され、
前記第1のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第2のクロックドバッファの出力は、前記選択走査電圧となり、
終点アドレス位置の前記走査線ベクトル回路において、第2のD型フリップフロップ回路のD端子には、前記非選択走査電圧が入力され、
前記第1のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第2のクロックドバッファの出力は、前記非選択走査電圧となることを特徴とする請求項9に記載の表示装置。 - 前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第1の映像電圧または前記第1の映像電圧とは異なる第2の映像電圧を選択して印加するスイッチ部とを有することを特徴とする請求項1ないし請求項10のいずれか1項に記載の表示装置。 - 前記画素電極と対向する共通電極を有し、
前記共通電極には前記第1の映像電圧が印加されることを特徴とする請求項11に記載の表示装置。 - 前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されることを特徴とする請求項11または請求項12に記載の表示装置。
- 前記表示装置は液晶表示装置であることを特徴とする請求項1ないし請求項13のいずれか1項に記載の表示装置。
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