JP2008180869A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2008180869A JP2008180869A JP2007013673A JP2007013673A JP2008180869A JP 2008180869 A JP2008180869 A JP 2008180869A JP 2007013673 A JP2007013673 A JP 2007013673A JP 2007013673 A JP2007013673 A JP 2007013673A JP 2008180869 A JP2008180869 A JP 2008180869A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- address
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0857—Static memory circuit, e.g. flip-flop
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
Abstract
【課題】各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くする。
【解決手段】ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、前記各表示画素に映像データを入力するｎ個の映像線と、前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路と、前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路とを備える。
【選択図】図４
【解決手段】ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、前記各表示画素に映像データを入力するｎ個の映像線と、前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路と、前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路とを備える。
【選択図】図４
Description
本発明は、液晶表示装置や、ＥＬ表示装置などの表示装置に係り、特に、各表示画素毎にメモリを配置した表示装置に関する。
液晶表示パネル内の各表示画素にメモリ部を配置し、当該メモリ部に表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置が知られている。（下記、特許文献１参照）
一方、各表示画素にメモリ部を配置した高機能の液晶表示装置において、Ｘアドレス回路及びＹアドレス回路を配置し、Ｘアドレス回路及びＹアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込むようにしたものも知られている。
さらに、前述した各表示画素のメモリ部と、Ｘアドレス回路、およびＹアドレス回路とを、半導体層としてポリシリコンを用いた薄膜トランジスタ（以下、Poly-Si TFTという。）を用いて構成し、しかも、液晶表示パネルの各表示画素のメモリ部が形成されている基板と同一の基板上に、Ｘアドレス回路およびＹアドレス回路を一体に構成したものも知られている。
一方、各表示画素にメモリ部を配置した高機能の液晶表示装置において、Ｘアドレス回路及びＹアドレス回路を配置し、Ｘアドレス回路及びＹアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込むようにしたものも知られている。
さらに、前述した各表示画素のメモリ部と、Ｘアドレス回路、およびＹアドレス回路とを、半導体層としてポリシリコンを用いた薄膜トランジスタ（以下、Poly-Si TFTという。）を用いて構成し、しかも、液晶表示パネルの各表示画素のメモリ部が形成されている基板と同一の基板上に、Ｘアドレス回路およびＹアドレス回路を一体に構成したものも知られている。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００３−１０８０３１号公報
液晶表示パネルの各表示画素にメモリ部を配置した液晶表示装置において、Ｘアドレス回路及びＹアドレス回路を配置し、Ｘアドレス回路及びＹアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込む場合、アドレス設定には、Ｘアドレス回路とＹアドレス回路に、外部より直接アドレスを設定する方法、あるいは、内部に、Ｘアドレス用レジスタとＹアドレス用レジスタを設けて、中央処理装置（ＣＰＵ）から、このレジスタにアドレスを設定する間接的な方法とがある。この場合、映像データを書き込む位置のアドレスを全て設定する必要がある。
一方、Ｘアドレス回路とＹアドレス回路を、Poly-Si TFTで構成した場合、Poly-Si TFTは動作速度が、それほど速くないため、映像データの書き込み速度をあまり速くできず、図形の描画速度を速くすることができないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
一方、Ｘアドレス回路とＹアドレス回路を、Poly-Si TFTで構成した場合、Poly-Si TFTは動作速度が、それほど速くないため、映像データの書き込み速度をあまり速くできず、図形の描画速度を速くすることができないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、前記各表示画素に映像データを入力するｎ個の映像線と、前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路、および、前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路の少なくとも一つを備える。
（１）ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、前記各表示画素に映像データを入力するｎ個の映像線と、前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路、および、前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路の少なくとも一つを備える。
（２）（１）において、前記映像データが供給されるデータ線と、前記データ線と前記各映像線との間に接続され、前記映像線ベクトル回路からの出力電圧に基づきオン・オフされるｎ個のスイッチング素子とを備える。
（３）（１）または（２）において、１番目の前記映像線ベクトル回路には、第１電圧レベルの電圧が入力され、ｊ（２≦ｊ≦ｎ）番目の前記映像線ベクトル回路には、（ｊ−１）番目の映像線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルと異なる第２電圧レベルの電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルの電圧である。
（３）（１）または（２）において、１番目の前記映像線ベクトル回路には、第１電圧レベルの電圧が入力され、ｊ（２≦ｊ≦ｎ）番目の前記映像線ベクトル回路には、（ｊ−１）番目の映像線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルと異なる第２電圧レベルの電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルの電圧である。
（４）（３）において、前記各映像線ベクトル回路は、Ｄ端子に前記映像線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第１のＤ型フリップフロップ回路と、Ｄ端子に第１電圧レベルあるいは第２電圧レベルの電圧が入力され、クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のＤ型フリップフロップ回路と、前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧を反転するインバータと、前記インバータの出力電圧がクロック端子に入力される第１のクロックドバッファと、クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、入力端子に前記第２のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のクロックドバッファとを有し、前記各映像線ベクトル回路の出力端子は、前記第１のクロックドバッファの出力端子と前記第２のクロックドバッファの出力端子に接続され、１番目の映像線ベクトル回路の第１のクロックドバッファには、第１電圧レベルの電圧が入力され、ｊ番目の映像線ベクトル回路の第１のクロックドバッファには、（ｊ−１）番目の映像線ベクトル回路の出力端子から出力される出力電圧が入力される。
（５）（４）において、開始アドレス位置の前記映像線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記第２電圧レベルの電圧が入力され、前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、前記第２のクロックドバッファの出力は、前記第２電圧レベルの電圧となり、終点アドレス位置の前記映像線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記第１電圧レベルの電圧が入力され、前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、前記第２のクロックドバッファの出力は、前記第１電圧レベルの電圧となる。
（６）（１）または（２）において、１番目の前記走査線ベクトル回路には、非選択走査電圧が入力され、ｋ（２≦ｋ≦ｎ）番目の前記走査線ベクトル回路には、（ｋ−１）番目の走査線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記走査線ベクトル回路の出力電圧は、選択走査電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記走査線ベクトル回路の出力電圧は、非選択走査電圧である。
（６）（１）または（２）において、１番目の前記走査線ベクトル回路には、非選択走査電圧が入力され、ｋ（２≦ｋ≦ｎ）番目の前記走査線ベクトル回路には、（ｋ−１）番目の走査線ベクトル回路の出力電圧が入力され、開始アドレスから終点アドレスまでのアドレス位置の前記走査線ベクトル回路の出力電圧は、選択走査電圧であり、開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記走査線ベクトル回路の出力電圧は、非選択走査電圧である。
（７）（６）において、前記各走査線ベクトル回路は、Ｄ端子に前記走査線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第１のＤ型フリップフロップ回路と、Ｄ端子に第１電圧レベルあるいは第２電圧レベルの電圧が入力され、クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のＤ型フリップフロップ回路と、前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧を反転するインバータと、前記インバータの出力電圧がクロック端子に入力される第１のクロックドバッファと、クロック端子に、前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、入力端子に前記第２のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、第２のクロックドバッファとを有し、前記各走査線ベクトル回路の出力端子は、前記第１のクロックドバッファの出力端子と前記第２のクロックドバッファの出力端子に接続され、１番目の走査線ベクトル回路の第１のクロックドバッファには、非選択走査電圧が入力され、ｋ番目の走査線ベクトル回路の第１のクロックドバッファには、（ｋ−１）番目の走査線ベクトル回路の出力端子から出力される出力電圧が入力される。
（８）（７）において、開始アドレス位置の前記走査線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、選択走査電圧が入力され、前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、前記第２のクロックドバッファの出力は、前記選択走査電圧となり、終点アドレス位置の前記走査線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記非選択走査電圧が入力され、前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、前記第２のクロックドバッファの出力は、前記非選択走査電圧となる。
（９）（１）ないし（８）の何れかにおいて、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
（１０）（９）において、前記画素電極と対向する共通電極を有し、前記共通電極には前記第１の映像電圧が印加される。
（１１）（９）または（１０）において、前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１２）（１）ないし（１１）の何れかにおいて、前記表示装置は液晶表示装置である。
（９）（１）ないし（８）の何れかにおいて、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
（１０）（９）において、前記画素電極と対向する共通電極を有し、前記共通電極には前記第１の映像電圧が印加される。
（１１）（９）または（１０）において、前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１２）（１）ないし（１１）の何れかにおいて、前記表示装置は液晶表示装置である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、図形の描画速度を速くすることが可能となる。
以下、本発明を液晶表示装置に適用した実施例を図面参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の前提となる液晶表示装置］
図１は、本発明の前提となる液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１２０はＸ−アドレス回路（映像線アドレス回路ともいう）、１３０はＹ−アドレス回路（走査線アドレス回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）とを有する。
Ｘ−アドレス回路１２０は、ｎ個の出力端子を有し、Ｘ−アドレス回路１２０の各出力端子は、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）を構成する薄膜トランジスタのゲートに接続される。
選択した位置の表示画素１０に映像データを書き込む場合、Ｘ−アドレス回路１２０により、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）の中の選択した位置の表示画素１０に対応するスイッチング素子ＳＷをオンとし、映像データが供給されるデータ線（Ｄａｔａ）から、映像線（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）の中の選択した位置の表示画素１０に対応する映像線に映像データを供給する。
同様に、Ｙ−アドレス回路１３０により、走査線（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）の中の選択した位置の表示画素１０に対応する走査線に選択走査電圧を供給する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の前提となる液晶表示装置］
図１は、本発明の前提となる液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１２０はＸ−アドレス回路（映像線アドレス回路ともいう）、１３０はＹ−アドレス回路（走査線アドレス回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）とを有する。
Ｘ−アドレス回路１２０は、ｎ個の出力端子を有し、Ｘ−アドレス回路１２０の各出力端子は、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）を構成する薄膜トランジスタのゲートに接続される。
選択した位置の表示画素１０に映像データを書き込む場合、Ｘ−アドレス回路１２０により、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）の中の選択した位置の表示画素１０に対応するスイッチング素子ＳＷをオンとし、映像データが供給されるデータ線（Ｄａｔａ）から、映像線（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）の中の選択した位置の表示画素１０に対応する映像線に映像データを供給する。
同様に、Ｙ−アドレス回路１３０により、走査線（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）の中の選択した位置の表示画素１０に対応する走査線に選択走査電圧を供給する。
図２は、図１に示す表示画素１０の等価回路を示す回路図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子がノード１（ｎｏｄｅ１）に接続され、出力端子がノード２（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子がノード２（ｎｏｄｅ２）に接続され、出力端子がノード１（ｎｏｄｅ１）に接続される。
尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＭ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＭ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。
したがって、ｐ型トランジスタ（ＴＭ２）を省略し、第２のインバータ回路（ＩＮＶ２）の出力端子と、第１のインバータ回路（ＩＮＶ１）の入力端子とを直接接続するようにしてもよい。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子がノード１（ｎｏｄｅ１）に接続され、出力端子がノード２（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子がノード２（ｎｏｄｅ２）に接続され、出力端子がノード１（ｎｏｄｅ１）に接続される。
尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＭ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＭ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。
したがって、ｐ型トランジスタ（ＴＭ２）を省略し、第２のインバータ回路（ＩＮＶ２）の出力端子と、第１のインバータ回路（ＩＮＶ１）の入力端子とを直接接続するようにしてもよい。
ノード１（ｎｏｄｅ１）に、ｎ型トランジスタ（ＴＭ１）のドレインと、ｐ型トランジスタ（ＴＭ２）のドレインとが接続され、かつ、ｎ型トランジスタ（ＴＭ１）のゲートと、ｐ型トランジスタ（ＴＭ２）のゲートが走査線（Ｇ）に接続される。
したがって、走査線（Ｇ）に選択走査電圧、例えば、Ｈｉｇｈレベル（以下、Ｈレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオン、ｐ型トランジスタ（ＴＭ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加される映像データ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧、例えば、Ｌｏｗレベル（以下、Ｌレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオフ、ｐ型トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートがノード１（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＭ３）は、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートがノード２（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＭ４）は、ノード２（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したバーＶＣＯＭの電圧）を印加する。
したがって、走査線（Ｇ）に選択走査電圧、例えば、Ｈｉｇｈレベル（以下、Ｈレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオン、ｐ型トランジスタ（ＴＭ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加される映像データ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧、例えば、Ｌｏｗレベル（以下、Ｌレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオフ、ｐ型トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートがノード１（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＭ３）は、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートがノード２（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＭ４）は、ノード２（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したバーＶＣＯＭの電圧）を印加する。
ノード１（ｎｏｄｅ１）とノード２（ｎｏｄｅ２）との間の関係は、信号レベルが反転した関係にある。そのため、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時、ノード２（ｎｏｄｅ２）の電圧はＬレベルとなり、ｎ型トランジスタ（ＴＭ３）がオン、ｎ型トランジスタ（ＴＭ４）はオフとなる。ノード１（ｎｏｄｅ１）の電圧がＬレベルの時、ノード２（ｎｏｄｅ２）の電圧はＨレベルとなり、ｎ型トランジスタ（ＴＭ３）がオフ、ｎ型トランジスタ（ＴＭ４）はオンである。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＭ３，ＴＭ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。なお、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＭ３，ＴＭ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。なお、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＭ１）がオフ、トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には、Ｘ−アドレス回路１２０やＹ−アドレス回路１３０の動作を停止できるため、消費電力の低減が可能である。
図１中のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＭ１）がオフ、トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には、Ｘ−アドレス回路１２０やＹ−アドレス回路１３０の動作を停止できるため、消費電力の低減が可能である。
図３は、図２に示すＶＣＯＭの電圧と、ＶＣＯＭの電圧を反転したバーＶＣＯＭの電圧の反転周期を説明するための図である。
図１に示す液晶表示装置の交流駆動方法としてコモン反転駆動方法が採用されるが、図１に示す液晶表示装置では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したバーＶＣＯＭの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じて、Ｌレベル（例えば、０Ｖ）と、Ｈレベル（例えば、５Ｖ）との間で反転する。バーＶＣＯＭの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、バーＶＣＯＭの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、バーＶＣＯＭの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとバーＶＣＯＭの電圧の大きさとが互いに入れ替わる。
図１に示す液晶表示装置の交流駆動方法としてコモン反転駆動方法が採用されるが、図１に示す液晶表示装置では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したバーＶＣＯＭの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じて、Ｌレベル（例えば、０Ｖ）と、Ｈレベル（例えば、５Ｖ）との間で反転する。バーＶＣＯＭの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、バーＶＣＯＭの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、バーＶＣＯＭの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとバーＶＣＯＭの電圧の大きさとが互いに入れ替わる。
［実施例］
図４は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
図４において、１００は表示部、１１０は表示制御回路、１２０はＸ−アドレス回路、１３０はＹ−アドレス回路、１０は表示画素、２０は映像線ベクトル回路、３０は走査線ベクトル回路である。
本実施例の液晶表示装置は、映像線ベクトル回路２０と、走査線ベクトル回路３０とを備える点で、図１に示す液晶表示装置と相違する。
本実施例の映像線ベクトル回路２０は、Ｘアドレスの開始アドレスと終点アドレスを指定し、その間のアドレス位置の全表示画素１０のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、横線を描画することができる。
また、本実施例の走査線ベクトル回路３０は、Ｙアドレスの開始アドレスと終点アドレスとを指定し、その間のアドレス位置の全表示画素１０のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、縦線を描画することができる。
さらに、Ｘ−アドレス回路１２０とＹ−アドレス回路１３０の両方で開始アドレスと終点アドレスを指定した場合には、四角形を描画することができる。本実施例は、画素間の相関が高い表示データや、アニメーションの描画に有効である。
図４は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
図４において、１００は表示部、１１０は表示制御回路、１２０はＸ−アドレス回路、１３０はＹ−アドレス回路、１０は表示画素、２０は映像線ベクトル回路、３０は走査線ベクトル回路である。
本実施例の液晶表示装置は、映像線ベクトル回路２０と、走査線ベクトル回路３０とを備える点で、図１に示す液晶表示装置と相違する。
本実施例の映像線ベクトル回路２０は、Ｘアドレスの開始アドレスと終点アドレスを指定し、その間のアドレス位置の全表示画素１０のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、横線を描画することができる。
また、本実施例の走査線ベクトル回路３０は、Ｙアドレスの開始アドレスと終点アドレスとを指定し、その間のアドレス位置の全表示画素１０のメモリ部に同じ映像データを一度に書き込むための回路であり、これにより、縦線を描画することができる。
さらに、Ｘ−アドレス回路１２０とＹ−アドレス回路１３０の両方で開始アドレスと終点アドレスを指定した場合には、四角形を描画することができる。本実施例は、画素間の相関が高い表示データや、アニメーションの描画に有効である。
図５は、図４に示す映像線ベクトル回路２０、および走査線ベクトル回路３０の回路構成の一例を示す回路図である。
図５に示すベクトル回路は、映像線ベクトル回路２０、および走査線ベクトル回路３０は、第１のＤ型フリップフロップ回路（ＦＦ１）と、第２のＤ型フリップフロップ回路（ＦＦ２）と、インバータ（ＩＮＶ１０）と、第１のクロックドバッファ（ＢＦ１）と、第２のクロックドバッファ（ＢＦ２）とで構成される。
第１のＤ型フリップフロップ回路（ＦＦ１）のクロック端子（ＣＫ）には、表示制御回路１１０から出力されるアドレス取り込みクロック（ＷＲ）が入力される。また、第１のＤ型フリップフロップ回路（ＦＦ１）のＤ端子に入力される入力信号（ＩＮ１）は、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０の対応する出力端子から出力される出力電圧である。
第２のＤ型フリップフロップ回路（ＦＦ２）のクロック端子（ＣＫ）には、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子からの出力電圧が入力される。第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に入力される入力信号（ＩＮ３）は、表示制御回路１１０から出力されるＨレベルあるいはＬレベルの電圧である。
図５に示すベクトル回路は、映像線ベクトル回路２０、および走査線ベクトル回路３０は、第１のＤ型フリップフロップ回路（ＦＦ１）と、第２のＤ型フリップフロップ回路（ＦＦ２）と、インバータ（ＩＮＶ１０）と、第１のクロックドバッファ（ＢＦ１）と、第２のクロックドバッファ（ＢＦ２）とで構成される。
第１のＤ型フリップフロップ回路（ＦＦ１）のクロック端子（ＣＫ）には、表示制御回路１１０から出力されるアドレス取り込みクロック（ＷＲ）が入力される。また、第１のＤ型フリップフロップ回路（ＦＦ１）のＤ端子に入力される入力信号（ＩＮ１）は、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０の対応する出力端子から出力される出力電圧である。
第２のＤ型フリップフロップ回路（ＦＦ２）のクロック端子（ＣＫ）には、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子からの出力電圧が入力される。第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に入力される入力信号（ＩＮ３）は、表示制御回路１１０から出力されるＨレベルあるいはＬレベルの電圧である。
また、インバータ（ＩＮＶ１０）は、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子からの出力電圧を反転し、インバータ（ＩＮＶ１０）の出力電圧は、第１のクロックドバッファ（ＢＦ１）のクロック端子に入力される。
第１のクロックドバッファ（ＢＦ１）に入力される入力信号（ＩＮ２）は、Ｌレベル（ＧＮＤ）の電圧、あるいは、前段の映像線ベクトル回路２０、あるいは走査線ベクトル回路３０の出力電圧である。
第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子からの出力電圧がクロック端子に入力される第２のクロックドバッファ（ＢＦ２）は、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子からの出力電圧が入力される。
また、第１のクロックドバッファ（ＢＦ１）の出力端子と、第２のクロックドバッファ（ＢＦ２）の出力端子とは、各映像線ベクトル回路の出力端子に接続される。
第１のクロックドバッファ（ＢＦ１）に入力される入力信号（ＩＮ２）は、Ｌレベル（ＧＮＤ）の電圧、あるいは、前段の映像線ベクトル回路２０、あるいは走査線ベクトル回路３０の出力電圧である。
第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子からの出力電圧がクロック端子に入力される第２のクロックドバッファ（ＢＦ２）は、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子からの出力電圧が入力される。
また、第１のクロックドバッファ（ＢＦ１）の出力端子と、第２のクロックドバッファ（ＢＦ２）の出力端子とは、各映像線ベクトル回路の出力端子に接続される。
図６は、図５に示すベクトル回路のタイミングチャートを示す図である。
以下、図６を用いて、図５に示すベクトル回路の動作を説明する。
アドレスが選択されていない場合、第１のＤ型フリップフロップ回路（ＦＦ１）、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力は、Ｌレベルの電圧である。このとき、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力は、インバータ（ＩＮＶ１０）で反転されてＨレベルとなり、第１のクロックドバッファ（ＢＦ１）のクロック端子に入力されるので、第１のクロックドバッファ（ＢＦ１）はオンとなり、クロックドバッファ（ＢＦ１）の出力はＬレベルの電圧となる。
また、第２のクロックドバッファ（ＢＦ２）のクロック端子には、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の、Ｌレベルの出力が入力されるため、第２のクロックドバッファ（ＢＦ２）の出力はハイインピーダンス（Ｚ）となる。
したがって、横ラインはすべてＬレベルの電圧となり、どのアドレスも選択されない。
以下、図６を用いて、図５に示すベクトル回路の動作を説明する。
アドレスが選択されていない場合、第１のＤ型フリップフロップ回路（ＦＦ１）、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力は、Ｌレベルの電圧である。このとき、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力は、インバータ（ＩＮＶ１０）で反転されてＨレベルとなり、第１のクロックドバッファ（ＢＦ１）のクロック端子に入力されるので、第１のクロックドバッファ（ＢＦ１）はオンとなり、クロックドバッファ（ＢＦ１）の出力はＬレベルの電圧となる。
また、第２のクロックドバッファ（ＢＦ２）のクロック端子には、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の、Ｌレベルの出力が入力されるため、第２のクロックドバッファ（ＢＦ２）の出力はハイインピーダンス（Ｚ）となる。
したがって、横ラインはすべてＬレベルの電圧となり、どのアドレスも選択されない。
次に、開始アドレスを入力した場合、開始アドレス位置の、映像線ベクトル回路２０内の第１のＤ型フリップフロップ回路（ＦＦ１）のＤ端子には、Ｘ−アドレス回路１２０からＨレベルの電圧が入力される。（図６（ａ）のＦＦ１−Ｄ）
表示制御回路１１０からアドレス取り込みクロック（ＷＲ）が入力されると（図６（ａ）のＦＦ１−ＣＫ）、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり（図６（ａ）のＦＦ１−Ｑ）、第１のクロックドバッファ（ＢＦ１）がオフとなり、第１のクロックドバッファ（ＢＦ１）の出力はハイインピーダンス（Ｚ）となる。（図６（ａ）のＢＦ１−ＯＵＴ）
また、第２のクロックドバッファ（ＢＦ２）はオンとなるが、この時、第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に、表示制御回路１１０からＨレベルの電圧を入力しておく。（図６（ａ）のＦＦ２−Ｄ）
これにより、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となると、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力がＨレベルの電圧となる。（図６（ａ）のＦＦ２−Ｑ）
したがって、クロックドバッファ（ＢＦ２）の出力がＨレベルの電圧となるので、（図６（ａ）のＢＦ２−ＯＵＴ）、これ以降のラインがＨレベルの電圧となる。
表示制御回路１１０からアドレス取り込みクロック（ＷＲ）が入力されると（図６（ａ）のＦＦ１−ＣＫ）、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり（図６（ａ）のＦＦ１−Ｑ）、第１のクロックドバッファ（ＢＦ１）がオフとなり、第１のクロックドバッファ（ＢＦ１）の出力はハイインピーダンス（Ｚ）となる。（図６（ａ）のＢＦ１−ＯＵＴ）
また、第２のクロックドバッファ（ＢＦ２）はオンとなるが、この時、第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に、表示制御回路１１０からＨレベルの電圧を入力しておく。（図６（ａ）のＦＦ２−Ｄ）
これにより、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となると、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力がＨレベルの電圧となる。（図６（ａ）のＦＦ２−Ｑ）
したがって、クロックドバッファ（ＢＦ２）の出力がＨレベルの電圧となるので、（図６（ａ）のＢＦ２−ＯＵＴ）、これ以降のラインがＨレベルの電圧となる。
次に、終点アドレスを入力した場合、終点アドレス位置の、映像線ベクトル回路２０内の第１のＤ型フリップフロップ回路（ＦＦ１）のＤ端子には、Ｘ−アドレス回路１２０からＨレベルの電圧が入力される。（図６（ｂ）のＦＦ１−Ｄ）
表示制御回路１１０からアドレス取り込みクロック（ＷＲ）が入力されると（図６（ｂ）のＦＦ１−ＣＫ）、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり（図６（ｂ）のＦＦ１−Ｑ）、第１のクロックドバッファ（ＢＦ１）がオフとなり、第１のクロックドバッファ（ＢＦ１）の出力はハイインピーダンス（Ｚ）となる。（図６（ｂ）のＢＦ１−ＯＵＴ）
また、第２のクロックドバッファ（ＢＦ１）はオンとなるが、この時、第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に、表示制御回路１１０からＬレベルの電圧を入力しておく。（図６（ａ）のＦＦ２−Ｄ）
これにより、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となったとしても、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力がＬレベルの電圧のままである。（図６（ｂ）のＦＦ２−Ｑ）
このように、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり、第２のクロックドバッファ（ＢＦ２）がオンになると、クロックドバッファ（ＢＦ２）の出力がＬレベルの電圧となり（図６（ｂ）のＢＦ２−ＯＵＴ）、これ以降のラインがＬレベルの電圧となる。
つまり、開始アドレスから終点アドレスまでの間のアドレス位置の表示画素１０が全て選択されたことになる。この状態で、データ線（Ｄａｔａ）から表示データを入力させると、Ｘアドレスでは横線、Ｙアドレスでは縦線、Ｘアドレス、Ｙアドレス両方だと四角形を描画することができる。
表示制御回路１１０からアドレス取り込みクロック（ＷＲ）が入力されると（図６（ｂ）のＦＦ１−ＣＫ）、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり（図６（ｂ）のＦＦ１−Ｑ）、第１のクロックドバッファ（ＢＦ１）がオフとなり、第１のクロックドバッファ（ＢＦ１）の出力はハイインピーダンス（Ｚ）となる。（図６（ｂ）のＢＦ１−ＯＵＴ）
また、第２のクロックドバッファ（ＢＦ１）はオンとなるが、この時、第２のＤ型フリップフロップ回路（ＦＦ２）のＤ端子に、表示制御回路１１０からＬレベルの電圧を入力しておく。（図６（ａ）のＦＦ２−Ｄ）
これにより、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となったとしても、第２のＤ型フリップフロップ回路（ＦＦ２）のＱ端子の出力がＬレベルの電圧のままである。（図６（ｂ）のＦＦ２−Ｑ）
このように、第１のＤ型フリップフロップ回路（ＦＦ１）のＱ端子の出力がＨレベルの電圧となり、第２のクロックドバッファ（ＢＦ２）がオンになると、クロックドバッファ（ＢＦ２）の出力がＬレベルの電圧となり（図６（ｂ）のＢＦ２−ＯＵＴ）、これ以降のラインがＬレベルの電圧となる。
つまり、開始アドレスから終点アドレスまでの間のアドレス位置の表示画素１０が全て選択されたことになる。この状態で、データ線（Ｄａｔａ）から表示データを入力させると、Ｘアドレスでは横線、Ｙアドレスでは縦線、Ｘアドレス、Ｙアドレス両方だと四角形を描画することができる。
前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
また、前述の実施例では、周辺回路（例えば、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０）を、液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
また、前述の実施例では、周辺回路（例えば、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０）を、液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 表示画素
２０ 映像線ベクトル回路
３０ 走査線ベクトル回路
１００ 表示部
１１０ 表示制御回路
１２０ Ｘ−アドレス回路
１３０ Ｙ−アドレス回路
ＦＦ１，ＦＦ２ Ｄ型フリップフロップ回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１０ インバータ
ＢＦ１，ＢＦ２ クロックドバッファ
Ｄａｔａ データ線
Ｄ，Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ 映像線
Ｇ，Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ 走査線
ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ スイッチング素子
ｎｏｄｅ１ ノード１
ｎｏｄｅ２ ノード２
ＴＭ２ ｐ型トランジスタ
ＴＭ１ ＴＭ３，ＴＭ４ ｎ型トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＬＣ 液晶
２０ 映像線ベクトル回路
３０ 走査線ベクトル回路
１００ 表示部
１１０ 表示制御回路
１２０ Ｘ−アドレス回路
１３０ Ｙ−アドレス回路
ＦＦ１，ＦＦ２ Ｄ型フリップフロップ回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１０ インバータ
ＢＦ１，ＢＦ２ クロックドバッファ
Ｄａｔａ データ線
Ｄ，Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ 映像線
Ｇ，Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ 走査線
ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ スイッチング素子
ｎｏｄｅ１ ノード１
ｎｏｄｅ２ ノード２
ＴＭ２ ｐ型トランジスタ
ＴＭ１ ＴＭ３，ＴＭ４ ｎ型トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＬＣ 液晶
Claims (14)
- ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、
前記各表示画素に映像データを入力するｎ個の映像線とを有する表示パネルと、
ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路とを備える表示装置であって、
前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路を備えることを特徴とする表示装置。 - ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、
前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、
ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、
前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路を備えることを特徴とする表示装置。 - ｍ、ｎを２以上の整数とするとき、（ｍ×ｎ）個の表示画素と、
前記各表示画素に映像データを入力するｎ個の映像線と、
前記各表示画素に選択走査電圧を入力するｍ個の走査線とを有する表示パネルと、
ｎ個の出力端子を有し、前記各映像線に映像データを供給する映像線アドレス回路と、
ｍ個の出力端子を有し、前記各走査線に選択走査電圧を供給する走査線アドレス回路とを備える表示装置であって、
前記映像線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に同じ映像データを一度に入力するｎ個の映像線ベクトル回路と、
前記走査線アドレス回路の各出力端子に接続され、開始アドレスから終点アドレスまでのアドレス位置の表示画素に選択走査電圧を一度に入力するｍ個の走査線ベクトル回路とを備えることを特徴とする表示装置。 - 前記映像データが供給されるデータ線と、
前記データ線と前記各映像線との間に接続され、前記映像線ベクトル回路からの出力電圧に基づきオン・オフされるｎ個のスイッチング素子とを備えることを特徴とする請求項１または請求項３に記載の表示装置。 - １番目の前記映像線ベクトル回路には、第１電圧レベルの電圧が入力され、
ｊ（２≦ｊ≦ｎ）番目の前記映像線ベクトル回路には、（ｊ−１）番目の映像線ベクトル回路の出力電圧が入力され、
開始アドレスから終点アドレスまでのアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルと異なる第２電圧レベルの電圧であり、
開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記映像線ベクトル回路の出力電圧は、前記第１電圧レベルの電圧であることを特徴とする請求項１または請求項３または請求項４に記載の表示装置。 - 前記各映像線ベクトル回路は、Ｄ端子に前記映像線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第１のＤ型フリップフロップ回路と、
Ｄ端子に、第１電圧レベルあるいは第２電圧レベルの電圧が入力され、クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のＤ型フリップフロップ回路と、
前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧を反転するインバータと、
前記インバータの出力電圧がクロック端子に入力される第１のクロックドバッファと、
クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、入力端子に前記第２のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のクロックドバッファとを有し、
前記各映像線ベクトル回路の出力端子は、前記第１のクロックドバッファの出力端子と前記第２のクロックドバッファの出力端子に接続され、
１番目の映像線ベクトル回路の第１のクロックドバッファには、第１電圧レベルの電圧が入力され、
ｊ番目の映像線ベクトル回路の第１のクロックドバッファには、（ｊ−１）番目の映像線ベクトル回路の出力端子から出力される出力電圧が入力されることを特徴とする請求項５に記載の表示装置。 - 開始アドレス位置の前記映像線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記第２電圧レベルの電圧が入力され、
前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第２のクロックドバッファの出力は、前記第２電圧レベルの電圧となり、
終点アドレス位置の前記映像線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記第１電圧レベルの電圧が入力され、
前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第２のクロックドバッファの出力は、前記第１電圧レベルの電圧となることを特徴とする請求項６に記載の表示装置。 - １番目の前記走査線ベクトル回路には、非選択走査電圧が入力され、
ｋ（２≦ｋ≦ｎ）番目の前記走査線ベクトル回路には、（ｋ−１）番目の走査線ベクトル回路の出力電圧が入力され、
開始アドレスから終点アドレスまでのアドレス位置の前記走査線ベクトル回路の出力電圧は、選択走査電圧であり、
開始アドレスまでのアドレス位置、終点アドレス以降のアドレス位置の前記走査線ベクトル回路の出力電圧は、非選択走査電圧であることを特徴とする請求項２または請求項３に記載の表示装置。 - 前記各走査線ベクトル回路は、Ｄ端子に前記走査線アドレス回路の対応する出力端子からの出力電圧が入力され、クロック端子にアドレス取り込みクロックが入力される第１のＤ型フリップフロップ回路と、
Ｄ端子に、第１電圧レベルあるいは第２電圧レベルの電圧が入力され、クロック端子に前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力される第２のＤ型フリップフロップ回路と、
前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧を反転するインバータと、
前記インバータの出力電圧がクロック端子に入力される第１のクロックドバッファと、
クロック端子に、前記第１のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、入力端子に前記第２のＤ型フリップフロップ回路のＱ端子からの出力電圧が入力され、第２のクロックドバッファとを有し、
前記各走査線ベクトル回路の出力端子は、前記第１のクロックドバッファの出力端子と前記第２のクロックドバッファの出力端子に接続され、
１番目の走査線ベクトル回路の第１のクロックドバッファには、非選択走査電圧が入力され、
ｋ番目の走査線ベクトル回路の第１のクロックドバッファには、（ｋ−１）番目の走査線ベクトル回路の出力端子から出力される出力電圧が入力されることを特徴とする請求項８に記載の表示装置。 - 開始アドレス位置の前記走査線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、選択走査電圧が入力され、
前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第２のクロックドバッファの出力は、前記選択走査電圧となり、
終点アドレス位置の前記走査線ベクトル回路において、第２のＤ型フリップフロップ回路のＤ端子には、前記非選択走査電圧が入力され、
前記第１のクロックドバッファの出力は、ハイインピーダンスとなり、
前記第２のクロックドバッファの出力は、前記非選択走査電圧となることを特徴とする請求項９に記載の表示装置。 - 前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有することを特徴とする請求項１ないし請求項１０のいずれか１項に記載の表示装置。 - 前記画素電極と対向する共通電極を有し、
前記共通電極には前記第１の映像電圧が印加されることを特徴とする請求項１１に記載の表示装置。 - 前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されることを特徴とする請求項１１または請求項１２に記載の表示装置。
- 前記表示装置は液晶表示装置であることを特徴とする請求項１ないし請求項１３のいずれか１項に記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007013673A JP5059424B2 (ja) | 2007-01-24 | 2007-01-24 | 表示装置 |
| US12/007,937 US8169393B2 (en) | 2007-01-24 | 2008-01-17 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007013673A JP5059424B2 (ja) | 2007-01-24 | 2007-01-24 | 表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008180869A true JP2008180869A (ja) | 2008-08-07 |
| JP2008180869A5 JP2008180869A5 (ja) | 2009-08-27 |
| JP5059424B2 JP5059424B2 (ja) | 2012-10-24 |
Family
ID=39640739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007013673A Expired - Fee Related JP5059424B2 (ja) | 2007-01-24 | 2007-01-24 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8169393B2 (ja) |
| JP (1) | JP5059424B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104732936B (zh) * | 2015-03-20 | 2017-03-08 | 深圳市华星光电技术有限公司 | 不等行驱动宽度的液晶面板的源极驱动器及源极驱动方法 |
| CN108932932A (zh) * | 2017-05-24 | 2018-12-04 | 京东方科技集团股份有限公司 | 锁存单元、像素电路、像素驱动方法和显示装置 |
| CN109389954A (zh) * | 2017-08-14 | 2019-02-26 | 京东方科技集团股份有限公司 | 像素电路、显示面板及其驱动方法和显示装置 |
| CN107393488B (zh) * | 2017-08-30 | 2019-06-14 | 武汉天马微电子有限公司 | 像素驱动电路和像素驱动方法 |
| CN107945763B (zh) * | 2018-01-05 | 2020-06-26 | 京东方科技集团股份有限公司 | 像素电路、阵列基板、显示面板和显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0749482A (ja) * | 1993-08-05 | 1995-02-21 | Fuji Photo Film Co Ltd | フレームデューティ駆動方法 |
| WO2000070594A1 (fr) * | 1999-05-14 | 2000-11-23 | Seiko Epson Corporation | Methode de commande d'un dispositif electro-optique, circuit de commande, dispositif electro-optique et dispositif electronique |
| JP2005234029A (ja) * | 2004-02-17 | 2005-09-02 | Mitsubishi Electric Corp | 画像表示装置 |
| JP2006285118A (ja) * | 2005-04-05 | 2006-10-19 | Hitachi Displays Ltd | 表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0618562B1 (en) * | 1993-03-30 | 1998-06-03 | Asahi Glass Company Ltd. | A display apparatus and a driving method for a display apparatus |
| JP2003108031A (ja) | 2001-09-27 | 2003-04-11 | Toshiba Corp | 表示装置 |
| JP2004294968A (ja) * | 2003-03-28 | 2004-10-21 | Kawasaki Microelectronics Kk | 単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置 |
| US8022895B2 (en) * | 2004-07-26 | 2011-09-20 | Che-Chih Tsao | Active screen volumetric 3D display |
-
2007
- 2007-01-24 JP JP2007013673A patent/JP5059424B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-17 US US12/007,937 patent/US8169393B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0749482A (ja) * | 1993-08-05 | 1995-02-21 | Fuji Photo Film Co Ltd | フレームデューティ駆動方法 |
| WO2000070594A1 (fr) * | 1999-05-14 | 2000-11-23 | Seiko Epson Corporation | Methode de commande d'un dispositif electro-optique, circuit de commande, dispositif electro-optique et dispositif electronique |
| JP2005234029A (ja) * | 2004-02-17 | 2005-09-02 | Mitsubishi Electric Corp | 画像表示装置 |
| JP2006285118A (ja) * | 2005-04-05 | 2006-10-19 | Hitachi Displays Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5059424B2 (ja) | 2012-10-24 |
| US20080174538A1 (en) | 2008-07-24 |
| US8169393B2 (en) | 2012-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9418606B2 (en) | Gate driving circuit of display panel and display screen with the same | |
| JP5100993B2 (ja) | 液晶駆動回路およびこれを有する液晶表示装置 | |
| JP2004062161A (ja) | 電気光学装置、電気光学装置の駆動方法、電気光学装置の走査線選択方法及び電子機器 | |
| US8605025B2 (en) | Liquid crystal display device with decreased power consumption | |
| JP2017016400A (ja) | 表示装置 | |
| JP2006201760A (ja) | 表示装置の駆動回路及び駆動方法 | |
| JP5090795B2 (ja) | 表示装置 | |
| JP5059424B2 (ja) | 表示装置 | |
| US8217885B2 (en) | Enhancing time-wise likelihood for a leak current from a floating memory node in a display device having a shift register circuit | |
| JP2005275382A (ja) | 表示装置 | |
| US8508513B2 (en) | Display device | |
| JP3724578B2 (ja) | 半導体装置及びその制御方法 | |
| JP5161670B2 (ja) | 表示装置 | |
| JP4022990B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2010049768A (ja) | シフトレジスタ及び表示装置 | |
| JP2004062163A (ja) | 電気光学装置、電気光学装置の駆動方法、電気光学装置の走査線選択方法及び電子機器 | |
| JP3803879B2 (ja) | 不揮発性フリップフロップ回路およびその駆動方法 | |
| KR101456989B1 (ko) | 액정표시장치용 게이트구동부 | |
| JP2009222777A (ja) | 表示装置、電子装置、システム | |
| JP2010054527A (ja) | 表示装置及びその表示駆動方法 | |
| JP2010044199A (ja) | 表示装置、電子装置、電子システム | |
| JP5224735B2 (ja) | 液晶装置、および電子機器 | |
| JP2007218974A (ja) | 表示装置 | |
| JP4501920B2 (ja) | 表示装置 | |
| JP2006235267A (ja) | 半導体装置の駆動方法および駆動装置並びに半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090709 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090709 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5059424 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |