JP2010044199A - 表示装置、電子装置、電子システム - Google Patents

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Abstract

【課題】ドレインを画素電極に接続し、ソースをソースバスに接続し、ゲート電圧に応じて前記画素電極の印加電圧を制御する第1のトランジスタとを有し、フリッカを低減する表示装置、電子装置、電子システムを提供する。
【解決手段】画素電極とドレインが前記画素電極に、ソースをソースバスに接続し、ゲートに印加されるゲート電圧に応じて前記画素電極印加電圧を制御する画素駆動用トランジスタとを有し、前記画素駆動用トランジスタのゲートに接続し、前記トランジスタのゲートに印加する電圧を保持するキャパシタンスと、ドレインがトランジスタのゲートと前記キャパシタンスとの接続点に接続され、ソースが前記ソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、前記キャパシタンス電圧を、隣接するソースバスで、異なる電圧となるように交互に切り換える。
【選択図】図3

Description

本発明は表示装置、電子装置、電子システムに係り、特に、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する第1のトランジスタとを有する表示装置、電子装置、電子システムに関する。
薄型、低消費電力の観点から、コンピュータ、携帯電話などの表示装置として液晶表示装置が用いられている。
画素電極への電圧の印加をTFT(thin film transistor)を用いたアクティブマトリックス方式の液晶表示装置では、画素電極とデータ線との間にTFTを配置し、ゲート線によりTFTをスイッチングして、データ線に印加された電圧を画素電極に供給している(例えば、特許文献1参照)。
液晶表示装置では、寿命を延ばすため、液晶が一方向にだけ旋回しないように画素電極とコモン電極との間に印加される電圧を、例えば、フレーム毎に反転させ、液晶に印加する電圧をフレーム毎に反転させている。また、このとき、例えば、同じフレームで、ライン毎に反対の電圧が液晶に印加されるように制御している。
図16は従来のゲート線駆動方法の一例を説明するための図を示す。図16(A)は第1の液晶駆動状態、図16(B)は第2の液晶駆動状態を示している。なお、図16において、実線はゲート電圧Vg、破線はソース電圧Vs、一点鎖線はドレイン電圧Vd、二点鎖線は共通電極142に印加されるコモン電圧Vcomを示している。
従来のゲート線駆動方法は、図16に示すようにゲート電圧Vgは第1の液晶駆動状態と第2の液晶駆動状態とによらず固定であった。このため、図16(A)に示す第1の液晶駆動状態においてTFTのオフのときにゲート電圧Vgが基底電圧Vglとなると、ゲート電圧Vgの基底電圧Vglとドレイン電圧Vdとの差は2.3Vであるが、図16(B)に示す第2の液晶駆動状態においてTFTのオフのときにゲート電圧Vg’が基底電圧Vgl’となると、ゲート電圧Vgの基底電圧Vgl’とソース電圧Vs’の基底電圧Vs1’との差が7.5Vに拡大する。これによって、第1の液晶駆動状態と第2の液晶駆動状態とでTFTのオフ電流Ioffに差が生じる。第1の液晶駆動状態と第2の液晶駆動状態とでTFTのオフ電流Ioffの差が液晶表示装置の画質を劣化させる原因の一つであり、画面をちらつかせる原因であるフリッカという現象が発生していた。
特開2007−188079号公報
本発明は上記の点に鑑みてなされたもので、フリッカを低減できる表示装置、電子装置、電子システムを提供することを目的とする。
本発明は、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置であって、前記画素駆動用トランジスタのゲートに接続され、前記画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、ドレインが前記画素駆動用トランジスタのゲートと前記キャパシタンスとの接続点に接続され、ソースが前記ソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、前記キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換え、前記ソースを駆動するソースバス駆動回路とを有する構成としてなる。
また、本発明は、前記ソース駆動回路は、前記画素電極に印加するソース電圧を前記ソースバスに供給するデマルチプレクサと、
第1の高レベル電圧を発生する第1の高電圧源と、
前記第1の高レベル電圧より高いレベルの第2の高レベル電圧を発生する第2の高電圧源と、前記第1及び第2の高レベル電圧より低いレベルの第1の低レベル電圧を発生する第1の低電圧源と、第1の低レベル電圧より低いレベルの第2の低レベル電圧を発生する第2の低電圧源と、前記第1及び第2の高電圧源から前記第1及び第2の高レベル電圧が印加されるとともに、前記第1及び第2の低電圧源から前記第1及び第2の低レベル電圧が印加され、選択信号に基づいて前記第1及び第2の高レベル電圧、前記第1及び第2の低レベル電圧を第1の出力ライン及び第2の出力ラインに選択的に出力する電圧選択回路と、前記キャパシタンスに電圧を保持させるときに、前記第1及び第2の出力ラインの電圧を前記ソースバスに供給し、前記画素駆動用トランジスタのソースにソース電圧を印加するときに、前記デマルチプレクサの出力を前記ソースバスに供給するように切り換える電圧切換回路とを有する構成としてなる。
さらに、本発明の電圧選択回路は、電圧レベル選択信号に応じて前記第1又は第2の高レベル電圧、及び、前記第1又は第2の低レベル電圧を出力する第1電圧選択部と、電圧レベル選択信号に応じて前記第2又は第1の高レベル電圧、及び、前記第2又は第1の低レベル電圧を出力する第2電圧選択部と、ソースバス切換信号に応じて前記第1の電圧レベル選択部から出力される前記第1又は第2の高レベル電圧と、前記第1又は第2の低レベル電圧とうちのいずれかを1ソースバスおきに設定された第1のソースバスに出力する第3の電圧選択部と、ソースバス切換信号に応じて前記第2の電圧レベル選択部から出力される前記第2又は第1の高レベル電圧と、前記第2又は第1の低レベル電圧とのうちのいずれかを前記第1のソースバスに隣接する第2のソースバスに出力する第4の電圧選択部とを有することを特徴とする。
本発明によれば、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置において、画素駆動用トランジスタのゲートに接続され、画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、ドレインが第1のトランジスタのゲートとキャパシタンスとの接続点に接続され、ソースがソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換える保持電圧切換回路とを設けることにより、ゲート駆動電圧制御用トランジスタのゲート−ソース間電圧、あるいは、ゲート−ドレイン間電圧の変動を小さくでき、これによって、画素駆動用トランジスタのドレイン電圧の変動を小さくでき、この結果、フリッカを低減できる。
図1は本発明の一実施例のシステム構成図を示す。
本実施例では本発明の表示装置の一例として液晶表示装置100を例に説明を行う。
液晶表示装置100は、例えば、アクティブマトリクス方式の液晶表示装置であり、インタフェース部101、コントローラ102、ゲートライン駆動回路103、ソースバス駆動回路104、表示部105を含む構成とされている。
インタフェース部101は、上位装置とのインタフェースをとり、上位装置から表示データを受信する。
コントローラ102は、インタフェース部101で受信した表示データに基づいて表示部105をコントロールするための各種コントロール信号を生成し、ゲートライン駆動回路103、ソースバス駆動回路104に供給する。
ゲートライン駆動回路103は、コントローラ102からのコントロール信号に基づいて表示部105のゲートラインGLを駆動するためのゲートライン駆動信号を生成し、表示部105に供給する。
ソースバス駆動回路104は、コントローラ102から供給されるコントロール信号に基づいて表示部105の第1のソースバスSB1及び第2のソースバスSB2を駆動するためのソース駆動信号を生成し、表示部105に供給する。
図2は表示部105の要部の構成図を示す。
表示部105は、偏光板111、下部ガラス基板112、画素電極部113、ゲートラインGL、第1のソースバスSB1、第2のソースバスSB2、配向膜114、液晶115、配向膜116、共通電極117、上部ガラス基板118、偏光板119を含む構成とされている。
偏光板111は、下部ガラス基板112の下面側に設けられ、例えば、バックライトからの光のうち所定の偏光の光を通過させて下部ガラス基板112に供給する。下部ガラス基板112の上面側には、ゲートラインGL、第1、第2のソースバスSB1、SB2、画素電極部113が形成される。ゲートラインGLは、図1に示すゲートライン駆動回路103に接続されて、ゲートライン駆動回路103からゲート駆動信号が供給される。
第1、第2のソースバスSB1、SB2は、ゲートラインGLに直交する方向にゲートラインGLとは絶縁状態で配線されており、ソースバス駆動回路104に接続されている。なお、第1のソースバスSB1と第2のソースバスSB2とは、交互に配線されている。
画素電極部113は、ゲートラインGL間に挟まれ、かつ、第1のソースバスSB1と第2のソースバスSB2とに挟まれた領域に配置されている。画素電極部113には、ゲートラインGL、第1のソースバスSB1又は第2のソースバスSB2が接続される。
配向膜114は、ゲートラインGL、コモンラインCL、第1及び第2のソースバスSB1、SB2、画素電極部113に積層して形成される。配向膜114は、液晶115を所定の配向方向に整列させる。
配向膜114上に図示しないスペーサを介して上部ガラス基板118が配置される。上部ガラス基板118の配向膜114に対向する側の面には、共通電極117が形成される。共通電極117には、基準電位、例えば、GND電位が印加される。
上部ガラス基板118の共通電極117上には、配向膜116が形成される。配向膜116は液晶115を所定の配向方向に配向させる。配向膜114の配向方向と配向膜116の配向方向とは、例えば、互いに直交あるいは平行する方向とされる。
また、上部ガラス基板118の上面側、液晶115に面する側とは反対側の面には、偏光板119が配置される。偏光板119は、上部ガラス基板118を透過した光のうち所定の偏光を有する光を透過させる。
ソースバス駆動回路104について説明する。
図3はソースバス駆動回路104のブロック構成図を示す。
ソースバス駆動回路104は、電圧選択回路211,デマルチプレクサ212、電圧切換回路213、第1の高レベル電圧源214、第2の高レベル電圧源215、第1の低レベル電圧源216、第2の低レベル電圧源217を含む構成とされている。なお、電圧選択回路211、第1の高レベル電圧源214、第2の高レベル電圧源215、第1の低レベル電圧源216、第2の低レベル電圧源217により保持電圧切換回路が構成されている。
第1の高レベル電圧源214は、第1の高レベル電圧H1を発生する。第2の高レベル電圧源215は、第2の高レベル電圧H2を発生する。第1の低レベル電圧源216は、第1の低レベル電圧L1を発生する。第2の低レベル電圧源217は、第2の低レベル電圧L2を発生する。第1の高レベル電圧源214、第2の高レベル電圧源215、第1の低レベル電圧源216、第2の低レベル電圧源217で発生された第1の高レベル電圧H1、第2の高レベル電圧H2、第1の低レベル電圧L1、第2の低レベル電圧L2は電圧選択回路211に供給される。なお、第1の高レベル電圧H1、第2の高レベル電圧H2、第1の低レベル電圧L1、第2の低レベル電圧L2は、H2>H1>L1>L2の関係とされている。
電圧選択回路211は、コントローラ102から供給される駆動レベル指示信号high/low及びバス指示信号posi/negaに基づいて第1の高レベル電圧H1又は第2の高レベル電圧H2、第1の低レベル電圧L1又は第2の低レベル電圧L2のうち第1の出力電圧V1及び第2の出力電圧V2とする電圧を決定する。
図4は電圧選択回路211の回路構成図を示す。
電圧選択回路211は、第1の電圧レベル選択部221、第2の電圧レベル選択部222、第3の電圧レベル選択部223、第4の電圧レベル選択部224から構成されている。
第1の電圧レベル選択部221は、トランジスタM11〜M14から構成され、コントローラ102からの駆動レベル指示信号high/lowに応じて第1又は第2の高レベル電圧H1、H2、及び、第1又は第2の低レベル電圧L1、L2を出力する。第2の電圧レベル選択部222は、トランジスタM21〜M24から構成され、コントローラ102からの駆動レベル指示信号high/lowに応じて第2又は第1の高レベル電圧H2、H1、及び、第2又は第1の低レベル電圧L2、L1を出力する。
第3の電圧レベル選択部223は、トランジスタM15〜M18から構成され、コントローラ102からのバス指示信号posi/negaに応じて第1の電圧レベル選択部221で選択された第1又は第2の高レベル電圧H1、H2、と第1又は第2の低レベル電圧L1、L2とのいずれかを第1の出力電圧V1として出力する。第4の電圧レベル選択部224は、トランジスタM25〜M28から構成され、コントローラ102からのバス指示信号posi/negaに応じて第2の電圧レベル選択部222で選択された第1又は第2の高レベル電圧H1、H2、と第1又は第2の低レベル電圧L1、L2とのいずれかを第2の出力電圧V2として出力する。
電圧選択回路211から出力される第1の出力電圧V1及び第2の出力電圧V2は、電圧切換回路213に供給される。
デマルチプレクサ212は、コントローラ102からの制御信号に基づいてソース電圧を生成し、電圧切換回路213に供給する。
電圧切換回路213は、ソースバス毎にトランジスタMg1、Mg2を設けた構成とされており、コントローラ102からの切換信号gate/sourceに基づいて電圧選択回路211の第1の出力電圧V1及び第2の出力電圧V2とデマルチプレクサ212の出力電圧とのいずれかを第1のソースバスSB1及び第2のソースバスSB2に出力する。第1のソースバスSB1及び第2のソースバスSB2は、画素電極部113に接続されている。
次に、画素電極部113について説明する。
画素電極部113は、画素駆動用トランジスタMd、ゲート駆動電圧制御用トランジスタMs、容量Clc、Cs、Ckを含む等価回路を構成している。
ゲート駆動電圧制御用トランジスタMsは、ソースが第1又は第2のソースバスSB1、SB2に接続され、ドレインがゲート電圧保持用容量Ckに接続され、ゲートがゲートラインGLに接続されている。ゲート駆動電圧制御用トランジスタMsがオンすることによりゲート電圧保持用容量Ckにゲート駆動電圧が保持される。
画素駆動用トランジスタMdは、TFTから構成され、ソースが第1又は第2のソースバスSB1、SB2に接続され、ドレインが容量Clcに接続され、ゲートがゲート駆動電圧制御用トランジスタMsのドレインとゲート電圧保持用容量Ckとの接続点に接続されている。容量Clcは、図示しない画素電極と共通電極117との間に液晶115により発生する容量である。また、容量Csは補助容量である。画素電極は、例えば、透明電極から構成される。
画素駆動用トランジスタMdは、TFTから構成され、ゲート電圧保持容量Ckに保持された電圧によりオンし、第1、第2のソースバスSB1、SB2から電流を引き込み、図示しない画素電極に電圧を印加する。
次に、ソースバス駆動回路104の動作を説明する。
図5は初期状態を説明するための図を示す
初期状態においては、図5に示すように、駆動レベル指示信号high/low及びバス指示信号posi/negaはローレベルLL、切換信号gate/sourceはハイレベルHHであり、デマルチプレクサ212の第1のソースバスSB1への出力電圧はVsn、第2のソースバスSB2への出力電圧はVspとなる。
駆動レベル指示信号high/low及びバス指示信号posi/negaはローレベルのときには、電圧選択回路211の第1の出力電圧V1は第2の低レベル電圧L2、電圧選択回路211の第2の出力電圧V2は第1の低レベル電圧L1となる。また、切換信号gate/sourceはハイレベルHHのときには、トランジスタMg1がオフ、トランジスタMg2がオンし、第1の出力電圧V1が第1のソースバスSB1に印加され、第2の出力電圧V2が第2のソースバスSB2に印加される。これによって、第1のソースバスSB1には第2の低レベル電圧L2が印加され、第2のソースバスSB2には第1の低レベル電圧L1が印加される。
このとき、ゲートラインGLはローレベルとなるので、画素電極部113のゲート電圧制御用トランジスタMs及び画素駆動用トランジスタMdはともにオフ状態となる。なお、このとき、容量Ckには第2の低レベル電圧L2に相当する電圧が印加され、容量Clc、Ckには、ソース電圧Vsnに相当する電圧が印加されている。
次に、容量Ckにゲート電圧を保持する。
図6はゲート電圧保持時の動作を説明するための図を示す。
容量Ckへのゲート電圧保持時には図6に示すように駆動レベル指示信号high/low及びバス指示信号posi/negaが共にローレベルLLからハイレベルHHに遷移する。これによって、電圧選択回路211の第1の出力電圧V1が第2の低レベル電圧L2から第1の高レベル電圧H1に遷移し、第2の出力電圧V2が第1の低レベル電圧L1から第2の高レベル電圧H2に遷移する。
これによって、第1のソースバスSB1が第2の低レベル電圧L2から第1の高レベル電圧H1に遷移する。また、第2のソースバスSB2が第1の低レベル電圧L1から第2の高レベル電圧H2に遷移する。
また、このとき、ゲートラインGLがローレベルLLからハイレベルHHに遷移する。これにより、ゲート電圧制御用トランジスタMsがオンする。ゲート電圧制御用トランジスタMsがオンすることにより、第1のソースバスSB1に接続された画素電極部113では第1の高レベル電圧H1が容量Ckに保持され、第2のソースバスSB2に接続された画素電極部113では第2の高レベル電圧H2が容量Ckに保持される。
次に、電圧制御用トランジスタMsがオフされる。
図7はゲートオフ動作時の動作を説明するための図を示す。
図7に示すようにゲートラインGLがハイレベルHHからローレベルLLに遷移する。ゲートラインGLがローレベルLLに遷移すると、電圧制御用トランジスタMsがオフし、容量Ckが第1、第2のソースバスSB1、SB2から切断され、容量Ckには、第1、第2の高レベル電圧H1、H2が保持される。
次にマルチプレクサ212の出力電圧により第1のソースバスSB1に接続された画素電極部113の容量Clc、Csの書き込みを行う。
図8〜図10は書込時の動作を説明するための図を示す。
図8はマルチプレクサ212の第1のソースバスSB1の出力電圧が電圧Vsnから電圧Vspに遷移したときの状態を示す図、図9は切換信号gate/sourceをハイレベルHHからローレベルLLに遷移したときの状態を示す図、図10は画素駆動用トランジスタMdがオンしたときの状態を示す図である。
まず、図8に示すように、マルチプレクサ212の第1のソースバスSB1の出力電圧が、例えば、電圧Vsnから電圧Vspに遷移する。このとき、切換信号gate/sourceをハイレベルHHからローレベルLLに遷移させる。
図9に示すように、切換信号gate/sourceをハイレベルHHからローレベルLLに遷移することにより、トランジスタMg1がオンし、トランジスタMg2がオフし、マルチプレクサ212の出力電圧が第1、第2のソースバスSB1、SB2に供給され、第1、第2のソースバスSB1、SB2が第1、第2の高レベル電圧H1、H2からマルチプレクサ212の出力電圧Vsp、Vsnに遷移する。
第1、第2のソースバスSB1、SB2が第1、第2の高レベル電圧H1、H2からマルチプレクサ212の出力電圧Vsp、Vsnに遷移することにより、容量Ckに保持された第1、第2の高レベル電圧H1、H2により画素駆動用トランジスタMdがオンする。
図10に示すように、画素駆動用トランジスタMdがオンすることにより、第1、第2のソースバスSB1、SB2に接続された画素電極部113の容量Clc、Csにマルチプレクサ212の出力電圧Vsp、Vsnが書き込まれる。上記動作を繰り返すことにより画素の書き込みを行う。
次にゲート電圧制御用トランジスタMsをオンし、画素電極駆動用トランジスタMdをオフし、画素への書込を終了する。
図11は書込終了時の動作を説明するための図を示す。
図3に示すコントローラ102はゲートラインGLをローレベルLLからハイレベルHHに遷移させる。これによって、ゲート電圧制御用トランジスタMsがオンし、容量Ckに第1、第2のソースバスSB1、SB2からマルチプレクサ212の出力電圧Vsp、Vsnが印加され、画素駆動用トランジスタMdのゲート電圧がマルチプレクサ212の出力電圧Vsp、Vsnに遷移して、オフする。
また、このとき、コントローラ102は、駆動レベル指示信号high/lowをハイレベルHHからローレベルLLに遷移させる。これによって、電圧選択回路211の第1の出力電圧V1が第1の高レベル電圧H1から第1の低レベル電圧L1に遷移し、第2の出力電圧V2が第2の高レベル電圧H2から第2の低レベル電圧L2に遷移する。
次に、電圧選択回路211で選択された電圧により容量Ckの印加電圧を低レベル電圧に遷移させる。
図12は容量Ckの低レベル電圧化時の動作を説明するための図を示す。
図3に示すコントローラ102は、切換信号gate/sourceをローレベルLLからハイレベルHHに遷移させる。切換信号gate/sourceがローレベルLLからハイレベルHHに遷移することにより、トランジスタMg1がオフし、トランジスタMg2がオンする。これによって、第1のソースバスSB1に電圧選択回路211の第1の出力電圧V1が印加され、第2のソースバスSB2に電圧選択回路211の第2の出力電圧V2が印加される。このとき、第1の出力電圧V1は第1の低レベル電圧L1、第2の出力電圧V2は第2の低レベル電圧L2であり、第1のソースバスSB1は第1の低レベル電圧L1、第2のソースバスSB2は第2の低レベル電圧L2となる。
また、このとき、ゲートラインGLは、ハイレベルHHであるので、ゲート電圧制御用トランジスタMsがオンし、第1のソースバスSB1に接続された画素電極113の容量Ckは第1の低レベル電圧L1になり、第2のソースバスSB2に接続された画素電極113の容量Ckは第2の低レベル電圧L2となる。
次に初期状態に戻す動作が行われる。
図13は初期状態に戻す動作を説明するための図を示す。
図3に示すコントローラ102は、ゲートラインGLをハイレベルHHからローレベルLLに遷移させる。ゲートラインGLがローレベルLLになることによりゲート電圧制御用トランジスタMsがオフする。ゲート電圧制御用トランジスタMsがオフすることにより図5に示す初期状態に戻る。
更に、上記動作を、タイミングチャートを用いて説明する。
図14は画素への書き込み動作を説明するためのタイミングチャートを示す。図14(A)は駆動レベル指示信号high/low、図14(B)はバス指示信号posi/nega、図14(C)は電圧選択回路102の第1の出力電圧V1、図14(D)は電圧選択回路102の第2の出力電圧V2、図14(E)はデマルチプレクサ212の出力電圧、図14(F)は切換信号gate/source、図14(G)は第1のソースバスSB1の出力電圧、図14(H)はゲートラインGL、図14(I)は容量Ckの電圧Vk、図14(J)は画素容量Clcの印加電圧の動作波形を示している。
時刻t1で、図3に示すコントローラ102により初期状態から駆動レベル指示信号high/low及びバス指示信号posi/nega、ゲートラインGLがローレベルLLからハイレベルHHに遷移されると、電圧選択回路102の第1の出力電圧V1が第1の高レベル電圧H1になり、第2の出力電圧V2が第2の高レベル電圧H2になる。これによって、第1のソースバスSB1が第1の高レベル電圧H1になる。また、ゲートラインGLがハイレベルHHに遷移するので、ゲート電圧制御用トランジスタMsがオンするので、容量Ckに第1の高レベル電圧H1が印加される。
次に時刻t2で、コントローラ102によりゲートラインGLがローレベルLLに遷移されると、ゲート電圧制御用トランジスタMsがオフし、容量Ckに第1の高レベル電圧H1が保持される。
次に時刻t3で、コントローラ102により切換信号gate/sourceがローレベルLLに遷移されるとともに、デマルチプレクサ212の出力電圧がVsnからVspに遷移されると、第1のソースバスSB1の電圧がVspとなる。また、画素駆動用トランジスタMdがオンするので、容量Clcに第1のソースバスSB1の電圧Vspが印加される。
次に、時刻t4でコントローラ102により駆動レベル指示信号high/lowがローレベルLL、ゲートラインGLがハイレベルHHに遷移されると、電圧選択回路211の第1の出力電圧V1が第2の低レベル電圧L2、第2の出力電圧V2が第1の低レベル電圧L1に遷移する。また、ゲートラインGLがハイレベルとなることにより、ゲート電圧制御用トランジスタMsがオンし、容量Ckに電圧Vspが印加される。
時刻t5で、コントローラ102により切換信号gate/sourceがハイレベルHHに遷移されると、第1のソースバスSB1が第1の低レベル電圧L1となり、これに伴い、容量Ckに第1の低レベル電圧L1が印加される。
時刻t6で、コントローラ102によりゲートラインGLがローレベルLLとされると、ゲート電圧制御用トランジスタMsがオフし、容量Ckに第1の低レベル電圧L1が保持され、初期状態に戻る。
以上により画素駆動用トランジスタMdのゲート電圧をゲート電圧制御用トランジスタMsにより第1、第2の高レベル電圧H1、H2、及び第1、第2の低レベル電圧L1、L2とすることができる、これによって、画素駆動用トランジスタMdの第1の液晶駆動状態と第2の液晶駆動状態とでのオフ電流の差を低減できる。
図15は画素駆動用トランジスタMdの動作波形図を示す。図15(A)は第1の液晶駆動状態、図15(B)は第2の液晶駆動状態を示している。なお、図15において、実線はゲート電圧Vg、Vg’、破線はソース電圧Vs、Vs’、一点鎖線はドレイン電圧Vd、Vd’、二点鎖線は共通電極142に印加されるコモン電圧Vcomを示している。
本実施例の電圧選択回路211では、画素駆動用トランジスタMdのゲート電圧を第1の液晶駆動状態で図15(A)に示すようにゲート電圧Vg=略+10〜−7.5Vで駆動し、第2の液晶駆動状態では図15(B)に示すようにゲート電圧Vg’=略+15〜−2.5Vで駆動する。これにより、画素駆動用トランジスタMdを駆動することにより図15(A)に示す第1の液晶駆動状態におけるゲート電圧Vgの基底電圧Vglとドレイン電圧Vdの基底電圧Vdlと電圧の差(2.3V)に対して図15(B)に示す第2の液晶駆動状態におけるゲート電圧Vg’の基底電圧Vgl’とソース電圧Vs’の基底電圧Vsl’との電圧の差(2.5V)にでき、第1の液晶駆動状態と第2の液晶駆動状態とで電圧の差を略0.2Vに近似させることができる。これにより、第2の液晶駆動状態におけるオフ電流を低減できる。また、第1の液晶駆動状態と第2の液晶駆動状態とでオフ電流の差を低減できる。したがって、フリッカを小さくできる。
また、上記実施例の表示装置100は、コンピュータ、テレビジョンなどの電子装置に適用可能である。さらに、本実施例の表示装置100を搭載した電子装置により情報処理システムなどを構築することも可能である。
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
本発明の一実施例のシステム構成図である。 表示部105の要部の構成図である。 ソースバス駆動回路104のブロック構成図である。 電圧選択回路211の回路構成図である。 初期状態を説明するための図である。 ゲート電圧保持時の動作を説明するための図である。 ゲートオフ動作時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込終了時の動作を説明するための図である。 容量Ckの低レベル電圧化時の動作を説明するための図である。 初期状態に戻す動作を説明するための図である。 画素への書き込み動作を説明するためのタイミングチャートである。 画素駆動用トランジスタMdの動作波形図である。 従来のゲート線駆動方法の一例を説明するための図である。
符号の説明
100 液晶表示装置
101 インタフェース部、102 コントローラ、103 ゲートライン駆動回路
104 ソースバス駆動回路、105 表示部
111 偏光板、112 下部ガラス基板、113 画素電極部、GL ゲートライン
SB1 第1のソースバス、SB2 第2のソースバス、114 配向膜、115 液晶
116 配向膜、117 共通電極、118 上部ガラス基板、119 偏光板
211 電圧選択回路 212 デマルチプレクサ、213 電圧切換回路
214 第1の高レベル電圧源、215 第2の高レベル電圧源
216 第1の低レベル電圧源、217 第2の低レベル電圧源
221 第1の電圧レベル選択部、222 第2の電圧レベル選択部
223 第3の電圧レベル選択部、224 第4の電圧レベル選択部

Claims (5)

  1. 画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置であって、
    前記画素駆動用トランジスタのゲートに接続され、前記画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、
    ドレインが前記画素駆動用トランジスタのゲートと前記キャパシタンスとの接続点に接続され、ソースが前記ソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、
    前記キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換え、前記ソースを駆動するソースバス駆動回路とを有する表示装置。
  2. 前記ソース駆動回路は、前記画素電極に印加するソース電圧を前記ソースバスに供給するデマルチプレクサと、
    第1の高レベル電圧を発生する第1の高電圧源と、
    前記第1の高レベル電圧より高いレベルの第2の高レベル電圧を発生する第2の高電圧源と、
    前記第1及び第2の高レベル電圧より低いレベルの第1の低レベル電圧を発生する第1の低電圧源と、
    第1の低レベル電圧より低いレベルの第2の低レベル電圧を発生する第2の低電圧源と、
    前記第1及び第2の高電圧源から前記第1及び第2の高レベル電圧が印加されるとともに、前記第1及び第2の低電圧源から前記第1及び第2の低レベル電圧が印加され、選択信号に基づいて前記第1及び第2の高レベル電圧、前記第1及び第2の低レベル電圧を第1の出力ライン及び第2の出力ラインに選択的に出力する電圧選択回路と、
    前記キャパシタンスに電圧を保持させるときに、前記第1及び第2の出力ラインの電圧を前記ソースバスに供給し、前記画素駆動用トランジスタのソースにソース電圧を印加するときに、前記デマルチプレクサの出力を前記ソースバスに供給するように切り換える電圧切換回路とを有する請求項1記載の表示装置。
  3. 前記電圧選択回路は、電圧レベル選択信号に応じて前記第1又は第2の高レベル電圧、及び、前記第1又は第2の低レベル電圧を出力する第1電圧選択部と、
    電圧レベル選択信号に応じて前記第2又は第1の高レベル電圧、及び、前記第2又は第1の低レベル電圧を出力する第2電圧選択部と、
    ソースバス切換信号に応じて前記第1の電圧レベル選択部から出力される前記第1又は第2の高レベル電圧と、前記第1又は第2の低レベル電圧とうちのいずれかを1ソースバスおきに設定された第1のソースバスに出力する第3の電圧選択部と、
    ソースバス切換信号に応じて前記第2の電圧レベル選択部から出力される前記第2又は第1の高レベル電圧と、前記第2又は第1の低レベル電圧とのうちのいずれかを前記第1のソースバスに隣接する第2のソースバスに出力する第4の電圧選択部とを有する請求項2記載の表示装置。
  4. 請求項1乃至3のいずれか一項記載の表示装置を含む電子装置。
  5. 請求項4記載の電子装置を含む電子システム。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2867753A1 (de) 2012-06-27 2015-05-06 Johnson Controls Automotive Electronics GmbH Anzeigeeinheit mit einer tastkontrolleinheit
TWI475551B (zh) * 2013-06-03 2015-03-01 Au Optronics Corp 顯示面板之驅動方法、顯示面板及閘極驅動電路
KR102269080B1 (ko) * 2015-01-23 2021-06-24 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN109461414B (zh) * 2018-11-09 2020-11-06 惠科股份有限公司 一种显示装置的驱动电路及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377915A (ja) * 1989-08-21 1991-04-03 Sharp Corp 液晶表示装置
JPH05165431A (ja) * 1991-12-13 1993-07-02 Kyocera Corp 液晶表示装置の駆動方法
JP2001059957A (ja) * 1999-08-23 2001-03-06 Seiko Epson Corp 液晶装置およびその駆動方法並びに投射型表示装置
JP2003248465A (ja) * 2002-02-25 2003-09-05 Sharp Corp 画像表示装置の駆動方法および画像表示装置の駆動装置
JP2007188079A (ja) * 2006-01-10 2007-07-26 Samsung Electronics Co Ltd ゲートドライバー、これを備えた薄膜トランジスター基板及び液晶表示装置
JP2007323041A (ja) * 2006-06-02 2007-12-13 Lg Phillips Lcd Co Ltd 液晶表示装置及びその駆動方法
JP2008165135A (ja) * 2007-01-05 2008-07-17 Seiko Epson Corp 電気光学装置、その駆動方法および電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI299099B (en) * 2000-03-30 2008-07-21 Sharp Kk Active matrix type liquid crystal display apparatus
TWI267050B (en) * 2001-11-26 2006-11-21 Samsung Electronics Co Ltd Liquid crystal display and driving method thereof
TWI293444B (en) * 2002-04-08 2008-02-11 Samsung Electronics Co Ltd Liquid crystal display device
TWI254899B (en) * 2002-06-21 2006-05-11 Himax Tech Inc Method and related apparatus for driving an LCD monitor
JP4089546B2 (ja) * 2003-08-04 2008-05-28 ソニー株式会社 表示装置およびその駆動方法
KR100583318B1 (ko) * 2003-12-17 2006-05-25 엘지.필립스 엘시디 주식회사 액정표시장치의 게이트 구동장치 및 방법
JP4646187B2 (ja) * 2004-02-12 2011-03-09 東北パイオニア株式会社 発光ディスプレイ装置およびその駆動制御方法
US7332742B2 (en) * 2004-06-29 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
TWI429327B (zh) * 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
KR101254227B1 (ko) * 2006-08-29 2013-04-19 삼성디스플레이 주식회사 표시패널
US8035596B2 (en) * 2007-07-09 2011-10-11 Nec Lcd Technologies, Ltd Liquid crystal display device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377915A (ja) * 1989-08-21 1991-04-03 Sharp Corp 液晶表示装置
JPH05165431A (ja) * 1991-12-13 1993-07-02 Kyocera Corp 液晶表示装置の駆動方法
JP2001059957A (ja) * 1999-08-23 2001-03-06 Seiko Epson Corp 液晶装置およびその駆動方法並びに投射型表示装置
JP2003248465A (ja) * 2002-02-25 2003-09-05 Sharp Corp 画像表示装置の駆動方法および画像表示装置の駆動装置
JP2007188079A (ja) * 2006-01-10 2007-07-26 Samsung Electronics Co Ltd ゲートドライバー、これを備えた薄膜トランジスター基板及び液晶表示装置
JP2007323041A (ja) * 2006-06-02 2007-12-13 Lg Phillips Lcd Co Ltd 液晶表示装置及びその駆動方法
JP2008165135A (ja) * 2007-01-05 2008-07-17 Seiko Epson Corp 電気光学装置、その駆動方法および電子機器

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